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【発明の名称】 半導体装置
【発明者】 【氏名】戸田 昭夫
【課題】ゲートピッチが小さい領域において、ゲート電極間のソース・ドレイン電極に結晶欠陥の発生無しに電気的コンタクトを取ることができる半導体装置を提供する。

【解決手段】本願発明は、ゲート電極間に設けられるコンタクトプラグを含む半導体装置であって、前記ゲート電極下のチャネル領域を含み、かつチャネル長方向に平行な断面において前記コンタクトプラグを設けずに前記断面から垂直方向に外れて延設されたソース・ドレイン領域に、前記コンタクトプラグを設ける。
【特許請求の範囲】
【請求項1】
ゲート電極間に設けられるコンタクトプラグを含む半導体装置であって、
前記ゲート電極下のチャネル領域を含み、かつチャネル長方向に平行な断面において前記コンタクトプラグを設けずに前記断面から垂直方向に外れて延設されたソース・ドレイン領域に、前記コンタクトプラグを設けることを特徴とする半導体装置。
【請求項2】
ゲート電極間に設けられるコンタクトプラグを含む半導体装置であって、
前記ゲート電極端と前記コンタクトプラグ端との距離が、所定値以上であることを特徴とする半導体装置。
【請求項3】
請求項2に記載の半導体装置において、
前記ゲート電極端と前記コンタクトプラグ端との距離の最小値が、50nmであることを特徴とする半導体装置。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、半導体装置に関し、特に半導体基板上に形成されたソース及びドレイン電極に電気的に接触するコンタクトプラグ構造の信頼性向上に関する。
【背景技術】
【0002】
シリコン基板上に形成されるMOSFET(金属酸化膜形;Metal Oxide Semiconductor FET)を用いた集積回路においては、素子の微細化による高性能化が進められている。また、微細化を実現するために新規材料が導入されている。この新規材料の中には高応力の材料がある。そのため、応力が原因となってシリコン基板に結晶欠陥が発生し、特性が劣化する場合がある。例えば、特許文献1にはシリサイド起因の結晶欠陥により接合リークが増加し、デバイスの低電力化が妨げられる場合があるという例が示されている。
【0003】
また、従来材料を用いる場合であっても、微細化によりデバイス構成要素が互いに近接して配置されるため、夫々のデバイス構成要素が持つ応力が強調され、従来見られなかった部位やモードでの欠陥発生の可能性が高まっている。
【特許文献1】特開2004−158697号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
特にゲート電極間距離が小さい領域において、ゲート電極間のソース・ドレインにコンタクトプラグを配置した場合、コンタクトプラグ形成プロセスに起因する結晶欠陥が発生し、ソース・ドレイン−基板間の異常リークが起こり、問題となっている。
【0005】
上記の結晶欠陥が発生した回路の一部の平面模式図を図1に示す。
【0006】
間隔の狭いゲート電極1及び2の間に設置されたコンタクトプラグ3の底部においてスパイク(結晶欠陥)の発生が確かめられている。同じプロセスで形成されたコンタクトプラグであっても、ゲート電極に挟まれていないコンタクトプラグ4やコンタクトプラグ5の底部にはスパイクは確認されない。
【0007】
図2は、スパイクが発生したコンタクトプラグの断面模式図(図1中の線分AA'の断面模式図)である。
【0008】
シリサイド電極6の角部からゲート電極9の方向に向かって線状のスパイク8が発生する。局所的な歪が原因となり結晶欠陥が発生する例は多く、上記のスパイク発生も局所的な歪が原因である可能性がある。即ち、ゲート電極に挟まれたコンタクトプラグと、挟まれていないコンタクトプラグの間に歪分布の違いがあり、これがスパイク発生の原因となる可能性がある。
【0009】
そこで、コンタクト周辺の格子歪評価を、ナノビーム電子回折法を用いて行い、スパイク発生と局所的な歪との関係や局所歪の工程推移を明らかにした。
【0010】
測定に用いた試料は、図1に示した回路の一部であり、線分BB'と線分CC'で示した領域をFIB(Focused Ion Beam;集束イオンビーム)で切り出し、断面TEM(Transmission electron microscopy;透過電子顕微鏡)試料とした。
【0011】
以下では、便宜的にスパイクが発生するコンタクトをコンタクトA、発生しないコンタクトをコンタクトBと呼ぶこととする。
【0012】
図3は、コンタクトプラグ形成に関する工程の概略を示したものである。
【0013】
コンタクト周辺の局所歪分布について、工程推移を明らかにするために、三角印のついた工程ごとに測定を行った。
【0014】
図4及び5に、コンタクトAとコンタクトBの断面TEM像を示す。
【0015】
両方において、(a)から順に層間膜CMP(Chemical Mechanical Polishing)後、コンタクト開口後、バリアメタル膜成長後、タングステン膜成長後、タングステン膜CMP後の試料である。
【0016】
シリサイド電極10とシリコン基板11の界面付近における歪を測定するため、番号をつけた点で測定を行った。測定した歪は、チャネル長方向の(紙面水平方向の)垂直歪である。
【0017】
図6に、歪分布を示す。(a)がコンタクトA周辺であり、(b)がコンタクトB周辺の歪分布である。横軸に測定点番号をとってある(図4及び5を参照。)。
【0018】
両方のコンタクトに共通の特徴は、層間膜CMP後からバリアメタル膜成長までは変化が小さく、この後のタングステン膜成長後に大きく圧縮側へ変化していることである。このことから、コンタクト周辺の格子歪には、タングステン膜の応力が大きく影響していることが分かる。
【0019】
タングステン膜成長により、シリサイド電極周辺の歪分布は大きく変化しているが、特にスパイクが発生しやすいコンタクトAでは、特徴的な歪分布が現れる。即ち、コンタクト角部付近(測定点(3)及び(7))で圧縮歪が大きく、そこからゲート電極側(測定点(1)、(2)及び測定点(8)、(9))へ移るにつれて急激に引っ張り側へ変化するという分布が現れる。この急激な歪変化が生じている領域は、ちょうどスパイクが観察される領域に一致している(図2を参照。)。
【0020】
一方、スパイクが現れないコンタクトB周辺では、歪絶対値はコンタクトAと同程度であるが、コンタクトAに見られる急激な歪変化は見られない。
【0021】
以上の比較から、スパイクはタングステン膜の応力によってコンタクト角部に生じる“急激な歪変化”が原因で発生すると考えられる。
【0022】
以上の測定により明らかになったコンタクトAとコンタクトB周辺の歪状態を模式的に表すと、図7のようになる。
【0023】
シリコン基板20に描かれている立方体は仮想的な弾性体であり、どのような変形(歪)が生じているかを、測定された歪値をもとに示している。点線が変形前,実線が変形後の状態を表している。
【0024】
コンタクトAにおけるシリサイド電極12の周辺では、シリサイド電極12とシリコン基板20の界面が凹形になっている。このため、コンタクト材料として縮もうとしているタングステン膜14が埋め込まれると、コンタクトプラグ15の底部ではシリコン基板は圧縮され、反対に凹形の側面ではシリコン基板は引っ張り応力を受けることになる。これにより、シリサイド電極12の角部で急激な歪変化が現れる。
【0025】
一方、コンタクトBの場合も、コンタクトプラグ19の直下とその周辺とで歪が大きく変化し得るが、コンタクトB周辺のシリサイド電極16/シリコン基板20界面は平坦であるため、コンタクトAほどの変化は現れない。
【0026】
上記の一連の歪測定から、スパイク(結晶欠陥)の原因は、凹形のシリサイド/シリコン基板界面周辺に発生する急激な歪変化であり、その際の応力源はシリサイド上に形成されたコンタクトプラグである。よって、凹形のシリサイド/シリコン基板界面が形成された領域から離してコンタクトプラグを設置すれば、急激な歪変化を発生させずに済み、結果としてスパイクの発生が抑制される。
【0027】
本発明は、上記の問題を鑑みてなされたものであり、その課題の一例は、ゲートピッチが小さい領域において、ゲート電極間のソース・ドレイン電極に結晶欠陥の発生無しに電気的コンタクトを取ることができる半導体装置を提供することである。
【課題を解決するための手段】
【0028】
上記課題を解決するため、請求項1に記載の発明は、ゲート電極間に設けられるコンタクトプラグを含む半導体装置であって、前記ゲート電極下のチャネル領域を含み、かつチャネル長方向に平行な断面において前記コンタクトプラグを設けずに前記断面から垂直方向に外れて延設されたソース・ドレイン領域に、前記コンタクトプラグを設けることを特徴とする。
【0029】
請求項2に記載の発明は、ゲート電極間に設けられるコンタクトプラグを含む半導体装置であって、前記ゲート電極端と前記コンタクトプラグ端との距離が、所定値以上であることを特徴とする。
【0030】
請求項3に記載の発明は、請求項2に記載の半導体装置において、前記ゲート電極端と前記コンタクトプラグ端との距離の最小値が、50nmであることを特徴とする。
【発明の効果】
【0031】
本発明によれば、スパイクの発生無しにコンタクトプラグを設置することができる。その結果、異常リークを起こすコンタクトを無くすことができ、高歩留まりの半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0032】
以下、本発明の第一実施形態における半導体装置に関して、添付図面を参照して説明する。
【0033】
図8は、本発明の第一実施形態における半導体装置の構成を示す平面図である。また、図9及び図10は、図8における線分AA'及び線分BB'の断面図である。
【0034】
この半導体装置は、半導体基板21、ゲート絶縁層22、ゲート電極25、サイドウォール26、ソース27、及びドレイン28、シリサイド電極29、エッチングストッパ層30、層間絶縁膜31、コンタクトプラグ32及び素子分離33を備える。
【0035】
ここでは、チャネル領域34の導電型がP型の場合、即ちNMOSFETについて説明するが、本実施形態はチャネル領域34の導電型がN型の場合、即ちPMOSFETの場合にも同様に適用可能である。
【0036】
図8乃至10を参照して、半導体基板21には、N型のソース27及びドレイン28がその表面に接するように設けられている。ソース27とドレイン28との間の領域は、電界効果トランジスタのチャネル領域34である。ソース27とドレイン28との距離は、例えば、50nmである。
【0037】
ゲート絶縁層22は、チャネル領域34とソース27及びドレイン28の各々の少なくとも一部とを覆うように設けられている。材質は、例えば酸化シリコンである。膜厚は、例えば2nmである。
【0038】
ゲート電極25は、チャネル領域34上のゲート絶縁層22を覆うように設けられており、ポリシリコン層23とシリサイド層24の積層構造をとっている。ゲート電極25の高さは、例えば150nmである。また、ゲート電極25の半導体基板21の表面に平行な平面の大きさは、例えば50nm×100nmである。
【0039】
シリサイド層24は、ポリシリコン層23を覆うように設けられている。材質は、例えば、コバルトシリサイドである。膜厚は、例えば、30nmである。
【0040】
サイドウォール26は、ゲート電極25の側面を覆い、下部がゲート絶縁層に接するように設けられている。その材質は、例えば酸化シリコン膜である。
【0041】
シリサイド電極29は、ソース27及びドレイン28の一部であり、材質は、例えばコバルトシリサイドである。膜厚は、例えば30nmである。
【0042】
エッチングストッパ層30は、ゲート絶縁層22、サイドウォール26、ゲート電極25及びシリサイド電極29を覆うように設けられている。例えば、窒化シリコン、窒化炭化シリコン膜、及び窒化アルミニウムシリコン膜の少なくとも1つを含む膜である。製造方法は、減圧CVD(化学気相成長法;Chemical Vapor Deposition)法のようなCVD法である。原料ガスは、シラン又はジクロルシランである。成膜温度は、膜質(膜に引張応力を持たせる条件)から600℃以上900℃以下が好ましい。膜厚は、例えば、50nmである。モノメチルシランとヒドラジンを原料ガスとして、CVD法で製膜しても良い。このエッチングストッパ層は、引張応力を有し、チャネル領域において、ゲート長方向には引っ張り応力、半導体基板表面法線方向には圧縮応力を及ぼす。また、チャネル領域の導電型がN型の場合には、エッチングストッパ層には圧縮応力を持たせてもよい。これは、成膜温度や膜組成等を変更することで可能である。
【0043】
層間絶縁層31は、エッチングストッパ層30を覆うように設けられている。材質は、例えば酸化シリコン膜である。製造方法は、CVD法である。膜厚は、例えば300nmである。コンタクトプラグ32は導電層42とバリアメタル層43とからなる。コンタクトプラグの径は、例えば100nmである。導電層42の材質は、例えばタングステンである。バリアメタル層43は、例えば窒化チタンとチタンの積層膜である。
【0044】
素子分離33は、半導体基板21に設けられた溝型構造であり、その内部は絶縁膜で埋設されている。その材質の少なくとも一部は、例えば酸化シリコンである。また、溝の深さは、例えば200nmである。
【0045】
図8のように、ゲート電極下のチャネル領域を含み、かつチャネル長方向に平行な断面(図9)においてコンタクトプラグを設置せず、当該断面から垂直方向に外れ、延設されたドレイン35にコンタクトプラグを設置することによって、コンタクトプラグを凹型のシリサイド電極/シリコン基板界面から離すことができる。よって、コンタクトプラグの応力が原因となるスパイクの発生を防止することができる。
【0046】
以下、本発明の第二実施形態における半導体装置に関して、添付図面を参照して説明する。
【0047】
図11は、本発明の第二実施形態における半導体装置の構成を示す平面図である。また、図12は、図11における線分AA'の断面図であり、図13は、図12中の破線で囲んだ領域の拡大図である。
【0048】
この半導体装置は、半導体基板21、ゲート絶縁層22、ゲート電極25、サイドウォール26、ソース27、及びドレイン28、シリサイド電極29及び41、エッチングストッパ層30、層間絶縁膜31、コンタクトプラグ32及び40、素子分離33を備える。
【0049】
ここでは、チャネル領域34の導電型がP型の場合、即ちNMOSFETについて説明するが、本実施形態はチャネル領域34の導電型がN型の場合、即ちPMOSFETの場合にも同様に適用可能である。
【0050】
図11乃至13を参照して、半導体基板21には、N型のソース27及びドレイン28がその表面に接するように設けられている。ソース27とドレイン28との間の領域は、電界効果トランジスタのチャネル領域34である。ソース27とドレイン28との距離は、例えば50nmである。
【0051】
ゲート絶縁層22は、チャネル領域34とソース27及びドレイン28の各々の少なくとも一部とを覆うように設けられている。材質は、例えば酸化シリコンである。膜厚は、例えば2nmである。
【0052】
ゲート電極25は、チャネル領域34上のゲート絶縁層22を覆うように設けられており、ポリシリコン層23とシリサイド層24の積層構造をとっている。ゲート電極25の高さは、例えば150nmである。また、ゲート電極25の半導体基板21の表面に平行な平面の大きさは、例えば50nm×100nmである。
【0053】
シリサイド層24は、ポリシリコン層23を覆うように設けられている。材質は、例えばコバルトシリサイドである。膜厚は、例えば30nmである。
【0054】
サイドウォール26は、ゲート電極25の側面を覆い、下部がゲート絶縁層に接するように設けられている。その材質は、例えば酸化シリコン膜である。
【0055】
シリサイド電極29及び41は、ソース27及びドレイン28の一部であり、材質は、例えばコバルトシリサイドである。膜厚は、例えば30nmである。
【0056】
エッチングストッパ層30は、ゲート絶縁層22、サイドウォール26、ゲート電極25及びシリサイド電極29、41を覆うように設けられている。例えば、窒化シリコン、窒化炭化シリコン膜、及び窒化アルミニウムシリコン膜の少なくとも1つを含む膜である。製造方法は、減圧CVD法のようなCVD法である。原料ガスは、シラン又はジクロルシランである。成膜温度は、膜質(膜に引張応力を持たせる条件)から600℃以上900℃以下が好ましい。膜厚は、例えば50nmである。モノメチルシランとヒドラジンを原料ガスとして、CVD法で製膜しても良い。このエッチングストッパ層は、引張応力を有し、チャネル領域において、ゲート長方向には引っ張り応力、半導体基板表面法線方向には圧縮応力を及ぼす。また、チャネル領域の導電型がN型の場合には、エッチングストッパ層には圧縮応力を持たせてもよい。これは成膜温度や膜組成等を変更することで可能である。
【0057】
層間絶縁層31は、エッチングストッパ層30を覆うように設けられている。材質は、例えば酸化シリコン膜である。製造方法は、CVD法である。膜厚は、例えば300nmである。
【0058】
コンタクトプラグ32及び40は、導電層42及び44とバリアメタル層43及び45とからなる。コンタクトプラグの径は、例えば100nmである。導電層42及び44の材質は、例えばタングステンである。バリアメタル層43及び45は、例えば窒化チタンとチタンの積層膜である。
【0059】
素子分離33は、半導体基板21に設けられた溝型構造であり、その内部は絶縁膜で埋設されている。その材質の少なくとも一部は、例えば酸化シリコンである。また、溝の深さは、例えば200nmである。
【0060】
図13に示されたコンタクトプラグ端38とシリサイド電極端36との距離、及びコンタクトプラグ端39とシリサイド電極端37との距離は、同一でも異なってもよいが、シリサイド電極41周辺のシリコン基板における歪(図6のように測定される歪)の変化が十分緩やかになるように決定される。シリサイド電極端部とコンタクトホール端の距離を一定の距離以上に保つことにより、スパイクが発生しないコンタクトB周辺の歪分布のような緩やかな歪変化を実現できることは容易に推測できる。このコンタクトプラグ端とシリサイド電極端との距離の最小値は、例えば50nmである。
【0061】
上記のシリサイド電極端部とコンタクトホール端の間の保つべき距離は、以下のように見積もることができる。即ち、コンタクトBにおいてはスパイクが発生していないことを考慮すると、コンタクトB周辺で見られる程度の歪変化はスパイク発生に影響しないと考えられる。そこで、図5の測定点(1)よりもコンタクトホールから離れた位置にシリサイド電極端部が存在すれば、コンタクトA(図6(a))のような急激な歪変化が発生しないと考えられる。このことから、図5の測定点(1)とコンタクトホール端の距離を、上記のシリサイド電極端部とコンタクトホール端の間の保つべき距離として見積もると、およそ50nmとなる。
【0062】
このようにコンタクトプラグ端とシリサイド電極端との距離を適切にとることにより、スパイクの発生を抑制することができる。
【0063】
本発明は以上説明したように構成されるが、上記実施の形態に限定されるものではなく、本発明の要旨の範囲内において種々変更可能である。
【図面の簡単な説明】
【0064】
【図1】スパイクが発生するコンタクト、及び発生しないコンタクトの回路内での位置を表す平面図である。
【図2】図1における線分AA'での断面模式図である。
【図3】歪分布の工程推移を評価した工程を示した図である。
【図4】各工程での歪測定位置を示すコンタクトAの断面TEM像である。
【図5】各工程での歪測定位置を示すコンタクトBの断面TEM像である。
【図6】(a)は各工程でのコンタクトA周辺の歪分布を表す図である。(b)は各工程でのコンタクトB周辺の歪分布を表す図である。
【図7】歪測定結果をもとに各コンタクト周辺での歪の様子を模式的に表した図である。
【図8】本発明の第一実施形態を表す平面図である。
【図9】図8における線分AA'での断面図である。
【図10】図8における線分BB'での断面図である。
【図11】本発明の第二実施形態を表す平面図である。
【図12】図11における線分AA'での断面図である。
【図13】図12における破線部の拡大図である。
【符号の説明】
【0065】
1、2、9 ゲート電極
3、4、5、7、15、19 32、40 コンタクトプラグ
6、10、12 シリサイド電極
14、18 タングステン膜
8 スパイク
11、16、20、21 シリコン基板
22 ゲート絶縁膜
23 ポリシリコン層
24 シリサイド層
25 ゲート電極
26 サイドウォール
27 ソース
28 ドレイン
29、41 シリサイド電極
30 エッチングストッパ膜
31 層間絶縁膜
32、40 コンタクトプラグ
33 素子分離
34 チャネル領域
35 延設されたドレイン領域
36、37 シリサイド電極端
38、39 コンタクトプラグ端
42、44 導電層
43、45 バリアメタル層

特許の図
【出願人】 【識別番号】000004237
【氏名又は名称】日本電気株式会社
【出願日】 平成19年8月29日(2007.8.29)
【代理人】 【識別番号】100083839
【弁理士】
【氏名又は名称】石川 泰男

【識別番号】100109139
【弁理士】
【氏名又は名称】今井 孝弘
【公開番号】 特開2009−54900(P2009−54900A)
【公開日】 平成21年3月12日(2009.3.12)
【出願番号】 特願2007−221967(P2007−221967)