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【発明の名称】 画像処理プロセッサ
【発明者】 【氏名】宮越 純一

【氏名】吉本 雅彦

【氏名】村地 勇一郎

【氏名】松野 哲郎

【氏名】濱本 真生
【要約】 【課題】動き検出処理における探索アルゴリズムに応じて、ＳＩＭＤ型とシストリックアレイ型の構成に切り替えることができ、動き検出処理を行っている探索アルゴリズムによって最適なアーキテクチャ構成を実現する画像処理プロセッサを提供する。

【構成】制御部とデータパス部で構成される動き検出処理用プロセッサであって、制御部は、外部命令を従い制御信号を発生させ、原画像用メモリと参照画像用メモリに対して連続的にアドレスを発生させ、データパス部に対して切替信号を発生させ、データパス部は、原画像用メモリと参照画像用メモリと複数の演算回路と、切替信号に応じて演算回路の並列数と一部の演算回路の入力データを他の演算回路の出力データに切り替える切替回路とを備え、動き検出処理の探索アルゴリズムによってＳＩＭＤ型とシストリックアレイ型の構成を切り替える。
【特許請求の範囲】
【請求項１】
制御部とデータパス部で構成される動き検出処理用プロセッサであって、
前記制御部は、外部命令に従い制御信号を発生させ、原画像用メモリと参照画像用メモリに対して連続的にアドレスを発生させ、データパス部に対して切替信号を発生させ；
前記データパス部は、前記原画像用メモリと、前記参照画像用メモリと、複数の演算回路と、前記切替信号に応じて前記演算回路の並列数と一部の演算回路の入力データを他の演算回路の出力データに切り替える切替回路とを備え；
動き検出処理の探索アルゴリズムによってＳＩＭＤ型とシストリックアレイ型の構成を切り替えることができることを特徴とする画像処理プロセッサ。
【請求項２】
前記切替信号は、単一ブロックマッチング演算処理を行う際には、前記演算回路の並列数を最大化してＳＩＭＤ型の構成とし、連続ブロックマッチング演算処理を行う際には、前記演算回路の並列数を減らし、一部の演算回路の入力データを他の演算回路の出力データに切り替えてシストリックアレイ型の構成とすることを特徴とする請求項１に記載の画像処理プロセッサ。
【請求項３】
前記演算回路は、原画像の画素データおよび参照画像の画素データを入力して差分絶対値を出力する回路であることを特徴とすることを特徴とする請求項１に記載の画像処理プロセッサ。
【請求項４】
前記演算回路は、原画像の複数の画素データおよび参照画像の複数の画素データを入力して差分絶対値和を出力する回路であることを特徴とすることを特徴とする請求項１に記載の画像処理プロセッサ。
【請求項５】
前記原画像用メモリ及び／又は前記参照画像用メモリは、２リードポートメモリであることを特徴とする請求項１から４のいずれかに記載の画像処理プロセッサ。
【請求項６】
請求項１から５のいずれかに記載の画像処理プロセッサを搭載した情報端末機器。
【発明の詳細な説明】【技術分野】
【０００１】
本発明は、画像処理、フィルタ演算に特化した画像処理プロセッサに関する。
【背景技術】
【０００２】
近年、通信ネットワークを通じて動画像の送受信を行うことや、動画像を蓄積メディアに蓄積することが広く行なわれている。一般に、動画像は情報量が大きいため、伝送ビットレートの限られた通信路を用いて動画像を伝送する場合、あるいは蓄積容量の限られた蓄積メディアに動画像を蓄積する場合には、動画像を符号化・復号化する技術が必要不可欠である。動画像の符号化・復号化方式として、ISO/IECが標準化を進めているＭＰＥＧ(Moving Picture Experts Group)やＨ.２６Ｘがある。これらは動画像を構成する経時的に連続した複数のフレームの符号化又は復号化を行うものであり、動画像の時間的相関、空間的相関を利用した冗長性の削減を行うことにより動画像の情報量を減らして符号化し、符号化された動画像を再度元の動画像に復号化する技術である。
【０００３】
かかる符号化・復号化技術はマイクロコンピュータを内蔵するポータブルビデオシステムや携帯電話の情報端末機器等に適用されているが、最近では高解像度の動画像を用いることから、情報端末機器の限られた電池容量のため低消費電力で動作する高解像度対応動画像符号化処理のための動き検出プロセッサが望まれている。
動画像符号化処理全体の消費電力の大部分は、動き検出処理が占めている。動画像符号化処理全体の低消費電力を実現するためには、動き検出処理を低消費電力化することが最も効果的である。
【０００４】
ほとんどの動画像符号化処理は、動き検出処理として、ブロックベース（ウィンドウベース）画像処理が採用されている。現在の一般的なブロックベース画像処理には２種類の処理がある。
１つは、単一ブロックマッチング演算処理である。単一ブロックマッチング演算処理とは、処理対象の画像フレーム内のランダムなブロックを処理する演算である。単一ブロックマッチング演算処理の概念図を図１−１に示す。図１−１では、画面フレーム１００内において、３つの探索ブロック（１０１〜１０３）はランダムな位置に存在し画素データを演算処理している。単一ブロックマッチング演算処理では、探索ブロックの前後関係の相関性がないため、次ステップのブロックマッチング演算処理との画素データの再利用性は無い。
この単一ブロックマッチング演算処理を用いる探索アルゴリズムとしては、例えば、初期値検索、予測ベクトル探索、スリーステップサーチの２，３ステップなどである。
【０００５】
他の１つは、連続ブロックマッチング演算処理である。連続ブロックマッチング演算処理とは、処理対象の画像フレーム内の連続するブロックを処理する演算である。連続ブロックマッチング演算処理の概念図を図１−２に示す。図１−２では、画面フレーム１００内において、３つの探索ブロック（１０１〜１０３）は一部が重なり合う位置に存在し画素データを演算処理している。連続ブロックマッチング演算処理では、探索ブロックの前後関係に強い相関性があるため、次ステップのブロックマッチング演算処理との画素データの再利用性は高い。
この連続ブロックマッチング演算処理を用いる探索アルゴリズムとしては、例えば、全探索法、サブサンプリング探索法、一次元探索、スリーステップサーチの１ステップなどである。
【０００６】
動画像符号化処理における動き検出処理のアルゴリズムは、ほとんどが上記の探索アルゴリズムの組み合わせたものである。上記の探索アルゴリズムでは、それぞれ適したプロセッサのアーキテクチャが存在する。
【０００７】
上述した単一ブロックマッチング演算処理では、画素データの再利用性がないので、高速演算性能に特化したＳＩＭＤ（Single Instruction Multiple Data Stream）型プロセッサのアーキテクチャが適している。ＳＩＭＤ型プロセッサとして、例えば、特許文献１が知られている。ＳＩＭＤ型プロセッサでは、画素データの再利用は行わない代わりに、非常に高速に演算できることが特徴である。しかし、その反面、画素データの再利用性が低いため、画素データのキャッシュメモリへのアクセス頻度が非常に大きく、消費電力削減効果は少ない。
【０００８】
また、連続ブロックマッチング演算処理では、画素データの再利用性が可能なシストリックアレイ型プロセッサのアーキテクチャが適している。シストリックアレイ型プロセッサとして、例えば、特許文献２から特許文献３が知られている。シストリックアレイ型プロセッサでは、画素データの再利用性が高く、画素データのキャッシュメモリへのアクセス頻度が減少するため、消費電力削減効果が非常に高いのが特徴である。しかし、その反面、高速演算性能が低い。
【０００９】
【特許文献１】特開平８−６３４５２号公報
【特許文献２】特開２０００−２９３５１０号公報
【特許文献３】特開２００２−１７５２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の動き検出処理プロセッサは、ＳＩＭＤ型とシストリックアレイ型とのどちらかのアーキテクチャを備えるものであり、探索アルゴリズムによっては最適とならない場合もあるといった問題があった。
【００１１】
上記問題点に鑑み、本発明は、動き検出処理における探索アルゴリズムに応じて、ＳＩＭＤ型とシストリックアレイ型の構成に切り替えることができ、動き検出処理を行っている探索アルゴリズムによって最適なアーキテクチャ構成を実現する画像処理プロセッサを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の請求項１に記載の画像処理プロセッサは、制御部とデータパス部で構成される動き検出処理用プロセッサであって、前記制御部は、外部命令に従い制御信号を発生させ、原画像用メモリと参照画像用メモリに対して連続的にアドレスを発生させ、データパス部に対して切替信号を発生させ、前記データパス部は、前記原画像用メモリと、前記参照画像用メモリと、複数の演算回路と、前記切替信号に応じて前記演算回路の並列数と一部の演算回路の入力データを他の演算回路の出力データに切り替える切替回路とを備え、動き検出処理の探索アルゴリズムによってＳＩＭＤ型とシストリックアレイ型の構成を切り替えることができることを特徴とする構成とされたことを特徴としたものである。
【００１３】
上記構成により、動き検出処理の探索アルゴリズムにしたがってＳＩＭＤ型とシストリックアレイ型の両方を切り替えられるため、画素データの再利用性が異なるアルゴリズムで最適なアーキテクチャを切り替えることにより低消費電力化を図ることができる。
【００１４】
次に、本発明の請求項２に記載の画像処理プロセッサは、上記請求項１に記載の画像処理プロセッサにおいて、前記切替信号は、単一ブロックマッチング演算処理を行う際には、前記演算回路の並列数を最大化してＳＩＭＤ型の構成とし、連続ブロックマッチング演算処理を行う際には、前記演算回路の並列数を減らし、一部の演算回路の入力データを他の演算回路の出力データに切り替えてシストリックアレイ型の構成とされたことを特徴とする。
【００１５】
上記構成により、単一ブロックマッチング演算処理を行う際にはＳＩＭＤ型として高速演算性能を高め、連続ブロックマッチング演算処理を行う際にはシストリックアレイ型としてデータの再利用性を高めて低消費電力化を図ることができる。
【００１６】
次に、本発明の請求項３に記載の画像処理プロセッサは、上記請求項１に記載の画像処理プロセッサにおいて、前記演算回路が原画像の画素データおよび参照画像の画素データを入力して差分絶対値を出力する回路に構成されたことを特徴とする。
【００１７】
上記構成により、Ｈ．２６Ｘ動き検出処理プロセッサにおいて、整数画素探索アルゴリズムの高効率化を図ることができる。
【００１８】
次に、本発明の請求項４に記載の画像処理プロセッサは、上記請求項１に記載の画像処理プロセッサにおいて、前記演算回路が原画像の複数の画素データおよび参照画像の複数の画素データを入力して差分絶対値和を出力する回路に構成されたことを特徴とする。
【００１９】
上記構成により、同様に整数画素探索アルゴリズムの高効率化を図ることができる。また、複数の画素データを演算単位として処理することにより効率化を図ることができる。
【００２０】
次に、本発明の請求項５に記載の画像処理プロセッサは、上記請求項１から４に記載の画像処理プロセッサにおいて、前記原画像用メモリ及び／又は前記参照画像用メモリは、２リードポートメモリに構成されたことを特徴とする。
【００２１】
上記構成により、メモリのアクセス効率よく、単一ブロックマッチング演算処理と連続ブロックマッチング演算処理の複数のブロックマッチング演算処理に対応することができる。
【発明の効果】
【００２２】
本発明に係る画像処理プロセッサによれば、動き検出処理における探索アルゴリズムに応じて、ＳＩＭＤ型とシストリックアレイ型の構成に切り替えることができ、動き検出処理を行っている探索アルゴリズムによって最適なアーキテクチャ構成を実現することにより低消費電力化を達成することができる。
【００２３】
本発明の画像処理プロセッサによれば、動画像のデータ処理において低消費電力化が図られており、低消費電力が求められる様々な情報端末機器や情報システムに対して組み込むことが容易となり、柔軟なシステム設計が可能となる。また、携帯電話のような小型の端末においても高解像度の動画像の符号化復号化処理を行なうことができ、携帯用情報端末機器の用途が様々に広がる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の画像処理プロセッサの実施例について、図面を参照しながら詳細に説明していく。
先ず、図２に、一般的なＳＩＭＤ型プロセッサとシストリックアレイ型プロセッサのアーキテクチャを示す。図２（Ａ）は一般的なＳＩＭＤ型プロセッサのアーキテクチャを示している。ランダムアクセスメモリ１０から画素データ等を読み込み、８個の演算回路（１ａ〜１ｈ）が並列に処理を行うものである。
また、図２（Ｂ）は一般的なシストリックアレイ型プロセッサのアーキテクチャを示している。ランダムアクセスメモリ１０から画素データ等を読み込み、４個の演算回路（２ａ〜２ｄ）が並列に処理を行った後、当該画素データ等は４個の演算回路（２ｅ〜２ｈ）にシフトされ演算に再利用されるものである。
【００２５】
図２（Ａ）のような構成のＳＩＭＤ型プロセッサは、画素データの再利用は行わない代わりに、非常に高速に演算できることから、画素データの再利用性がない単一ブロックマッチング演算処理に最適である。
また、図２（Ｂ）のような構成のシストリックアレイ型プロセッサは、画素データの再利用性が高く、画素データのキャッシュメモリへのアクセス頻度が減少するため、消費電力削減効果が非常に高いことから、連続ブロックマッチング演算処理に最適である。
【００２６】
図３に本発明の画像処理プロセッサのアーキテクチャを示す。本発明の画像処理プロセッサのアーキテクチャは、動き検出処理における探索アルゴリズムに応じて、ＳＩＭＤ型とシストリックアレイ型のアーキテクチャに切り替えることができるように、図３（１）に示されるような切替回路２０を設けたものである。
この切替回路２０によって、メモリから読み込んだ画素データ等のデータパスが、動き検出処理における探索アルゴリズムに応じて切り替えられる。
【００２７】
図３（２）では、切替回路２０により点線に示されたデータパスが構築され、４つの演算回路ＰＥ（３ａ〜３ｄ）と４つの演算回路ＰＥ（３ｅ〜３ｈ）が並列に演算処理を行って、ＳＩＭＤ型プロセッサのアーキテクチャと等価となる。
また、図３（３）では、切替回路２０により点線に示されたデータパスが構築され、４つの演算回路ＰＥ（３ａ〜３ｄ）と４つの演算回路ＰＥ（３ｅ〜３ｈ）がカスケードに接続され演算処理を行って、シストリックアレイ型プロセッサのアーキテクチャと等価となる。
図３では、演算回路ＰＥの個数は４個であるが、個数を自由に変更可能であることは言うまでもない。また図３では、シストリックアレイ型のカスケードに接続される段数は２であるが、この段数も自由に変更可能であることは言うまでもない。
【００２８】
次に、図４に本発明の画像処理プロセッサの概略ブロック図を示す。本発明の画像処理プロセッサは、制御部１１とアドレス生成部１２と原画像メモリ１３と参照画像メモリ１４とデータパス部１５により構成される。制御部１１は外部から書き込まれた命令を元に制御信号および切替信号を発生させる。この制御信号はアドレス生成部１２またはデータパス部１５に送られる。また切替信号はデータパス部１５に送られる。アドレス生成部１２は原画像メモリ１３および参照画像メモリ１４に対して、アドレスを連続的に供給する。データパス部１５は、原画像メモリ１３および参照画像メモリ１４から画素データを読み込み、所定の演算処理を施して処理結果を制御部１１に引き渡す。
【００２９】
このデータパス部１５では、複数の演算回路を備えており、原画像用メモリ１３および前記参照画像用メモリ１４から画素データを読み込み、制御部１１から送られてくる切替信号に応じて、演算回路の並列数と一部の演算回路の入力データを他の演算回路の出力データに切り替える。
制御部１１では、動き検出処理の探索アルゴリズムにしたがって、データパス部１５の演算回路がＳＩＭＤ型かシストリックアレイ型かに切り替える。
初期値検索、予測ベクトル探索、スリーステップサーチの２，３ステップなどの単一ブロックマッチング演算処理を用いる探索アルゴリズムでは、データパス部１５の演算回路をＳＩＭＤ型にするように、制御部１１から切替信号が送られる。
一方、全探索法、サブサンプリング探索法、一次元探索、スリーステップサーチの１ステップなどの連続ブロックマッチング演算処理を用いる探索アルゴリズムでは、データパス部１５の演算回路をシストリックアレイ型にするように、制御部１１から切替信号が送られる。
【００３０】
以下の実施例では、Ｈ．２６４ baseline profile 整数画素精度 動き検出処理プロセッサを例にして、より具体的に説明していく。
【実施例１】
【００３１】
整数画素精度 動き検出処理プロセッサにおいて、探索ブロックを８画素×８画素のブロックとする。図５に６４画素（８画素×８画素）の探索ブロック３０を示す。実施例１では、説明の便宜上８画素（１行）を２つ（１行目と２行目の２つの行）のブロック（図６においてハッチング部分）を探索し動き検出処理を行うとして説明する。
この動き検出処理を、ＳＩＭＤ型の構成の画像処理プロセッサのアーキテクチャで行う場合を図６に、シストリックアレイ型の構成の画像処理プロセッサのアーキテクチャで行う場合を図７に示す。
【００３２】
ここで、演算回路Ａ１（４１）と演算回路Ａ２（４２）は、両方とも８画素データの原画像と参照画像を入力して、それらの差分絶対値和を出力する演算回路である。
演算回路Ａ１（４１）と演算回路Ａ２（４２）の各々の入力ラインおよび出力ラインについて説明する。入力ラインは、原画像メモリ１３から８画素データを取り込む６４本（８画素×８ビット／画素）のデータ信号ラインと、参照画像メモリ１４から８画素データを取り込む６４本のデータ信号ラインと、制御部１１からデータ信号ラインのロード信号を取り込む制御ラインを備える。また、出力ラインは、８画素データの原画像と参照画像の差分絶対値和の結果データを送出するデータ信号ラインと、シストリックアレイ型の場合に参照画像の８画素データを次段の演算回路に送出する６４本のデータ信号ラインを備える。
演算回路Ａ１（４１）と演算回路Ａ２（４２）は、共に、１画素データを処理する８個の演算器を並列に配置され、８−ｗａｙ ＳＩＭＤ型プロセッサとして利用されている。
また、演算回路Ｂ（５０）は、演算回路Ａ１（４１），Ａ２（４２）の差分絶対値和を入力して、８画素データ２行の差分絶対値和の結果データを出力する演算回路である。
【００３３】
図６では、８−ｗａｙ ＳＩＭＤ型プロセッサの演算回路Ａ１（４１）と演算回路Ａ２（４２）が並列にデータ処理され、両方の演算回路全体が１６−ｗａｙ ＳＩＭＤ型プロセッサとして利用されている。
一方、図７では、８−ｗａｙ ＳＩＭＤ型プロセッサの演算回路Ａ１（４１）と演算回路Ａ２（４２）は直列に接続され、演算回路Ａ１（４１）の出力データが演算回路Ａ２（４２）の入力データとして処理が行われる。８−ｗａｙ ＳＩＭＤ型プロセッサの演算回路Ａ１（４１）と、８−ｗａｙ ＳＩＭＤ型プロセッサの演算回路Ａ２（４２）が、シストリックアレイ型プロセッサとして利用されている。
【００３４】
図８に、実施例１の画像処理プロセッサのアーキテクチャを示す。実施例１の画像処理プロセッサのアーキテクチャは、制御部１１とデータパス部１５で構成される動き検出処理用プロセッサであって、制御部１１は、外部命令に従い制御信号を発生させ、原画像用メモリ１３と参照画像用メモリ１４に対してアドレス生成部１５を介して連続的にアドレスを発生させ、データパス部１５に対して切替信号を発生させる。データパス部１５は、原画像用メモリ１３と参照画像用メモリ１４と、複数の演算回路Ａ（４１，４２）と、制御部１１から送られてくる切替信号に応じて、演算回路Ａ（４１，４２）の並列数と、一部の演算回路Ａ（４２）の入力データを他の演算回路Ａ（４１）の出力データに切り替える切替回路２１とを備える。
【００３５】
次に、実施例１の画像処理プロセッサのアーキテクチャにおいて、ＳＩＭＤ型とシストリックアレイ型の構成を切り替える方法について、図９および図１０を参照しながら説明する。
図９に、実施例１の画像処理プロセッサのアーキテクチャ（ＳＩＭＤ型の構成）を示す。制御部１１から切替回路２１に対して切替信号（１）が送られ、図９の切替回路２１内の点線で示されるようなデータ信号ラインが構築される。
これにより、演算回路Ａ１（４１）と演算回路Ａ２（４２）は、原画像メモリ１３および参照画像メモリ１４から画素データが取り込まれ、各々並列に処理することとなる。
【００３６】
また、図１０に、実施例１の画像処理プロセッサのアーキテクチャ（シストリックアレイ型の構成）を示す。制御部１１から切替回路２１に対して切替信号（０）が送られ、図１０の切替回路２１内の点線で示されるようなデータ信号ラインが構築される。
これにより、演算回路Ａ１（４１）においては、原画像メモリ１３および参照画像メモリ１４から画素データが取り込まれ、演算回路Ａ２（４２）においては、演算回路Ａ１（４１）の出力データが取り込まれ処理することとなる。
【００３７】
ここで、原画像メモリ１３および参照画像メモリ１４が、出力データ信号ラインが６４本の２リードポートメモリとする。図９のようなＳＩＭＤ型の画像処理プロセッサのアーキテクチャの場合、出力データ信号ライン１２８本（６４本×２）を占有してしまうが、図１０のようなシストリックアレイ型の画像処理プロセッサのアーキテクチャの場合、出力データ信号ライン１２８本（６４本×２）の５０％だけ占有することになる。２つあるリードポートのどちらかを占有することになる。従って、他の演算処理部でメモリを共有することができ、動き検出処理アルゴリズムを効率よく実行することが可能となる。
【００３８】
実施例１の画像処理プロセッサのアーキテクチャは、上記のような構成により、動き検出処理における探索アルゴリズムに応じて、ＳＩＭＤ型とシストリックアレイ型の構成に切り替えることができる。
初期値検索、予測ベクトル探索、スリーステップサーチの２，３ステップなど単一ブロックマッチング演算処理を用いる探索アルゴリズムでは、探索ブロックの前後関係の相関性がないため、次ステップのブロックマッチング演算処理との画素データの再利用性は無い。従って、画素データの再利用は行わない代わりに、非常に高速に演算でき、演算処理サイクル数を削減して消費電力削減効果を高めるＳＩＭＤ型プロセッサの構成とするのである。
【００３９】
また、全探索法、サブサンプリング探索法、一次元探索、スリーステップサーチの１ステップなど連続ブロックマッチング演算処理を用いる探索アルゴリズムでは、探索ブロックの前後関係に強い相関性があるため、次ステップのブロックマッチング演算処理との画素データの再利用性は高い。従って、画素データの再利用性が高く、画素データのキャッシュメモリへのアクセス頻度が減少して消費電力削減効果が高めるシストリックアレイ型プロセッサの構成とするのである。
【実施例２】
【００４０】
実施例１においては、８画素データを２行分、１６画素データの原画像および参照画像を取り込み、それらの差分絶対値を演算して、その後、全ての差分絶対値の総和を演算した結果を出力するデータパス部において、ＳＩＭＤ型とシストリックアレイ型の構成に切り替える回路について説明した。
次に、実施例２では、８画素データを４行分、３２画素データの原画像および参照画像を取り込み、それらの差分絶対値を演算して、その後、全ての差分絶対値の総和を演算した結果を出力するデータパス部において、ＳＩＭＤ型とシストリックアレイ型の構成に切り替える回路について説明する。
【００４１】
図１１に、実施例２の画像処理プロセッサのアーキテクチャを示す。実施例２の画像処理プロセッサのアーキテクチャは、制御部１１とデータパス部１５で構成される動き検出処理用プロセッサであって、制御部１１は、外部命令に従い制御信号を発生させ、原画像用メモリ１３と参照画像用メモリ１４に対してアドレス生成部１５を介して連続的にアドレスを発生させ、データパス部１５内の切替回路（２１，２２，２３）に対して切替信号を発生させる。
【００４２】
データパス部１５は、原画像用メモリ１３と参照画像用メモリ１４と、複数の演算回路Ａ１〜Ａ４（４１，４２，４３，４４）と、制御部１１から送られてくる切替信号に応じて、演算回路Ａ１〜Ａ４の並列数を切り替える。すなわち、切替回路２１によって、演算回路Ａ１（４１）と演算回路Ａ２（４２）の１６個の演算器をＳＩＭＤ型プロセッサとして利用するか、シストリックアレイ型プロセッサとして利用するかを切り替える。また、切替回路２２によって、演算回路Ａ２（４２）と演算回路Ａ３（４３）の１６個の演算器をＳＩＭＤ型プロセッサとして利用するか、シストリックアレイ型プロセッサとして利用するかを切り替える。また、切替回路２３によって、演算回路Ａ３（４３）と演算回路Ａ４（４４）の１６個の演算器をＳＩＭＤ型プロセッサとして利用するか、シストリックアレイ型プロセッサとして利用するかを切り替える。
【産業上の利用可能性】
【００４３】
本発明の画像処理プロセッサによれば、高解像度動画像のデータ処理において低消費電力化が図られており、低消費電力が求められる様々なシステムに対して組み込むことが容易となり、柔軟なシステム設計が可能となる。
【図面の簡単な説明】
【００４４】
【図１−１】単一ブロックマッチング演算処理の概念図
【図１−２】連続ブロックマッチング演算処理の概念図
【図２】（Ａ）は一般的なＳＩＭＤ型プロセッサのアーキテクチャであり、（Ｂ）は一般的なシストリックアレイ型プロセッサのアーキテクチャを示す。
【図３】本発明の画像処理プロセッサのアーキテクチャを示す。
【図４】本発明の画像処理プロセッサの概略ブロック図を示す。
【図５】６４画素（８画素×８画素）の探索ブロックを示す。
【図６】ＳＩＭＤ型の構成の画像処理プロセッサのアーキテクチャの一例を示す。
【図７】シストリックアレイ型の構成の画像処理プロセッサのアーキテクチャの一例を示す。
【図８】実施例１の画像処理プロセッサのアーキテクチャを示す。
【図９】実施例１の画像処理プロセッサのアーキテクチャ（ＳＩＭＤ型の構成）を示す。
【図１０】実施例１の画像処理プロセッサのアーキテクチャ（シストリックアレイ型の構成）を示す。
【図１１】実施例２の画像処理プロセッサのアーキテクチャを示す。
【符号の説明】
【００４５】
１０ ランダムアクセスメモリ
１１ 制御部
１２ アドレス生成部
１３ 原画像メモリ
１４ 参照画像メモリ
１５ データパス部
２０，２１，２２，２３ 切替回路
３０ 画素（８画素×８画素）ブロック
４１ 演算回路Ａ１
４２ 演算回路Ａ２
４３ 演算回路Ａ３
４４ 演算回路Ａ４
５０ 演算回路Ｂ
１００ 画面フレーム
１０１，１０２，１０３ 探索ブロック
ＰＥ 演算回路（Processor Element）
【出願人】 【識別番号】５０４１５０４５０
【氏名又は名称】国立大学法人神戸大学
【出願日】 平成１８年７月２６日（２００６．７．２６）
【代理人】 【識別番号】１００１２３５０４
【弁理士】
【氏名又は名称】小倉 啓七

【識別番号】１００１２７１６６
【弁理士】
【氏名又は名称】本間 政憲
【公開番号】 特開２００８−３４９５３（Ｐ２００８−３４９５３Ａ）
【公開日】 平成２０年２月１４日（２００８．２．１４）
【出願番号】 特願２００６−２０３５４１（Ｐ２００６−２０３５４１）