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伝送装置 - 特開2008−11136 | j-tokkyo
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【発明の名称】 伝送装置
【発明者】 【氏名】長谷川 健一

【氏名】野澤 晃

【氏名】舘野 実

【氏名】宮麻 健一

【要約】 【課題】複数のスイッチを搭載することなく、信号をクロスコネクトするとともに、ユーザの様々な冗長設定に対応する。

【構成】アドレス情報生成手段1は、冗長設定情報とクロスコネクト設定情報とによって、信号の出力されるべきアドレス情報を生成する。活性化情報設定手段3は、障害に応じて、アドレス情報に含まれている活性化情報を活性化および非活性化する。アドレス情報挿入手段4a,4bは、アドレス情報記憶手段2a,2bに記憶されているアドレス情報を信号に挿入し、バス6に出力する。信号出力手段5a,5bは、自己に設定されているアドレス情報と同じアドレス情報の信号を受信し、活性化情報が活性化を示している場合に、信号を後段に出力する。
【特許請求の範囲】
【請求項1】
信号をクロスコネクトする伝送装置において、
現用系および予備系の設定に関する冗長設定情報と、前記信号をクロスコネクトするクロスコネクト設定情報とによって、前記現用系および前記予備系における前記信号の出力先のアドレス情報を生成するアドレス情報生成手段と、
前記アドレス情報が記憶されるアドレス情報記憶手段と、
障害に応じて、前記アドレス情報記憶手段に記憶されている前記アドレス情報に含まれている活性化情報を活性化および非活性化する活性化情報設定手段と、
前記アドレス情報記憶手段に記憶されている前記アドレス情報を前記信号に挿入し、バスに出力するアドレス情報挿入手段と、
予め設定されている前記アドレス情報と同じ前記アドレス情報を有する前記信号を前記バスから受信し、前記活性化情報が活性化を示している場合に前記信号を後段に出力する信号出力手段と、
を有することを特徴とする伝送装置。
【請求項2】
前記アドレス情報には、前記信号の出力先の実装スロット、回線数、およびSTS1レベルのパスが含まれることを特徴とする請求項1記載の伝送装置。
【請求項3】
前記障害は、ライン障害、ユニット障害、およびパス障害であることを特徴とする請求項1記載の伝送装置。
【請求項4】
INFユニットが前記ライン障害を検出し、前記活性化情報設定手段に通知することを特徴とする請求項3記載の伝送装置。
【請求項5】
CPUユニットが前記ユニット障害を検出し、前記活性化情報設定手段に通知することを特徴とする請求項3記載の伝送装置。
【請求項6】
INFユニットがパス障害を検出し、前記活性化情報設定手段に通知することを特徴とする請求項3記載の伝送装置。
【請求項7】
前記冗長設定情報は、ライン冗長、ユニット冗長、およびパス冗長における前記現用系および前記予備系の設定に関する情報であることを特徴とする請求項1記載の伝送装置。
【発明の詳細な説明】【技術分野】
【0001】
本発明は伝送装置に関し、特に信号をクロスコネクトする伝送装置に関する。
【背景技術】
【0002】
一般にリングネットワークを構成する伝送装置(例えば、SONET(Synchronous Optical Network)/SDH(Synchronous Digital Hierarchy)の伝送装置)は、通信障害に備えて現用系と予備系とを備えている。このような伝送装置は、下位階層にある低速側のネットワークから送られてくる信号を受信し、上位階層にある高速側のネットワークへアッドする。また、上位階層にある高速側のネットワークから送られてくる信号を受信し、下位階層にある低速側のネットワークへドロップする。また、受信した信号を他の伝送装置へスルーしたりする。なお、リングネットワーク内の高速伝送路にSDHフレームが伝送され、このSDHフレームのペイロードに下位階層からの信号が搭載される。
【0003】
図19は、伝送装置のユニット実装例を示した図である。伝送装置は、図に示すようにシェルフ100を有し、例えば、IFSW0,1,3、INF1〜6、SYNC0,1、STSSW0,1、CPU、HUB、およびDCCのユニットが実装される。
【0004】
図のIFSW0,1,3は、以下で説明するが、ユニットに障害が発生した場合に、ユニットを現用系から予備系に切替えるためのユニットである。INF1〜6は、光または電気信号の送受信を行うインターフェースのユニットである。SYNC0,1は、各ユニットの同期用のクロックを生成するユニットである。STSSW0,1は、以下で説明するが、スイッチファブリックとクロスコネクトを有したユニットである。CPUは、各ユニットを制御する制御用のユニットである。HUBは、OW(Orderwire)/HK(House keeping)/Officeのアラームユニットである。DCCは、DCC(Data Communication Channel)用のユニットである。伝送装置は、このようなユニットを具備して通信を行う。
【0005】
伝送装置は、上述したように障害に備えた構成を有している。伝送装置には、障害に備えたアプリケーションとして、ライン障害を救済するライン冗長、ユニット障害を救済するユニット冗長、およびパス障害を救済するパス冗長がある。
【0006】
図20は、1+1のライン冗長を説明する図である。図には、a局とb局に備えられた2つの伝送装置が示してある。図の2つの伝送装置は、図19で示した伝送装置を簡略化し、INF1〜3とSTSSW0のスイッチファブリックのみが示してある。図のINF1,2のW(Work)とP(Protect)は、現用系と予備系を示している。
【0007】
1+1のライン冗長では、現用系と予備系の両方のユニットで信号を送信し、受信側のスイッチファブリックで受信すべき信号を切替えて受信するようにしている。
例えば、a局の伝送装置のスイッチファブリックは、Trib側(下位階層側)から送られてきた信号をINF3で受信し、INF1,2の両方に出力する。つまり、a局の伝送装置は、ライン側(上位階層側)の0系と1系のラインに信号を出力する。そして、受信側であるb局の伝送装置は、スイッチファブリックがスイッチ(図中のSW)を切替えて、0系および1系のラインから送られてきた信号をINF3に出力する。同様に、b局の伝送装置のスイッチファブリックは、INF3で受信されたTrib側の信号を、INF1,2の両方に出力する。受信側であるa局の伝送装置は、スイッチファブリックがスイッチを切替えて、0系および1系のラインから送られてきた信号をINF3に出力する。
【0008】
従って、a,b局の伝送装置のスイッチファブリックは、現用系の0系のラインに障害が発生するとスイッチを切替え、予備系の1系のラインからの信号を受信するようにし、障害を救済する。
【0009】
図21は、1:1のライン冗長を説明する図である。1:1のライン冗長は、図20の1+1に対してスイッチファブリックのスイッチ構成が異なる。以下では、スイッチファブリックについてのみ説明する。
【0010】
1+1のライン冗長では、現用系と予備系の2つのINF1,2から信号を送信し、受信側で受信する信号を選択していた。これに対し、1:1のライン冗長では、送信側でも信号の送信が選択できるようにスイッチファブリックはスイッチを有している。
【0011】
例えば、a局の伝送装置のスイッチファブリックは、Trib側(INF3)から受信した信号を、INF1にのみ出力する。1系のラインに障害が発生した場合、スイッチファブリックは、図のスイッチ(図中のBR)を切替えて、INF3から受信した信号をINF2に出力するようにする。また、スイッチファブリックは、b局の伝送装置から送られてくる信号を受信できるように、図中のSWをINF2側に切替える。このように、1:1のライン冗長では、送受信側のスイッチファブリックのスイッチを切替えて、ライン障害を救済する。
【0012】
図22は、1:Nのライン冗長を説明する図である。1:Nでは、1:1に対して、現用系のラインが複数設けられる。例えば、図22では、現用系としてINF2,3が設けられ、0系のラインを2ラインで構成している。この0系のラインの一方に障害が発生すると、スイッチファブリックは、図中のSW,BRを切替えて、1系のラインで通信が行えるようにする。
【0013】
次に、ユニット冗長について説明する。図23は、1+1のユニット冗長を説明する図である。図には、a局とb局に備えられた2つの伝送装置が示してある。図の2つの伝送装置は、図19で示した伝送装置を簡略化し、INF1〜3、STSSW0のスイッチファブリック、およびIFSW0のみが示してある。
【0014】
IFSW0は、ユニットに障害が発生したときに救済するユニットである。例えば、a局のINF3は、ライン側から送られてきた信号を受信する。スイッチファブリックは、INF3によって受信された信号を現用系と予備系のINF1,2の両方に出力する。IFSW0のスイッチは、現用系のINF1の信号のみを選択して、b局の伝送装置に送信する。また、a局のIFSW0は、Trib側から受信した信号を現用系と予備系のINF1,2の両方に信号を出力する。スイッチファブリックのスイッチは、現用系のINF1の信号を選択して、INF3に出力する。b局の伝送装置も前記のa局の伝送装置と同様に動作する。
【0015】
a局の現用系のINF1に障害が発生したとすると、a,b局の伝送装置のIFSW0およびスイッチファブリックは、予備系のINF2で信号が送受信されるようにスイッチを切替える。なお、ユニット冗長は、Trib側における通信の障害を救済していることになる。
【0016】
図24は、1:1のユニット冗長を説明する図である。1:1のユニット冗長は、図23の1+1に対してスイッチファブリックおよびIFSW0のスイッチ構成が異なる。以下では、スイッチファブリックおよびIFSW0についてのみ説明する。
【0017】
1+1のユニット冗長では、スイッチファブリックは現用系と予備系の2つのINF1,2に信号を出力し、IFSW0で受信側に送信する信号を選択していた。これに対し、1:1のユニット冗長では、送信側でも信号の送信が選択できるようにスイッチファブリックがスイッチ(図中BR)を有している。また、IFSW0は、受信した信号をINF1,2の一方に出力できるようにスイッチ(図中BR)を有している。
【0018】
例えば、a局の伝送装置のスイッチファブリックは、ライン側から送られてきた信号をINF3で受信し、INF1にのみ出力する。また、IFSW0は、b局の伝送装置から受信した信号をINF1に出力する。
【0019】
INF1に障害が発生した場合、スイッチファブリックは、図のBRを予備系のINF2側に切替える。IFSW0は、予備系のINF2の信号が受信側のb局の伝送装置に送信されるように、SWをINF2側に切替える。また、IFSW0は、b局の伝送装置からの信号をINF2に出力するように、BRを切替える。スイッチファブリックは、SWを切替え、INF2からの信号をINF3に出力するようにする。
【0020】
このように、1:1のユニット冗長では、送受信側のスイッチファブリックおよびIFSW0のスイッチを切替えて、ユニット障害を救済する。
図25は、1:Nのユニット冗長を説明する図である。1:Nでは、1:1に対して、INFのユニットが複数設けられる。例えば、図25では、現用系としてINF2,3が設けられている。現用系のINF2,3の一方に障害が発生すると、スイッチファブリックおよびIFSW0は、図中のSW,BRを切替えて、予備系のINF1で通信が行えるようにする。
【0021】
次に、パス冗長について説明する。図26は、UPSRのパス冗長を説明する図である。図には、a〜d局に備えられた4つの伝送装置が示してある。図の4つの伝送装置は、図19で示した伝送装置を簡略化し、INF1〜3とSTSSW0のみが示してある。図のWESTとEASTは、リングネットワークを構成するINFを示している。
【0022】
UPSR(Uni-direction Protection Switched Ring)のパス冗長では、現用系と予備系のパスに同じ信号を送信し、受信側で信号を選択して受信する。例えば、c局の伝送装置は、INF3によってTrib側から信号を受信するとする。c局の伝送装置のSTSSW0は、クロスコネクトにより、INF3で受信した信号をINF1,2の両方から送信する。b局とd局のSTSSW0は、c局から受信した信号をスルーするようにクロスコネクトが設定されている。a局のSTSSW0は、b局側からの信号のみを受信して、INF3に出力するようにクロスコネクトが設定されている。これにより、c局、b局、a局のルートが現用系のパスとなり、c局、d局、a局のルートが予備系のパスとなる。よって、b局からa局に送信される信号のパスに障害が発生した場合(図中の点線丸)、a局のSTSSW0は、d局からの信号を受信するようにする。これによって、パス障害を救済することができる。
【0023】
図27は、BLSRのパス冗長を説明する図である。BLSR(BI-direction Line Switched Ring)では、1つのパスを現用系と予備系とに分ける。OC(Optical Carrier level)48chのBLSRの場合、例えば、1〜24chを現用系のパス、25〜48chを予備系のパスとして分ける。図の例の場合、実線矢印は1〜24chの現用系のパスを示し、点線矢印は25〜48chの予備系のパスを示している。
【0024】
c局の伝送装置は、INF3によってTrib側から信号を受信したとする。c局の伝送装置のSTSSW0は、クロスコネクトにより、INF3で受信した信号をINF2から送信する。b局のSTSSW0は、c局から受信した信号をスルーするようにクロスコネクトが設定されている。a局のSTSSW0は、b局からの信号を受信して、INF3に出力するようにクロスコネクトが設定されている。
【0025】
これに対し、b局からa局に送信される信号のパスに障害が発生した場合(図中の点線丸)、b局のSTSSW0は、c局からの信号を、予備系のパスを用いて、c局に折り返すようにする。c局のSTSSW0は、b局からの信号をd局に送信するようにする。そして、d局は、c局からの信号をa局に送信するようにする。これによって、パスの障害を救済することができる。
【0026】
次に、障害が発生したときの動作を詳細に説明する。図28は、1:1のライン冗長の詳細を説明する図である。図には、図21に示したa局の伝送装置の構成を示している。なお、INF1a,1bは、INF1のO(optical)/E(electric)変換する側およびE/O変換する側を別々で示したものであり、INF1a,1bで1つのINF1を構成する。同様に、INF2a,2b,3a,3bも、INF2,3のO/E変換側およびE/O変換側を示している。STSSW0は、スイッチファブリック111a,111b、リングスイッチ112a,112b、およびクロスコネクト113を有している。
【0027】
図の実線矢印A101は、図21のa局の伝送装置における、障害が発生していない場合の信号のルートを示している。図の点線矢印A102は、障害が発生した場合の信号のルートを示している。ライン冗長では、リングスイッチ112a,112bおよびクロスコネクト113の設定はそのままで、スイッチファブリック111a,111bのスイッチが切替わることによって、信号のルートが現用系の0系から予備系の1系に切替わる。なお、1+1、1:Nにおいても同様に、スイッチファブリック111a,111bのスイッチが切替わることによって、信号のルートが現用系の0系から1系に切替わる。
【0028】
図29は、1+1のユニット冗長の詳細を説明する図である。図には、図23に示したa局の伝送装置の構成を示している。図において、図28と同じものには同じ符号を付し、その説明を省略する。
【0029】
図のIFSW0a,0bは、図23で示したIFSW0に対応している。IFSW0aは、図23で説明したように、b局から送られてくる信号をINF1,2(INF1a,2a)の両方に出力する。スイッチファブリック111aは、現用系であるINF1aの出力を、クロスコネクト113を介し、INF3bに出力する。また、INF3aによって受信された信号は、スイッチファブリック111bによって、INF1b,2bの両方に出力され、IFSW0bに出力される。IFSW0bは、INF1bから出力される信号を選択し、Trib側(b局)へと出力する。
【0030】
INF1に障害が発生した場合、スイッチファブリック111aは、点線矢印A111に示すようにINF2aから出力される信号を選択して、INF3bに出力するようにする。また、IFSW0bは、点線矢印A112に示すようにINF2bから出力される信号を選択して、Trib側に信号を出力するようにする。ユニット冗長では、リングスイッチ112a,112bおよびクロスコネクト113の設定はそのままで、スイッチファブリック111a,111bとIFSW0a,0bのスイッチが切替わることによって、信号のルートが現用系のINF1から予備系のINF2に切替わる。なお、1:1、1:Nにおいても同様に、スイッチファブリック111a,111bおよびIFSW0a,0bのスイッチが切替わることによって、現用系のINF1から予備系のINF2へユニットが切替わる。
【0031】
図30は、UPSRのパス冗長の詳細を説明する図である。図には、図26に示したa局の伝送装置の構成を示している。図において、図28と同じものには同じ符号を付し、その説明を省略する。
【0032】
図のクロスコネクト113は、INF3aによって受信されたTrib側の信号を、INF1b,2bに出力するようにする。これにより、INF3aによって受信された信号は、図26のEAST側およびWEST側の両方から出力される。また、クロスコネクト113は、INF1a,2aの両方に送られてくる信号のうち、INF1aの信号のみをINF3bに出力するようにし、Trib側へと出力する。
【0033】
図26の点線丸に示すように、パスに障害が発生した場合、クロスコネクト113は、点線矢印A121に示すように、INF2a側に送られてくる信号をINF3aに出力するようにする。これによって、パスの障害を救済することができる。
【0034】
なお、従来、クロスコネクトおよびパスプロテクションを同一のデュアルポートRAM(Random Access Memory)にて、読み出しアドレスを制御することにより、回路を簡略化したSDH伝送方法および装置がある(例えば、特許文献1参照)。また、パススイッチ・サービスセレクタに用いる回線設定情報を選択し、その情報にてクロスコネクトを行うクロスコネクト方法がある(例えば、特許文献2参照)。
【特許文献1】特開2005−45573号公報
【特許文献2】特開2000−197167号公報
【発明の開示】
【発明が解決しようとする課題】
【0035】
ところで、ユーザの様々な冗長要求(ライン冗長、ユニット冗長、パス冗長)に対応できるように、STSSW0には複数のスイッチが実装されている。そのため、冗長の種類によっては、不要なスイッチが存在するという問題点があった。
【0036】
例えば、パス冗長が要求された伝送装置では、図30で示したように、スイッチファブリック111a,111bおよびリングスイッチ112a,112bは、スイッチを切替えないので不要である。
【0037】
本発明はこのような点に鑑みてなされたものであり、複数のスイッチを搭載することなく、ユーザの様々な冗長要求に対応することができる伝送装置を提供することを目的とする。
【課題を解決するための手段】
【0038】
本発明では上記問題を解決するために、図1に示すような信号をクロスコネクトする伝送装置において、現用系および予備系の設定に関する冗長設定情報と、信号をクロスコネクトするクロスコネクト設定情報とによって、現用系および予備系における信号の出力先のアドレス情報を生成するアドレス情報生成手段1と、アドレス情報が記憶されるアドレス情報記憶手段2a,2bと、障害に応じて、アドレス情報記憶手段2a,2bに記憶されているアドレス情報に含まれている活性化情報を活性化および非活性化する活性化情報設定手段3と、アドレス情報記憶手段2a,2bに記憶されているアドレス情報を信号に挿入し、バス6に出力するアドレス情報挿入手段4a,4bと、予め設定されているアドレス情報と同じアドレス情報を有する信号をバス6から受信し、活性化情報が活性化を示している場合に信号を後段に出力する信号出力手段5a,5bと、を有することを特徴とする伝送装置が提供される。
【0039】
このような伝送装置によれば、アドレス情報生成手段1は、冗長設定情報とクロスコネクト設定情報とによって、信号の出力されるべきアドレス情報を生成する。活性化情報設定手段3は、障害に応じて、アドレス情報に含まれている活性化情報を活性化および非活性化する。アドレス情報挿入手段4a,4bは、アドレス情報記憶手段2a,2bに記憶されているアドレス情報を信号に挿入し、バス6に出力する。信号出力手段5a,5bは、自己に設定されているアドレス情報と同じアドレス情報の信号を受信し、活性化情報が活性化を示している場合に、信号を後段に出力する。
【発明の効果】
【0040】
本発明の伝送装置では、アドレス情報生成手段は、冗長設定情報とクロスコネクト設定情報とによって、信号の出力されるべきアドレス情報を生成する。活性化情報設定手段は、障害に応じて、アドレス情報に含まれている活性化情報を活性化および非活性化する。アドレス情報挿入手段は、アドレス情報記憶手段に記憶されているアドレス情報を信号に挿入し、バスに出力する。信号出力手段は、自己に設定されているアドレス情報と同じアドレス情報の信号を受信し、活性化情報が活性化を示している場合に、信号を後段に出力する。これによって、複数のスイッチを搭載することなく、信号をクロスコネクトするとともに、ユーザの様々な冗長設定に対応することができる。
【発明を実施するための最良の形態】
【0041】
以下、本発明の原理を図面を参照して詳細に説明する。
図1は、伝送装置の概要を示した図である。図に示すように伝送装置は、アドレス情報生成手段1、アドレス情報記憶手段2a,2b、活性化情報設定手段3、アドレス情報挿入手段4a,4b、信号出力手段5a,5b、バス6、およびINF7a,7bを有している。
【0042】
アドレス情報生成手段1には、冗長設定情報とクロスコネクト情報が入力される。冗長設定情報は、ライン、ユニット、パスに関する現用系および予備系の設定に関する情報である。例えば、ユニットのINF7aを現用系、INF7bを予備系にするという情報である。クロスコネクト情報は、入力される信号をどの信号出力手段5a,5bに出力するかを示す情報である。例えば、現用系のINF7aから出力される信号をアドレスAの信号出力手段5aに出力するという情報である。これらの情報は、ユーザによって設定される。
【0043】
アドレス情報生成手段1は、冗長設定情報とクロスコネクト情報とによって、現用系および予備系における信号の出力先を示すアドレス情報を生成する。例えば、上記例の冗長設定情報とクロスコネクト情報の場合、アドレス情報生成手段1は、現用系のINF7aにおける信号の出力先アドレスとしてAを含むアドレス情報を生成する。また、予備系のINF7bにおける信号の出力先アドレスとしてAを含むアドレス情報を生成する。なお、アドレス情報には、活性化情報が含まれており、現用系のアドレス情報の活性化情報は、活性化を示し、予備系のアドレス情報の活性化情報は、非活性化を示している。
【0044】
アドレス情報記憶手段2a,2bは、アドレス情報生成手段1によって生成されたアドレス情報が記憶される。例えば、アドレス情報記憶手段2aには、上記例の場合、アドレスAと、アドレス情報が活性化状態であることを示す活性化情報(ACTに丸が付されている)とを含むアドレス情報8aが記憶される。また、アドレス情報記憶手段2bには、上記例の場合、図に示すように、アドレスAと、アドレス情報が非活性化状態であることを示す活性化情報(STBに丸が付されている)とを含むアドレス情報8bが記憶される。
【0045】
アドレス情報挿入手段4aは、アドレス情報記憶手段2aに記憶されているアドレス情報を信号に挿入し、バス6に出力する。アドレス情報挿入手段4bは、アドレス情報記憶手段2bに記憶されているアドレス情報を信号に挿入し、バス6に出力する。
【0046】
信号出力手段5a,5bは、アドレス情報が予め設定されている。例えば、信号出力手段5aには、アドレスA、信号出力手段5bには、アドレスBが設定されているとする。信号出力手段5a,5bは、設定されているアドレス情報と同じアドレス情報を有する信号をバス6から受信し、アドレス情報に含まれる活性化情報が活性化を示している場合には、受信した信号を後段に出力する。
【0047】
活性化情報設定手段3は、障害に応じて、アドレス情報記憶手段2a,2bに記憶されているアドレス情報8a,8bに含まれている活性化情報を活性化および非活性化する。
例えば、現用系のINF7aが正常である場合、INF7aから出力される信号には、アドレス情報8aが挿入される。アドレス情報8aのアドレスはAであるので、信号出力手段5aに受信される。そして、アドレス情報8aの活性化情報は、活性化を示しているので、信号出力手段5aは、受信した信号を後段へと出力する。
【0048】
予備系のINF7bから出力される信号には、アドレス情報8bが挿入される。アドレス情報8bのアドレスはAであるので、信号出力手段5aに受信される。そして、アドレス情報8bの活性化情報は、非活性化を示しているので、信号出力手段5aは、受信した信号を後段へと出力しない。
【0049】
ここで、INF7aに障害が発生すると、活性化情報設定手段3は、アドレス情報記憶手段2aに記憶されているアドレス情報8aの活性化情報を非活性化する(STBにする)。また、アドレス情報記憶手段2bに記憶されているアドレス情報8bの活性化情報を活性化する(ACTにする)。これにより、予備系のINF7bから出力される信号が、信号出力手段5aによって受信され、後段へ出力されることになり、INF7bがINF7aを救済することになる。
【0050】
このように、伝送装置は、複数のスイッチを搭載することなく、信号をクロスコネクトするとともに、ユーザの様々な冗長設定に対応することができる。
次に、本発明の実施の形態を図面を参照して詳細に説明する。
【0051】
図2は、伝送装置のハードウェア構成例を示した図である。図に示すように伝送装置は、INF1a〜3a,1b〜3bおよびSTSSW0を有している。なお、INF1a,1bは、INF1のO/E変換側およびE/O変換側を別々に示したものであり、INF1a,1bで1つのINF1を構成する。同様に、INF2a,2b,3a,3bも、INF2,3のO/E変換側およびE/O変換側を示し、INF2a,2bで1つのINF2を構成し、INF3a,3bで1つのINF3を構成する。
【0052】
STSSW0は、ACM(Address Column Memory data)CODE生成部11〜13を有している。また、ACMCODE生成部11〜13のそれぞれに対応するように、ACMCODEセット部21a,21b、ACMCODEセット部22a,22b、およびACMCODEセット部23a,23bを有している。さらに、ACMCODEセット部21a,21bのそれぞれに対応するように、L−ALM31aとP−ALM/C41aおよびL−ALM31bとP−ALM/C41bを有している。ACMCODEセット部22a,22bのそれぞれに対応するように、L−ALM32aとP−ALM/C42aおよびL−ALM32bとP−ALM/C42bを有している。ACMCODEセット部23a,23bのそれぞれに対応するように、L−ALM33aとP−ALM/C43aおよびL−ALM33bとP−ALM/C43bを有している。
【0053】
また、STSSW0は、TSI部61〜66を有している。TSI部61〜66は、バス51を介して、ACMCODEセット部21a,21b、ACMCODEセット部22a,22b、およびACMCODEセット部23a,23bと接続されている。
【0054】
INFユニット、INFユニットに接続されるライン、パス等は、障害に備えて現用系と予備系とが存在する。ACMCODE生成部11〜13のそれぞれは、障害に応じて現用系と予備系とを選択するために、1つで2つのINFユニットを監視するようになっている。
【0055】
例えば、図2においてINF1が現用系、INF2を予備系とすると、1つのACMCODE生成部11で、INF1,2を監視する。なお、INF3は、予備系が不要であるため(例えば、前述した図20のライン情報ではINF3の予備は不要)、1つのACMCODE生成部12で1つのINF3を監視するようになっている。
【0056】
なお、図2では、INF1〜3しか存在せず、ACMCODE生成部13は、空きとなっている。ACMCODE生成部、ACMCODEセット部、L−ALM、P−ALM/C、およびTSI部は、INFユニットの数に応じて、増減することができる。
【0057】
以下、図2の各部について詳細に説明する。図3は、INFのO/E変換側の詳細を示した図である。図には、図2のINF1aの詳細が示してある。INF1aのO/E71は、入力される光信号を電気信号に変換する。SYNC72は、図19で示したSYNC1のユニットの同期信号によって、電気信号の同期をとる。L−ALM74は、例えば、SYNC72の電気信号の同期外れ等を検出し、ライン障害を検出する。ALM−INS75は、L−ALM74によって検出されたライン障害のアラームを主信号のA1バイトに挿入する。S/P76は、シリアルの電気信号をパラレルの電気信号に変換する。
【0058】
A1バイトに挿入されたライン障害を示すアラームは、図2で示したL−ALM31aによって検出され、ラインアラームとしてACMCODE生成部11に出力される。ライン障害を示すアラームには、例えば、LOS(Loss Of Signal)、LOF(Loss Of Frame)、L−AIS(Line-Alarm Indication Signal)、TIM(Trace Identifier Mismatch)、B2 ERR MAJ(B2 Error data generated Major)などがある。
【0059】
なお、INF2a,3aもINF1aと同様の構成を有し、その説明を省略する。
図4は、INFのE/O変換側の詳細を示した図である。図には、図2のINF1bの詳細が示してある。INF1bのP/S81は、STSSW0から出力されるパラレルの電気信号をシリアルの電気信号に変換する。OHB82は、ライン障害のアラームが発生した場合、相手の伝送装置に予備のラインを選択するように指示する信号を主信号のオーバヘッドに挿入する。ByteSW83は、電気信号の並びを変える。E/O84は、電気信号を光信号に変換して出力する。
【0060】
図5は、ACMCODE生成部とACMCODEセット部の詳細を示した図である。図には、図2のACMCODE生成部11およびACMCODEセット部21a,21bが示してある。また、図2のL−ALM31a,31bおよびP−ALM/C41a,41bが示してある。
【0061】
ACMCODE生成部11は、CODE生成部11aとCODE設定部11bとを有している。CODE生成部11aには、冗長設定が入力される。冗長設定は、例えば、INF1に接続されているラインを現用系(0系)、INF2に接続されているラインを予備系(1系)にするというライン冗長の設定を示す。または、INF1を現用系のユニット、INF2を予備系のユニットにするというユニット冗長の設定を示す。または、INF1に接続されているパスを現用系、INF2に接続されているパスを予備系にするというパス冗長の設定を示す。
【0062】
また、CODE生成部11aには、ACMCODE(A),(B)が入力される。ACMCODE(A),(B)は、入力される信号の出力先を示す回線設計情報(クロスコネクト先のアドレス)の設定である。ACMCODE(A),(B)は、具体的には、STSxx:a−b−c→d−e−fで表される。STSxxは、信号レベルを示し、例えば、STS1、STS3C、STS12C、STS48Cなどが設定される。a−b−cは、信号の入力側のパスを示し、d−e−fは、信号の出力側のパスを示す。
【0063】
a,dは、実装スロットを示す。以下では、説明を簡単にするため、実装スロットの番号とINFの番号は一致するものとする。例えば、実装スロットの番号が1であれば、INF1を示すものとする。b,eは、回線数を示す。1つのユニットに複数回線が実装される場合に使用される。以下では、1回線(b,eの値を1)として説明する。c,fは、STS1の1単位におけるパスを示す。
【0064】
上記の冗長設定およびACMCODE(A),(B)は、例えば、マイクロコンピュータから設定される。
CODE生成部11aは、入力される冗長設定およびACMCODE(A),(B)に基づいて、通常時および障害時におけるINF1の1個または2個のACMCODEと、INF2の1個または2個のACMCODEとを生成する。
【0065】
例えば、CODE生成部11aは、入力される設定情報およびACMCODE(A),(B)に基づいて、ACMCODEセット部21aのレジスタ21aaに示すOUT:3−1−1のような、クロスコネクト先のアドレスであるACMCODEを生成する。OUT3−1−1は、ACMCODE挿入部21acに入力される信号(INF1の信号)を、INF3の回線1のパス1に出力することを示している。また、INF1,2が現用系(Work)であるか、予備系(Ptct)であるかの情報等を生成する。
【0066】
CODE設定部11bは、CODE生成部11aによって生成されたINF1のACMCODE等の情報をACMCODEセット部21aのレジスタ21aa,21abに書き込む。また、INF2のACMCODE等の情報をACMCODEセット部21bのレジスタ21ba,21bbに書き込む。
【0067】
CODE設定部11bには、CardALM0,1、およびアラーム信号S1〜S4が入力される。CardALM0,1は、ユニット障害を示すアラームである。ユニット障害は、図19に示したCPUのユニットによって検出される。従って、CardALM0,1は、CPUのユニットから出力される。なお、CardALM0は、INF1のアラームを示し、CardALM1は、INF2のアラームを示す。また、CODE設定部11bには、L−ALM31a,31bおよびP−ALM/C41a,41bから出力される、ライン障害を示すアラーム信号S1〜S4が入力される。
【0068】
CODE設定部11bは、入力されるCardALM0,1およびアラーム信号S1〜S4に基づいて、レジスタ21aa,21ab,21ba,21bbの情報をアクティブ状態(ACT)にしたり、スタンバイ状態(STB)にしたりする。
【0069】
ACMCODEセット部21aは、レジスタ21aa,21abおよびACMCODE挿入部21acを有している。ACMCODE挿入部21acは、レジスタ21aa,21abの内容を、INF1から出力される主信号のA1,A2,B1,E1バイトに挿入する。ACMCODEセット部21bは、レジスタ21ba,21bbおよびACMCODE挿入部21bcを有している。ACMCODE挿入部21bcは、レジスタ21ba,21bbの内容を、INF2から出力される主信号のA1,A2,B1,E1バイトに挿入する。
【0070】
ここで、A1,A2,B1,E1バイトについて説明する。図6は、STS−3フレームフォーマットを示した図である。図の矢印W1に、例えば、レジスタ21aa,21baの情報が格納される。矢印W2に、例えば、レジスタ21ab,21bbの情報が格納される。なお、図5のレジスタ21aa,21abをACMCODEA面と呼ぶこともある。また、レジスタ21ba,21bbをACMCODEB面と呼ぶこともある。
【0071】
図5の説明に戻る。レジスタ21aaには、CODE設定部11bによって、例えば、OUT:3−1−1というACMCODEが格納される。また、レジスタ21aaには、CODE設定部11bによって、ACMCODEがACT、STBであるかが設定される。また、レジスタ21aaには、INF1がWork(現用系)であるかPtct(予備系)であるかが設定される。また、レジスタ21aaには、UNEQ(Unequiped)を出力するか否かが設定される。UNEQとは、クロスコネクトがされていないときに出力する信号である。また、レジスタ21aaには、AIS(Alarm Indication Signal)を出力するか否かが設定される。なお、‘−’は、無設定であることを示し、ACMCODEが設定されていない状態、ACTでもSTBでもない状態、また、WorkでもPtctでもない状態であることを示している。レジスタ21ab,21ba,21bbもレジスタ21aaと同様の設定がされる。
【0072】
例えば、図の例では、レジスタ21aaのACMCODEはアクティブで、INF1は現用系であることを示している(この状態を図中の丸で示している)。レジスタ21baのACMCODEはスタンバイで、INF2は予備系であることを示している。
【0073】
ここで、ライン障害が発生し、CODE設定部11bにアラーム信号S1〜S4が入力され、ラインが0系(INF1)から1系(INF2)に切替わるとする。CODE設定部11bは、レジスタ21aaのACMCODEをスタンバイにし、INF1を予備系に切替える(図の例では、レジスタ21aaのSTBに丸が付されることになる)。また、レジスタ21baのACMCODEをアクティブにし、INF2を現用系に切替える(図の例では、レジスタ21baのACTに丸が付されることになる)。
【0074】
なお、レジスタ21aa,21ab,21ba,21bbは、複数存在する場合がある。例えば、OC48の場合、レジスタ21aa,21ab,21ba,21bbは、それぞれ48個存在することになる(例えば、OUT:3−1−1〜OUT:3−1−48の48個分のレジスタが存在することになる)。
【0075】
また、図2のACMCODE生成部12,13およびACMCODEセット部22a,22b,23a,23bも図5と同様の構成を有しており、その説明を省略する。
次に、図2のTSI部61について詳細に説明する。図7は、TSI部の詳細を示した図である。図に示すようにTSI部61は、ACMCODEDECOD91、OUTPUTREG92、OUTPUTCONT93、UNEQ94、AIS95、およびSEL96を有している。
【0076】
ACMCODEDECOD91には、例えば、マイクロコンピュータによって、アドレス(クロスコネクト先のアドレス)が設定される。例えば、ACMCODEDECOD91には、a−b−cという値が設定される。a,b,cは数字で、例えば、1−1−1のように設定される。aは、実装スロットを示し、bは、回線数を示し、cは、STSの1単位のパス数を示す。なお、OC48の場合、ACMCODEDECOD91は48個存在する。
【0077】
バス51を伝達する主信号には、図5で説明したように、ACMCODE挿入部21ac,21bcによって、レジスタ21aa,21ab,21ba,21bbの値が含まれている。ACMCODEDECOD91は、主信号に含まれるACMCODE(例えば、OUT1−1−1)と、自己に設定されたアドレスとが一致すれば、トリガ信号をOUTPUTREG92とOUTPUTCONT93とに出力する。
【0078】
OUTPUTREG92は、ACMCODEDECOD91からトリガ出力されると、バス51を伝達している主信号を取り込む。OUTPUTCONT93は、ステイタス情報(図5で示したレジスタ21aa,21ab,21ba,21bbの内容)を取り込む。OUTPUTCONT93は、ステイタス情報に基づいて、SEL96を制御し、OUTPUTREG92に取り込まれた主信号、UNEQ94から出力されるUNEQ信号、またはAIS95から出力されるAIS信号をINF1bに出力するようにする。
【0079】
例えば、ステイタス情報がACTであれば、OUTPUTCONT93は、OUTPUTREG92に取り込まれた主信号をSEL96から出力するようにする。ステイタス情報がSTBであれば、OUTPUTCONT93は、UNEQ94から出力されるUNEQ信号をSEL96から出力するようにする。
【0080】
なお、TSI部62〜66もTSI部61と同様の構成を有している。ただし、ACMCODEDECODには、TSI部62〜66に固有のアドレスが設定される。
以下、ライン冗長における図2の動作について説明する。まず、ラインが正常な場合の動作について説明する。
【0081】
図8は、ラインが正常の場合の動作を説明する図である。図8には、図2で示した伝送装置の一部が示してあり、ACMCODEセット部21a,21b,22a、バス51、およびTSI部61〜63が示してある。なお、TSI部61〜63の括弧内は、TSI部61〜63に設定されたアドレスを示している。
【0082】
ACMCODEセット部21a,21b,22aのレジスタ21aa,21ab,21ba,21bb,22aa,22abには、ACMCODE生成部11,12,13のCODE生成部によって、図に示すようなACMCODEが設定される。
【0083】
例えば、レジスタ21aaには、OUT:3−1−1という内容が書き込まれている。従って、INF1aから出力された信号は、アドレス3−1−1のTSI部63に取り込まれ、INF3bに出力される(図中点線矢印の経路)。また、レジスタ22aaには、OUT:1−1−1という内容が書き込まれている。従って、INF3aから出力された信号は、アドレス1−1−1のTSI部61に取り込まれ、INF1bに出力される(図中一点鎖線矢印の経路)。
【0084】
なお、図8のレジスタの内容によれば、図8の伝送装置は、例えば、図21で説明したa局の伝送装置に対応し、INF1a,1b、INF2a,2b、INF3a,3bは、それぞれ図21のa局のINF1〜3に対応する。すなわち、図8のINF1に接続されるラインが0系、INF2に接続されるラインが1系となる。
【0085】
図8のレジスタの内容は、図2のACMCODE生成部11,12が有しているCODE生成部によって生成される。CODE生成部に、INF1に接続されているラインを現用系(0系)、INF2に接続されているラインを予備系(1系)にするという設定情報が入力され、STS3C:1−1−1→3−1−1、STS3C:3−1−1→1−1−1のACMCODE(A)が入力されると、図8に示すような内容がレジスタに書き込まれる。
【0086】
よって、0系のラインが正常であるときは、上述したように、INF3aの信号(Trib側の信号)は、0系のラインと接続されているINF1bに出力され、0系のラインと接続されているINF1aに入力される信号は、INF3b(Trib側)に出力されるように、レジスタは設定されている。そして、0系のラインに異常が発生すると、1系のラインと接続されているINF2が有効となるように、レジスタは設定されている。
【0087】
なお、図8の伝送装置に対向する伝送装置(例えば、図21のb局の伝送装置に対応する)も同様に、0系のラインに接続されるINF1が現用系となるようにレジスタ設定がされる。
【0088】
図9は、b局のレジスタ内容を示した図である。図9には、図8の伝送装置に対向する伝送装置(図21のb局の伝送装置に対応)のACMCODEセット部21a,21b,22a、バス51、およびTSI部61〜63が示してある。図のレジスタの設定によって、0系のラインと接続されているINF1aからの信号は、TSI部63に取り込まれ、INF3b(Trib側)に出力される(図中点線矢印の経路)。また、INF3aから出力される信号(Trib側からの信号)は、TSI部61に取り込まれ、0系のラインに出力されることになる(図中一点鎖線矢印の経路)。
【0089】
次に、ラインに異常が発生した場合の動作について説明する。
図10は、ラインに異常が発生した場合の動作を説明する図である。図10には、図8に示した部位と同じ部位が示してある。
【0090】
例えば、INF1aに接続されている0系のラインに障害が発生(LOS発生)したとする(図21では、0系のラインの左向き矢印のラインに障害が発生)。
この場合、図10の伝送装置のINF1a(図示していない)は、L−ALMにおいて、LOSALMを検出する。INF1aによって検出されたLOSALMは、図2に示したL−ALM31aによって検出され、ACMCODE生成部11に通知される。LOSALMは、図5に示したACMCODE生成部11のCODE設定部11bに通知される。CODE設定部11bは、LOSALMによって、レジスタ21aa,21baの設定内容を現用系から予備系の設定内容に変更する。
【0091】
例えば、レジスタの内容を図8から図10に示すように変更する。すなわち、レジスタ21aaのACTをSTBに変更し、レジスタ21baの内容をSTBからACTに変更する。また、レジスタ22aaの内容をACTからSTBに変更し、レジスタ22abの内容をSTBからACTに変更する。
【0092】
レジスタの内容は、主信号のA1,A2,B1,E1バイトに挿入され、バス51に出力される。TSI部61〜63は、ACMCODEDECOD91においてA1,A2,B1,E1バイトを終端し、A1,A2,B1,E1バイトに含まれるACMCODEと自己のアドレスとが一致するか比較する。一致すれば、バス51を伝達している主信号をSTS1単位で取り込む。そして、ステイタス情報がACTであれば、主信号を出力し、STBであれば、UNEQ信号を出力するようにする。
【0093】
これにより、INF3aから出力される信号は、レジスタ22abの内容がACTになっているので、アドレスが2−1−1のTSI部62に取り込まれ、INF2bから1系のラインに出力される(図中一点鎖線矢印の経路)。また、1系のラインと接続されたINF2aから出力される信号は、レジスタ21baの内容がACTになっているので、アドレスが3−1−1のTSI部63に取り込まれ、INF3b(Trib側)に出力される(図中点線矢印の経路)。
【0094】
なお、INF1bは、INF1aのLOSALMの検出によって、主信号のオーバヘッドにリモートアラームを示すL−RDIALMと、1系のラインを選択するためのASPバイトを挿入する。b局の伝送装置のCODE設定部は、a局からのL−RDIALMと1系のラインを選択するASPバイトによって、レジスタの内容を書き換える。これによって、b局の伝送装置も、ラインを0系から1系に切替える。
【0095】
図11は、b局のレジスタ内容を示した図である。図11には、図10の伝送装置に対向する伝送装置(図21のb局の伝送装置に対応)のACMCODEセット部21a,21b,22a、バス51、およびTSI部61〜63が示してある。図のレジスタの設定によって、1系のラインと接続されているINF2aからの信号は、TSI部63に取り込まれ、INF3b(Trib側)に出力される(図中点線矢印の経路)。また、INF3aから出力される信号(Trib側からの信号)は、TSI部62に取り込まれ、1系のラインに出力されることになる(図中一点鎖線矢印の経路)。
【0096】
このようにして、伝送装置は、0系のラインに障害が発生すると、1系のラインで信号伝送が行われるようにレジスタが書き換えられ、ライン冗長が行われる。
次に、ユニット冗長における図2の動作について説明する。まず、ユニットが正常な場合の動作について説明する。
【0097】
図12は、ユニットが正常の場合の動作を説明する図である。図12には、図2で示した伝送装置の一部が示してあり、ACMCODEセット部21a,21b,22a、バス51、およびTSI部61〜63が示してある。
【0098】
ユニット冗長の場合には、図に示すように、伝送装置にIFSW101a,101bが実装される。図の伝送装置は、例えば、図23で示したa局の伝送装置に対応し、INF1a,1b、INF2a,2b、INF3a,3bは、それぞれ図23のa局のINF1〜3に対応する。IFSW101a,101bは、IFSW0に対応する。
【0099】
IFSW101aは、Trib側からの信号を2つに分岐し、INF1a,2aに入力する。例えば、IFSW101aの出力aは、INF1aと接続され、出力bは、INF2aと接続され、Trib側の信号をINF1a,2aの両方に出力する。
【0100】
IFSW101bは、INF1b,2bから出力される信号の一方をTrib側に出力する。例えば、IFSW101bの入力cは、INF1bと接続され、入力dは、INF2bと接続され、INF1b,2bから出力される信号の一方をTrib側に出力する。
【0101】
ACMCODEセット部21a,21b,22aのレジスタ21aa,21ab,21ba,21bb,22aa,22abには、ACMCODE生成部11,12,13のCODE生成部によって、図に示すようなACMCODEが設定される。
【0102】
図12のレジスタの内容は、図2のACMCODE生成部11,12が有しているCODE生成部によって生成される。CODE生成部に、INF1を現用系、INF2を予備系にするという設定情報が入力され、STS3C:1−1−1→3−1−1、STS3C:3−1−1→1−1−1のACMCODE(A)が入力されると、図に示すような内容がレジスタに書き込まれる。
【0103】
従って、INF1aが正常であるときは、INF3aの信号(ライン側の信号)は、INF1bとINF2bの2つに出力される(レジスタ22aa,22abのACMCODEは、それぞれOUT:1−1−1、OUT:2−1−1となっており、ACT、Workとなっている)。すなわち、INF3aの信号は、TSI部61,62の2つに取り込まれる(図中一点鎖線矢印の経路)。TSI部61,62に取り込まれた信号は、INF1b,2bに出力され、IFSW101bによって、INF1bから出力される信号のみがTrib側に出力される。
【0104】
また、Trib側からの信号は、IFSW101aによって、INF1a,2aの両方に出力される。INF1aに対応するレジスタ21aaは、ACT、INF2aに対応するレジスタ21baは、STBとなっており、INF1aから出力される信号のみが、TSI部63に取り込まれることになる(図中点線矢印の経路)。
【0105】
なお、図12の伝送装置に対向する伝送装置(例えば、図23のb局の伝送装置)も同様に、INF1が現用系、INF2が予備系となるようにレジスタ設定がされる。
図13は、b局のレジスタ内容を示した図である。図13には、図12の伝送装置に対向する伝送装置(図23のb局の伝送装置に対応)のACMCODEセット部21a,21b,22a、バス51、およびTSI部61〜63が示してある。図のレジスタの設定によって、Trib側からの信号は、IFSW101aによって、INF1a,2aに出力され、INF1aからの信号のみが、TSI部63に取り込まれる。また、INF3aから出力される信号(ライン側からの信号)は、TSI部61,62に取り込まれ、IFSW101bによって、INF1bの信号のみがTrib側に出力される。
【0106】
次に、ユニットに異常が発生した場合の動作について説明する。
図14は、ユニットに異常が発生した場合の動作を説明する図である。図14には、図12に示した部位と同じ部位が示してある。
【0107】
例えば、INF1aに障害が発生したとする。ユニット(INF1a)の障害は、前述したようにCPUのユニットによって検出される。CPUのユニットは、ユニット障害を発生すると、図5に示したACMCODE生成部11のCODE設定部11bにCardALM0を出力する。CODE設定部11bは、CPUのユニットからのCardALM0によって、レジスタの内容を図12から図14に示すように変更する。例えば、レジスタ21aaのACTをSTBに変更し、レジスタ21baのSTBをACTに変更する。また、IFSW101bは、入力dからの信号(INF2bから出力される信号)をTrib側に出力するようにする。
【0108】
これにより、INF1b,2bから出力される信号は、INF2bから出力される信号のみがIFSW101bによってTrib側に出力される。また、Trib側からの信号(IFSW101aからの信号)は、INF2aから出力される信号のみがTSI部63に受信され、INF3bに出力されるようになる。すなわち、INF1はINF2によって、救済されることになる。
【0109】
このようにして、a局の伝送装置のユニット(INF1,2)は、現用系から予備系に切替えられる。
なお、b局も同様に、ユニットに異常が発生すれば、図12,14で説明したのと同様に現用系のユニットから予備系のユニットに切替えられる。
【0110】
次に、パス冗長における図2の動作について説明する。まず、パスが正常な場合の動作について説明する。
図15は、パスが正常の場合の動作を説明する図である。図15には、図2で示した伝送装置の一部が示してあり、ACMCODEセット部21a,21b,22a、バス51、およびTSI部61〜63のみが示してある。
【0111】
ACMCODEセット部21a,21b,22aのレジスタ21aa,21ab,21ba,21bb,22aa,22abには、ACMCODE生成部11,12,13のCODE生成部によって、図に示すようなACMCODEが設定される。
【0112】
例えば、レジスタ21aaには、OUT:3−1−1という内容が書き込まれている。従って、INF1aから出力された信号は、アドレス3−1−1のTSI部63に取り込まれ、INF3bに出力される(図中点線矢印の経路)。また、レジスタ22aaには、OUT:1−1−1という内容が書き込まれ、レジスタ22abには、OUT:2−1−1という内容が書き込まれている。従って、INF3aから出力された信号は、アドレス1−1−1、2−1−1のTSI部61,62に取り込まれ、INF1b,2bに出力される(図中一点鎖線矢印の経路)。
【0113】
なお、図のレジスタは、INF1をEAST、INF2をWESTにし、パス冗長をUPSRにするという設定情報と、ACMCODE(A)をSTS1:3−1−1→1−1−1、STS1:3−1−1→2−1−1、STS1:1−1−1→3−1−1、ACMCODE(B)をSTS1:3−1−1→1−1−1、STS1:3−1−1→2−1−1、STS1:2−1−1→3−1−1と設定すると、図に示すような内容となる。
【0114】
図15の伝送装置は、例えば、図26のa局の伝送装置に対応し、INF1a,1bは、図26のEastのINF1に対応する。INF2a,2bは、図26のWestのINF2に対応する。INF3a,3bは、図26のTrib側のINF3に対応する。すなわち、パスが正常のときは、Trib側のINF3aから入力された信号は、EastとWest側のINF1b,2bの両方から出力される(図中一点鎖線矢印の経路)。また、パスに接続されているINF1aから出力される信号は、Trib側のINF3bに出力される(図中点線矢印の経路)。
【0115】
次に、図26のb,d局に対応する伝送装置のレジスタ内容について説明する。
図16は、b,d局に対応する伝送装置のレジスタ内容を示した図である。b,d局では、Trib側と信号の送受信を行わないので、ユニットは、INF1,2のみとなっている。
【0116】
レジスタ21aa,21ab,21ba,21bbには、図に示すような内容が書き込まれる。これによって、INF1aから出力された信号は、INF2bへ出力される(図中点線矢印の経路)。また、INF2aから出力された信号は、INF1bへ出力される(図中一点鎖線矢印の経路)。すなわち、b,d局の伝送装置は、East側から入力された信号をWest側に出力し、West側から入力された信号をEast側に出力する。
【0117】
次に、図26のc局に対応する伝送装置のレジスタ内容について説明する。
図17は、c局に対応する伝送装置のレジスタの内容を示した図である。レジスタ21aa,21ab,21ba,21bbには、図に示すような内容が書き込まれる。これによって、INF2aから出力された信号は、INF3bへ出力される(図中点線矢印の経路)。また、INF3aから出力された信号は、INF1b,2bへ出力される(図中一点鎖線矢印の経路)。すなわち、c局の伝送装置は、Trib側から入力した信号(INF3aから出力される信号)を、EastとWest側のINF1b,2bに出力する。また、West側から入力される信号(INF2aから出力される信号)を、Trib側のINF3bに出力する。
【0118】
次に、パスに異常が発生した場合の動作について説明する。
図18は、パスに異常が発生した場合の動作を説明する図である。図18には、図15に示した部位と同じ部位が示してある。すなわち、図26のa局の伝送装置に対応する伝送装置の部位が示してある。
【0119】
例えば、a局の伝送装置とb局の伝送装置とを結ぶパスに障害が発生したとする(図26では、点線丸の部分が対応する)。
この場合、a局の伝送装置のINF1がパスの障害を検出し、パス障害を示すP−ALMを発生する。図2のP−ALM/C41aは、このP−ALMを検出する。パス障害には、AIS−P(Alarm Indication Signal-Path),UNEQ−P(Unequiped-Path),PLM−P(Payload Mismatch-Path),TIM−P(Trace Identifier Mismatch-Path),B3MAJ(B3 error data generated Major)などがある。
【0120】
なお、P−ALM/C41aは、コンカチネーション情報を検出し、主信号の各パスでパスアラームを検出しなければならないのか、主信号の先頭部分でパスアラームを検出しなければならないのか判断する。コンカチネーション情報は、図6に示すSOH(Section OverHead)バイトのH1,H2バイトを使用している。INFは、SOHバイトのH1,H2バイト(コンカチネーション情報)を終端し、暗号化して主信号のE1バイトに再入力し、STSSWに送る。
【0121】
P−ALM/C41aで検出されたP−ALMは、ACMCODE生成部11のCODE設定部11bに出力される。CODE設定部11bは、P−ALMによって、レジスタの設定内容を現用系から予備系の設定内容に変更する。
【0122】
例えば、レジスタの内容を図15から図18に示すように変更する。すなわち、レジスタ21aaのACTをSTBに変更し、レジスタ21baの内容をSTBからACTに変更する。
【0123】
これにより、INF1aで受信していたパスからの信号は、INF2aで受信され、Trib側のINF3bに出力される。図26を用いて説明すると、a局の伝送装置は、East側から受信していた信号を、West側から受信して、Trib側に出力することになる。
【0124】
なお、b〜c局の伝送装置のレジスタ内容は変更されず、図16,17で示した内容のままである。
このように、伝送装置は、複数のスイッチを搭載することなく、主信号をクロスコネクトするとともに、ユーザの様々な冗長設定に対応することができる。また、複数のスイッチが不要となるので、コストを低減することができる。
【図面の簡単な説明】
【0125】
【図1】伝送装置の概要を示した図である。
【図2】伝送装置のハードウェア構成例を示した図である。
【図3】INFのO/E変換側の詳細を示した図である。
【図4】INFのE/O変換側の詳細を示した図である。
【図5】ACMCODE生成部とACMCODEセット部の詳細を示した図である。
【図6】STS−3フレームフォーマットを示した図である。
【図7】TSI部の詳細を示した図である。
【図8】ラインが正常の場合の動作を説明する図である。
【図9】b局のレジスタ内容を示した図である。
【図10】ラインに異常が発生した場合の動作を説明する図である。
【図11】b局のレジスタ内容を示した図である。
【図12】ユニットが正常の場合の動作を説明する図である。
【図13】b局のレジスタ内容を示した図である。
【図14】ユニットに異常が発生した場合の動作を説明する図である。
【図15】パスが正常の場合の動作を説明する図である。
【図16】b,d局に対応する伝送装置のレジスタ内容を示した図である。
【図17】c局に対応する伝送装置のレジスタの内容を示した図である。
【図18】パスに異常が発生した場合の動作を説明する図である。
【図19】伝送装置のユニット実装例を示した図である。
【図20】1+1のライン冗長を説明する図である。
【図21】1:1のライン冗長を説明する図である。
【図22】1:Nのライン冗長を説明する図である。
【図23】1+1のユニット冗長を説明する図である。
【図24】1:1のユニット冗長を説明する図である。
【図25】1:Nのユニット冗長を説明する図である。
【図26】UPSRのパス冗長を説明する図である。
【図27】BLSRのパス冗長を説明する図である。
【図28】1:1のライン冗長の詳細を説明する図である。
【図29】1+1のユニット冗長の詳細を説明する図である。
【図30】UPSRのパス冗長の詳細を説明する図である。
【符号の説明】
【0126】
1 アドレス情報生成手段
2a,2b アドレス情報記憶手段
3 活性化情報設定手段
4a,4b アドレス情報挿入手段
5a,5b 信号出力手段
6 バス
7a,7b INF
【出願人】 【識別番号】000005223
【氏名又は名称】富士通株式会社
【出願日】 平成18年6月29日(2006.6.29)
【代理人】 【識別番号】100092152
【弁理士】
【氏名又は名称】服部 毅巖


【公開番号】 特開2008−11136(P2008−11136A)
【公開日】 平成20年1月17日(2008.1.17)
【出願番号】 特願2006−179024(P2006−179024)