トップ :: H 電気 :: H03 基本電子回路

【発明の名称】 PLL回路
【発明者】 【氏名】篠原 恒夫

【要約】 【課題】電圧制御発振回路が分周回路の設計値を越えた周波数で発振した場合にも、暴走状態を防止して動作安定を実現するPLL回路を提供する。

【解決手段】第1の複数電源電圧発生回路8は、2つの異なる電圧レベルB,Cを電圧選択回路9に出力し、電圧選択回路9は分周回路5の電源線へいずれかの電圧を出力する。電圧レベルBは、電圧制御発振回路4が暴走を始め、分周回路5が動作不可能となった場合に、分周回路5を動作可能状態にするレベルに設定してある。ループフィルタ3の出力が電圧制御発振回路4を暴走状態にして、分周回路5の動作可能範囲を越える場合、電圧比較回路6はHIGH信号を出力し、電圧選択回路9が分周回路の電源電圧を電圧レベルCから電圧レベルBへ切り替え、分周回路5の出力クロックが生成されるようになる。
【特許請求の範囲】
【請求項1】
基準周波数信号と帰還信号との位相差を検出して位相差信号を出力する位相比較回路と、
該位相差信号に応じて電圧制御を行なった制御信号を出力するチャージポンプ回路と、
該制御信号に応じて基準周波数信号の周波数を変化させて逓倍発振する電圧制御発振回路と、
電圧制御発振回路を出力した信号を分周し前記位相比較回路に前記帰還信号として出力する分周回路とを備えたPLL回路において、
前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超える前記制御信号の閾値電圧を基準電圧とし、該基準電圧と前記制御信号の電圧を比較する電圧比較回路と、
前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超えた場合に前記分周回路を動作可能とする第1の電源電圧レベルと、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲にある場合の第2の電源電圧レベルの2つを生成する第1の複数電源電圧発生回路と、
前記制御信号の電圧が前記基準電圧以上の場合に、第1の電源電圧レベルを選択し、前記制御信号の電圧が前記基準電圧未満の場合に、第2の電源電圧レベルを選択して前記分周回路に出力する第1の電圧選択回路と、
を備えたことを特徴とするPLL回路。
【請求項2】
前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超える場合に、前記チャージポンプ回路の出力電圧を下げる第3の電源電圧レベルと、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲にある場合の第4の電源電圧レベルの2つを生成する第2の複数電源電圧発生回路と、
前記制御信号の電圧が前記基準電圧以上の場合に、第3の電源電圧レベルを選択し、前記制御信号の電圧が前記基準電圧未満の場合に、第4の電源電圧レベルを選択して前記チャージポンプ回路に出力する第2の電圧選択回路と、
を備えたことを特徴とする請求項1に記載のPLL回路。
【請求項3】
前記複数電源電圧発生回路は、複数の抵抗素子により電源電圧を分圧することによって出力電圧を発生させる定電圧回路であることを特徴とする請求項1又は2に記載のPLL回路。
【請求項4】
前記複数電源電圧発生回路は、一つの電圧レベルを発生する定電圧回路を二つ備えることを特徴とする請求項3に記載のPLL回路。
【請求項5】
前記複数電源電圧発生回路は、二つの電圧レベルを発生する定電圧回路からなることを特徴とする請求項3に記載のPLL回路。
【請求項6】
前記各回路が半導体基板上に集積形成されたことを特徴とする請求項1乃至5のいずれかに記載のPLL回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、入力基準クロックと出力クロックが同期するようにフィードバック制御を行なうPLL(Phase Locked Loop)回路に関し、特に半導体集積回路として形成するPLL回路に有効な技術である。
【背景技術】
【0002】
一般的に、ディジタル回路を動作させる手法の一つとして、ディジタル回路内部のラッチを1個のクロックに同期させて動作させる同期式回路設計技術がある。同期式回路設計されたディジタル回路へ供給されるクロックは、半導体チップ外部から入力されたクロックを直接使う場合もあるが、近年の大規模高速半導体チップにおいては、チップ外部からチップ内部で使用するクロックよりも低速なクロックを基準クロックとして供給し、チップ内部にPLL回路を構成して、基準クロックに同期し基準クロックより逓倍化されたクロックを生成してディジタル回路に供給する方法が採用されている。
【0003】
次に、PLL回路について説明する。
半導体チップで用いられるPLL回路は、図6に示すように、位相比較回路100、チャージポンプ回路101、ループフィルタ102、電圧制御発振回路(VCO)103、分周回路104により構成される。PLL回路は、外部から入力される基準クロックと、分周回路104の出力パルス信号(フィードバッククロック)を位相比較回路100によって位相比較し、入力基準クロックとPLL回路の出力クロックが同期するように電圧制御発振回路(VCO)103を制御する。
【0004】
電圧制御発振回路103は、入力される制御端子電圧レベル(すなわち位相比較回路100を出力した位相差信号がチャージポンプ回路101を介してループフィルタ102から出力される出力電圧レベル)に依存した周波数で発振する。基準クロックの位相が進むと位相比較回路100から電圧制御発振回路103の周波数を高くするアップ信号が出力され、遅れると電圧制御発振回路103の周波数を低くするダウン信号が出力される。
【0005】
基準クロックと分周回路104のフィードバッククロックの位相差がなくなると、入力クロックと出力クロックは同期して、電圧制御発振回路103は、
Fout(出力クロック周波数)=N×Fin(基準クロック周波数)
を満たすように発振する。ここで、Nは整数であり、分周回路104の分周比でもある。
Fb(フィードバッククロック周波数)=Fout/N
【0006】
また、チャージポンプ回路101は、位相比較回路100の位相差信号の電圧を昇圧し、電圧制御発振回路103の制御信号に変換する。ループフィルタ102はチャージポンプ回路101の出力信号から高周波ノイズ成分を除去するために配置される。
【0007】
前述したように、電圧制御発振回路103は、ループフィルタ102の出力電圧レベルに依存した周波数で発振するが、近年における半導体集積回路においては、同一半導体チップ上に、オーディオや映像など複数のシステムを構成することを要求されており、クロックの発振周波数帯域が広く、分周回路の分周範囲が広いPLL回路が必要になっている。例えばPC/AT互換機のビデオ周辺機器に関する標準化団体であるVESA(Video Electronics Standards Association)で定義されているVGA,XGAなどの映像信号を扱うPLL回路は、入力クロックの周波数範囲は15KHz〜150KHz程度、出力クロック周波数は15MHz〜150MHz程度になり、分周回路の分周比は2000倍程度を要求される。
【0008】
このように分周比の高いPLL回路を使用する場合、システム制御を間違えると暴走しやすくなる。例えば、入力基準クロック周波数が50KHz、分周比2000倍の場合、出力クロック周波数は100MHzになるが、システムの誤動作により150KHzのクロックが入力された場合は、出力クロックが300MHzになるようにVCOは発振する。また、正しいクロック周波数が入力されても、システムが分周回路の分周比の設定を誤ると、同じことが起こりうる。
【0009】
一方、分周回路はPLL回路の仕様である出力クロック周波数を満たすように設計されるが、上述したようにシステムの制御ミスにより、電圧制御発振回路の発振周波数がPLLの出力クロック周波数範囲を越えて発振すると、分周回路の設計動作速度を越えてしまい、分周回路が出力パルスを出力できなくなることがある。分周回路の出力パルスが消えると、位相比較回路のフィードバッククロックがなくなることになるので、位相比較回路はVCOの発振周波数を上昇させるアップ信号のみを出力することになり、VCOは暴走したままロックしないという問題点があった。
【0010】
このようなPLL回路の暴走を監視する従来例として特許文献1の技術がある。特許文献1のPLL回路は、図7に示すように、位相比較回路201、チャージポンプ202、フィルタ203、電圧制御発振回路(VCO)204、クロック分配器205、分周回路206、電圧検出手段207、放電手段208から構成される。クロック分配器205は、内部回路に電圧制御発振回路204の出力信号として所定の周波数のクロック信号を分配する。その一つのクロック信号を分周回路206に入力してフィードバッククロックを生成する。
【0011】
このPLL回路の特徴部分は、電圧検出手段207、放電手段208にある。電圧検出手段207は、電圧比較回路271からなり、フィルタ203の保持電圧が暴走レベルに達したか否かを検出し、放電手段208に検出信号を出力する。
【0012】
放電手段208は、フリップフロップ回路281とMOSFETQ1からなる。フリップフロップ回路281に暴走検出信号が入力されると、フリップフロップ回路281が反転し、MOSFETQ1をON状態にしてフィルタ203を強制的に放電させる。こうして、電圧制御発振回路204への制御電圧を下げることにより、電圧制御発振回路204を暴走状態から正常状態に移行させる。
【特許文献1】特開平10−190454号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
特許文献1のPLL回路では、フィルタ203の出力電圧が入力される電圧制御発振回路204の制御端子に、MOSFETQ1が接続されていることになる。このMOSFETQ1がプルダウン用NMOSトランジスタとすると、NMOSトランジスタのドレイン端子がPSUB基板と寄生ダイオード素子を構成し、リーク電流が常時流れ、ジッタの原因になる。
【0014】
このように、PLL回路を構成する分周回路の分周比が大きいと、PLL制御システムに誤動作が生じた場合、電圧制御発振回路が暴走することがある。これを防止するために、フィルタの電圧レベルをトランジスタで制御しようとすると、リーク電流が増加し、PLL回路の出力クロックのジッタが増加してしまう。
【0015】
本発明は、斯かる実情に鑑み、電圧制御発振回路が分周回路の設計値を越えた周波数で発振した場合にも、暴走状態を防止して動作安定を実現するPLL回路を提供しようとするものである。
【課題を解決するための手段】
【0016】
本発明は、基準周波数信号と帰還信号との位相差を検出して位相差信号を出力する位相比較回路と、該位相差信号に応じて電圧制御を行なった制御信号を出力するチャージポンプ回路と、該制御信号に応じて基準周波数信号の周波数を変化させて逓倍発振する電圧制御発振回路と、電圧制御発振回路を出力した信号を分周し前記位相比較回路に前記帰還信号として出力する分周回路とを備えたPLL回路において、
前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超える前記制御信号の閾値電圧を基準電圧とし、該基準電圧と前記制御信号の電圧を比較する電圧比較回路と、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超えた場合に前記分周回路を動作可能とする第1の電源電圧レベルと、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲にある場合の第2の電源電圧レベルの2つを生成する第1の複数電源電圧発生回路と、前記制御信号の電圧が前記基準電圧以上の場合に、第1の電源電圧レベルを選択し、前記制御信号の電圧が前記基準電圧未満の場合に、第2の電源電圧レベルを選択して前記分周回路に出力する第1の電圧選択回路と、を備えたことを特徴とするものである。
【0017】
また、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲を超える場合に、前記チャージポンプ回路の出力電圧を下げる第3の電源電圧レベルと、前記電圧制御発振回路の出力周波数が前記分周回路の動作可能範囲にある場合の第4の電源電圧レベルの2つを生成する第2の複数電源電圧発生回路と、前記制御信号の電圧が前記基準電圧以上の場合に、第3の電源電圧レベルを選択し、前記制御信号の電圧が前記基準電圧未満の場合に、第4の電源電圧レベルを選択して前記チャージポンプ回路に出力する第2の電圧選択回路と、を備えたことを特徴とする。
【0018】
また、前記複数電源電圧発生回路は、複数の抵抗素子により電源電圧を分圧することによって出力電圧を発生させる定電圧回路であることを特徴とする。ここで、前記複数電源電圧発生回路は、一つの電圧レベルを発生する定電圧回路を二つ備えてもよいし、二つの電圧レベルを発生する定電圧回路からなるものであってもよい。
また、このPLL回路の各回路が半導体基板上に集積形成されていてもよい。
【発明の効果】
【0019】
本発明によれば、複数の電源電圧発生回路と電圧選択回路および電圧比較回路を構成し、PLL回路の発振周波数が上昇して暴走したときに、分周回路やチャージポンプ回路の電源電圧を変更することにより、暴走を抑えかつ出力クロックのジッタも抑えて、PLL回路の動作安定を実現するものである。特に、出力クロックの周波数が分周回路の動作範囲を超えた場合には、電源電圧を高くして、分周回路の動作を回復させて、暴走を止める。さらにチャージポンプ回路の電源電圧を下げてチャージポンプ回路の出力電圧を下げ、電圧制御発振回路の周波数を下げて正常状態に戻す。
【発明を実施するための最良の形態】
【0020】
以下、本発明の実施の形態を添付図面を参照して説明する。
【0021】
<第1の実施形態>
図1は、本発明に係るPLL回路の第1の実施形態を示すブロック図である。
図に示すように、1は位相比較回路であり、2はチャージポンプ回路、3はループフィルタ、4は電圧制御発振回路、5は分周回路、6は電圧比較回路(コンパレータ)、7は単一電源電圧発生回路、8は第1の複数電源電圧発生回路、9は電圧選択回路である。電圧制御発振回路4は、その出力クロック周波数が入力基準クロックのN逓倍になるように発振し、分周回路5の分周比はNである。
【0022】
このPLL回路における位相比較回路1、チャージポンプ回路2、ループフィルタ3、電圧制御発振回路4、分周回路5の各動作は、図7のPLL回路と同様であり、入力基準クロックと出力クロックとが同期するように動作しているので、詳しい説明は省略する。
【0023】
次に、本発明の特徴であるPLL回路の暴走を防止する機能を有する各回路について説明する。
単一電源電圧発生回路7は、一つの電圧レベルAを出力し、その出力が位相比較回路1、チャージポンプ2、電圧制御発振回路4、電圧比較回路6の電源線に接続されている。また、第1の複数電源電圧発生回路8は、2つの異なる電圧レベルB,Cを電圧選択回路9に出力し、電圧選択回路9は分周回路5の電源線へいずれかの電圧を出力する。ここで、電圧レベルB>電圧レベルCとする。電圧レベルBは、電圧制御発振回路4が暴走を始め、分周回路5が動作不可能となった場合に、分周回路5を動作可能状態にするレベルに設定してある。電圧レベルCは、電圧制御発振回路4が暴走状態になく、分周回路5が動作可能範囲に有る場合に、分周回路5に供給する電圧レベルである。
【0024】
ループフィルタ3の出力は、電圧制御発振回路4に接続されるとともに、電圧比較回路6にも接続される。さらに電圧比較回路6には、PLL外部もしくは内部、および半導体チップ内部もしくは外部で生成される直流基準電圧レベルVrefが入力される。電圧比較回路6は、電圧選択回路9が出力する選択信号は、電圧選択回路9に入力される。
【0025】
電圧比較回路6に入力する基準電圧レベルVrefは、電圧制御発振回路4が暴走して分周回路5の動作可能範囲を越える閾値電圧である。電圧比較回路6は、ループフィルタ3の出力と基準電圧レベルVrefを比較し、ループフィルタ3の出力が基準電圧レベルVref未満の時はLOW、ループフィルタ3の出力が基準電圧レベルVref以上のときはHIGHの選択信号を電圧選択回路9に出力する。
【0026】
図2は、単一電源電圧発生回路7の一例を示す回路図である。
この単一電源電圧発生回路7は、オペアンプ21と、PMOSトランジスタM1と、抵抗Ra,Rb,R1,R2から構成されている。
【0027】
抵抗Ra,Rbは、電源電圧VDDと接地電位との間に直列に接続され、抵抗Raの一端に電源電圧VDDが入力され、抵抗Rbの一端が接地されている。また、PMOSトランジスタM1と抵抗R1,R2も電源電圧VDDと接地電位との間に直列に接続され、PMOSトランジスタM1のドレインに電源電圧VDDが入力され、抵抗R2の一端が接地されている。オペアンプ21の非反転入力端子には抵抗Raと抵抗Rb間の電位(抵抗Raと抵抗Rbによる分圧)が入力されている。また、オペアンプ21の反転入力端子には抵抗R1と抵抗R2間の電位(抵抗R1と抵抗R2による分圧)が入力されている。オペアンプ21の出力端子は、PMOSトランジスタM1のゲートに接続されている。そして、PMOSトランジスタM1のソースから電源電圧供給線に電圧レベルAが出力される。
【0028】
図2に示す単一電源電圧発生回路7は負帰還回路構成になっているため、オペアンプ21の反転入力端子と非反転入力端子は、仮想接地状態になり両端子ともに電圧レベルは同じになる。よって電源電圧供給線の電圧レベルAは非反転入力端子の電圧の[(R1+R2)/R2]倍になる。よって例えば、抵抗RaとRbの抵抗値を例えば1:1の比にするとオペアンプ21の反転入力端子の電圧はVDD/2になり、電源電圧供給線の電圧レベルAは、
[VDD*(R1+R2)/R2]/2
になる。
【0029】
図3は第1の複数電源電圧発生回路8の一例を示す回路図である。この第1の複数電源電圧発生回路8は、オペアンプ21と、PMOSトランジスタM1と、抵抗Ra,Rb,R1,R2,R3から構成されている。
【0030】
抵抗Ra,Rbは、電源電圧VDDと接地電位との間に直列に接続され、抵抗Raの一端に電源電圧VDDが入力され、抵抗Rbの一端が接地されている。また、PMOSトランジスタM1と抵抗R1,R2,R3も電源電圧VDDと接地電位との間に直列に接続され、PMOSトランジスタM1のドレインに電源電圧VDDが入力され、抵抗R3の一端が接地されている。オペアンプ21の非反転入力端子には抵抗Raと抵抗Rb間の電位(抵抗Raと抵抗Rbによる分圧)が入力されている。また、オペアンプ21の反転入力端子には抵抗R2と抵抗R3の間の電位(抵抗R1+R2と抵抗R3による分圧)が入力されている。オペアンプ21の出力端子は、PMOSトランジスタM1のゲートに接続されている。そして、PMOSトランジスタM1のソースから電源電圧供給線に電圧レベルBが、抵抗R1と抵抗R2の間の電位である電圧レベルCが電源電圧供給線に出力される。
【0031】
また図3に示した第1の複数電源電圧発生回路8においても同様に負帰還回路を構成しているため、オペアンプ21の2入力が仮想接地状態になるように動作する。オペアンプ21の負荷抵抗を分割することで、異なる2つの電圧レベルを生成可能になる。
【0032】
図4は、電圧選択回路9の一例を示す回路図である。
この電圧選択回路9は、選択信号を反転して出力するインバータ26と、相補に動作するトランスファーゲート27,28とから構成される。トランスファーゲート27,28は、PチャネルトランジスタとNチャンネルトランジスタの並列接続から成り、各々のソース同士及びドレイン同士を接続して、入力端子と出力端子としたものである。トランスファーゲート27の入力端子には、第1の複数電源電圧発生回路8から電圧レベルBが入力され、トランスファーゲート28の入力端子には、第1の複数電源電圧発生回路8から電圧レベルCが入力される。トランスファーゲート27の一方の制御端子には選択信号の反転信号が入力され、他方のゲートには、インバータ26によって選択信号を反転された信号が入力される。また、トランスファーゲート28の一方の制御端子には選択信号が入力され、他方のゲートには、インバータ26によって選択信号を反転された信号がさらに反転されて入力される。こうして、トランスファーゲート27,28は、選択信号によって、相互にオン・オフし、電圧レベルBと電圧レベルCのいずれかが出力される。
【0033】
電圧選択回路9は、選択信号がLOWのときは第1の複数電源電圧発生回路8から供給される電圧レベルCを分周回路5に出力し、選択信号がHIGHのときは第1の複数電源電圧発生回路8から供給される電圧レベルBを分周回路5に出力する。
【0034】
こうして、ループフィルタ3の出力が電圧制御発振回路4を暴走状態にして、分周回路5の動作可能範囲を越える場合、電圧比較回路6はHIGH信号を出力し、電圧選択回路9が分周回路の電源電圧を電圧レベルCから電圧レベルBへ切り替える。電圧レベルBは電圧レベルCより高いため、分周回路5の動作能力が暴走状態により上昇するので、分周回路5の出力クロックが生成されるようになる。そして、位相比較回路1が電圧制御発振回路4の発振周波数を下げる動作を行えるようになるので、電圧制御発振回路4の暴走状態を元の正常状態に戻すことができる。また、特許文献1のように、ループフィルタの電圧をトランジスタで制御することもないため、該トランジスタのリーク電流によりジッタが増えるということもない。
【0035】
なお、第1の複数電源電圧発生回路8は、図3に示すように、二つの電圧を同時に出力可能な回路であるが、図2に示す単一電源電圧発生回路7のように一つの電圧を出力するものを二種類設けても良い。この場合は、抵抗Ra,Rb,R1,R2の値を、電圧レベルB、電圧レベルCを発生するように設定する。
【0036】
図3の第1の複数電源電圧発生回路では、直列抵抗により電圧を分圧して異なる2つの電圧供給するために回路面積は小さくできるが、アンプの出力可能電流を大きくする必要があるのと、抵抗分圧によって生成するために電圧範囲が限定されることがある。図2に示した単一電源電圧発生回路と同様の構成にすると、電圧範囲が限定されることなく、抵抗値の設計によって任意に2つの異なる電圧を生成することができるようになる。
【0037】
<第2の実施形態>
図5は、本発明に係るPLL回路の第2の実施形態を示すブロック図である。
図5では図1と同一部分には同じ符合を付し、その部分の説明は省略する。第2の実施形態のPLL回路は、異なる2つの電圧レベルD,Eを出力する第3の電源電圧発生路11と、その電圧レベルD,Eのいずれかを選択してチャージポンプ回路2に供給する電圧選択回路12を新たに備えたものである。
【0038】
ここで、電圧レベルD>電圧レベルEとする。電圧レベルEは、電圧制御発振回路4が暴走を始めた場合に、チャージポンプ回路2の出力電圧を下げて暴走を止めるレベルに設定してある。電圧レベルDは、電圧制御発振回路4が正常状態にある場合に、チャージポンプ回路2に供給する電圧レベルである。
【0039】
電圧選択回路12には、選択信号を反転するインバータ10が接続されており、電圧選択回路12は、この選択反転信号によって電圧レベルを選択する。
【0040】
第2の複数電源電圧発生回路11は、図3と同様の構成であり、電圧レベルD,Eを発生するように、抵抗Ra,Rb,R1,R2,R3を設定してある。また、第1の実施形態でも説明したが、図2の構造と同じもので、一つの電圧レベルを発生する電源電圧発生回路を2つ用意し、それぞれ電圧レベルD,Eを発生するものでもよい。
【0041】
また、電圧選択回路12も、図4と同様の構成であり、入力される電圧レベルがD,Eであるのと、選択信号の反転信号が入力される点が異なるだけである。
【0042】
このような構成にすると、電圧制御発生回路4が通常動作している場合は、分周回路5の電源電圧は第1の複数電源電圧発生回路8の生成する異なる2つの電圧のうち、低い方の電圧レベルCで動作し、チャージポンプ回路2は第2の複数電源電圧発生回路の生成する異なる2つの電圧のうち、高い方の電圧レベルDで動作する。
【0043】
また、電圧制御発振回路4が分周回路5の動作能力を越えた周波数で発振した場合は、分周回路5の電源電圧は第1の複数電源電圧発生回路8の生成する異なる2つの電圧のうち、高い方の電圧レベルBで動作し、チャージポンプ回路2は第2の複数電源電圧発生回路の生成する異なる2つの電圧のうち、低い方の電圧レベルEで動作する。
【0044】
こうして、電圧制御発振回路4が暴走を始めた場合、分周回路5の電源電圧を上昇させ分周回路5の動作速度を向上すると同時に、供給電源電圧を下げてチャージポンプ回路2の出力レベルを下げることにより、電圧制御発振回路の発振周波数を低下させるPLL回路の暴走を防止し、動作を安定させることができる。また、特許文献1のように、ループフィルタの電圧をトランジスタで制御することもないため、該トランジスタのリーク電流によりジッタが増えるということもない。
【図面の簡単な説明】
【0045】
【図1】本発明に係るPLL回路の第1の実施形態を示すブロック図である。
【図2】単一電源電圧発生回路の一例を示す回路図である。
【図3】第1の複数電源電圧発生回路の一例を示す回路図である。
【図4】電圧選択回路の一例を示す回路図である。
【図5】本発明に係るPLL回路の第2の実施形態を示すブロック図である。
【図6】従来のPLL回路を示すブロック図である。
【図7】特許文献のPLL回路を示すブロック図である。
【符号の説明】
【0046】
1 位相比較回路
2 チャージポンプ回路
3 ループフィルタ
4 電圧制御発振回路
5 分周回路
6 電圧比較回路
7 単一電源電圧発生回路
8 複数電源電圧発生回路
9 電圧選択回路
10 インバータ
11 複数電源電圧発生回路
12 電圧選択回路
21 オペアンプ
26 インバータ
27,28 トランスファーゲート
【出願人】 【識別番号】000005049
【氏名又は名称】シャープ株式会社
【出願日】 平成18年10月26日(2006.10.26)
【代理人】 【識別番号】100112335
【弁理士】
【氏名又は名称】藤本 英介

【識別番号】100101144
【弁理士】
【氏名又は名称】神田 正義

【識別番号】100101694
【弁理士】
【氏名又は名称】宮尾 明茂


【公開番号】 特開2008−109452(P2008−109452A)
【公開日】 平成20年5月8日(2008.5.8)
【出願番号】 特願2006−291168(P2006−291168)