トップ :: H 電気 :: H03 基本電子回路

【発明の名称】 フラクショナルNPLLシンセサイザ、フラクショナルNPLLシンセサイザの発振周波数帯域制限方法
【発明者】 【氏名】笠井 秀樹

【氏名】小川 正信

【氏名】吉木 和久

【氏名】松尾 昌行

【要約】 【課題】不要な発振周波数帯域制限をかける事が無く、必要な回路を減らして、小サイズ低コストで実現できるフラクショナルNPLLシンセサイザ、フラクショナルNPLLシンセサイザの発振周波数帯域制限方法を提供する。

【解決手段】可変分周器4と、分周比制御回路5と、位相比較器1と、低域通過フィルタ2と、電圧制御発振器3とによって発振周波数を生成するフラクショナルNPLLシンセサイザにおいて、分周比制御回路5は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う。
【特許請求の範囲】
【請求項1】
入力の周波数を分周した信号を出力する可変分周器と、前記可変分周器の分周比を制御する分周比制御回路と、基準信号と前記可変分周器の出力信号との位相差を検出して、該検出結果を出力する位相比較器と、前記位相比較器の出力を平均化する低域通過フィルタと、前記低域通過フィルタの出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周器の入力とする電圧制御発振器とによって発振周波数を生成するフラクショナルNPLLシンセサイザにおいて、前記分周比制御回路は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行うことを特徴とするフラクショナルNPLLシンセサイザ。
【請求項2】
入力の周波数を分周した信号を出力する可変分周処理と、前記可変分周処理の分周比を制御する分周比制御処理と、基準信号と前記分周比制御処理による出力信号との位相差を検出して、該検出結果を出力する位相比較処理と、前記位相比較処理による出力を平均化する低域通過フィルタリング処理と、前記低域通過フィルタリング処理による出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周処理の入力とする電圧制御発振処理とによって発振周波数を生成するフラクショナルNPLLシンセサイザの発振周波数帯域制限方法において、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う分周比制御処理を行うことを特徴とするフラクショナルNPLLシンセサイザの発振周波数帯域制限方法。
【請求項3】
段階毎に変化する分周比を各々設定することで、発振周波数が偏移する段階毎の周波数を設定する周波数設定処理を行うことを特徴とする請求項2記載のフラクショナルNPLLシンセサイザの発振周波数帯域制限方法。
【請求項4】
分周比が変化する段数を設定することで、発振周波数が偏移する段数を設定する偏移段数設定処理を行うことを特徴とする請求項2または3記載のフラクショナルNPLLシンセサイザの発振周波数帯域制限方法。
【請求項5】
分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定する偏移時間設定処理を行うことを特徴とする請求項2記載のフラクショナルNPLLシンセサイザの発振周波数帯域制限方法。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、フラクショナルNPLLシンセサイザ、フラクショナルNPLLシンセサイザの発振周波数帯域制限方法に関するものである。
【背景技術】
【0002】
フラクショナルNPLLシンセサイザは、設定可能な出力周波数間隔が基準信号の周波数と一致するインテジャーNPLLシンセサイザと違い、基準信号の周波数よりも小さな周波数間隔で出力信号の周波数を制御できるもので、その構成は図5に示すように、位相比較器1と、低域通過フィルタ2と、電圧制御発振器3と、可変分周器4と、分周比制御回路15とから構成される。
【0003】
位相比較器1は、基準信号Frと可変分周器4の出力信号との位相差を検出して、検出結果を出力する回路である。低域通過フィルタ2は、位相比較器1の出力を平均化する回路である。電圧制御発振器3は、低域通過フィルタ2の出力電圧に応じた周波数の信号Fvcoを発振する回路である。可変分周器4は、電圧制御発振器3が出力する信号Fvcoの周波数を分周する回路である。分周比制御回路15は、キャリア周波数の設定信号と変調信号とを入力されて、可変分周器4の分周比を制御する回路である。
【0004】
ここで、分周比制御回路15は可変分周器4の分周比を時間的に変化させ、平均値として整数でなく分数の精度で分周比を制御することを実現できるものである。この特性を利用し、電圧制御発振器3の出力信号Fvcoの周波数をキャリア周波数から所望の周波数偏移で発振させるFSK(Frequency Shift Keying)変調が可能となる。一般的に、図4(a)に示す1,0,1からなる変調信号を分周比制御回路15に入力すると、出力信号Fvcoの周波数偏移は図4(b)の様な正の周波数偏移と負の周波数偏移とを交互に行う矩形波になる。(例えば、特許文献1参照。)。
【0005】
このように直接、FSK変調をかける事ができるフラクショナルNPLLシンセサイザにおいては、変調をかけた時の発振周波数帯域を制限する為、分周比制御回路15に変調信号を入力する際、フィルターを介して入力しており、そのときの出力信号Fvcoの周波数偏移は図4(c)の破線の様に図4(b)の矩形波に比べて鈍った波形となる。
【特許文献1】特開2001−298363号公報(5頁左欄第31行〜第44行、図1)
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら上述の構成、方法では、特にフラクショナルNPLLシンセサイザの同チップ内にフィルタを構成する場合、チップ面積が増大して、コスト上昇の原因となってしまうという問題があった。
【0007】
本発明は、上記事由に鑑みてなされたものであり、その目的は、不要な発振周波数帯域制限をかける事が無く、必要な回路を減らして、小サイズ低コストで実現できるフラクショナルNPLLシンセサイザ、フラクショナルNPLLシンセサイザの発振周波数帯域制限方法を提供することにある。
【課題を解決するための手段】
【0008】
請求項1の発明は、入力の周波数を分周した信号を出力する可変分周器と、前記可変分周器の分周比を制御する分周比制御回路と、基準信号と前記可変分周器の出力信号との位相差を検出して、該検出結果を出力する位相比較器と、前記位相比較器の出力を平均化する低域通過フィルタと、前記低域通過フィルタの出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周器の入力とする電圧制御発振器とによって発振周波数を生成するフラクショナルNPLLシンセサイザにおいて、前記分周比制御回路は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行うことを特徴とする。
【0009】
この発明によれば、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができる。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になる。
【0010】
請求項2の発明は、入力の周波数を分周した信号を出力する可変分周処理と、前記可変分周処理の分周比を制御する分周比制御処理と、基準信号と前記分周比制御処理による出力信号との位相差を検出して、該検出結果を出力する位相比較処理と、前記位相比較処理による出力を平均化する低域通過フィルタリング処理と、前記低域通過フィルタリング処理による出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周処理の入力とする電圧制御発振処理とによって発振周波数を生成するフラクショナルNPLLシンセサイザの発振周波数帯域制限方法において、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う分周比制御処理を行うことを特徴とする。
【0011】
この発明によれば、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができる。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になる。
【0012】
請求項3の発明は、請求項2において、段階毎に変化する分周比を各々設定することで、発振周波数が偏移する段階毎の周波数を設定する周波数設定処理を行うことを特徴とする。
【0013】
この発明によれば、より最適な発振周波数の帯域制限が可能になる。
【0014】
請求項4の発明は、請求項2または3において、分周比が変化する段数を設定することで、発振周波数が偏移する段数を設定する偏移段数設定処理を行うことを特徴とする。
【0015】
この発明によれば、より最適な発振周波数の帯域制限が可能になる。
【0016】
請求項5の発明は、請求項2において、分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定する偏移時間設定処理を行うことを特徴とする。
【0017】
この発明によれば、より最適な発振周波数の帯域制限が可能になる。
【発明の効果】
【0018】
以上説明したように、本発明では、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができるという効果がある。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になるという効果がある。
【発明を実施するための最良の形態】
【0019】
以下、本発明の実施の形態を図面に基づいて説明する。
【0020】
(基本構成)
フラクショナルNPLLシンセサイザは図3にその基本構成を示され、従来例を示す図5と同様の構成には同一の符号を付して説明は省略する。本基本構成では、図4(c)の破線に示す、変調信号にフィルタをかけたときの出力信号Fvcoの周波数偏移の波形と同等な、図4(c)の実線に示す周波数偏移を2段階に行う波形を実現する。
【0021】
分周比制御回路5は、レジスタ51,52と、制御回路53と、スイッチ54,55と、加算器56とを備えており、アキュムレータを1段用いた簡単な例を示している。まず、出力信号FvcoをN分周している可変分周器4の出力をクロックにして、レジスタ51,52は各々に設定された値分までカウントし、そのカウント値を各々、K、ΔKとする。加算器56では、このカウント値の和K’=K+ΔKが設定されたM値を超えると、オーバーフローして可変分周器4において分周比N+1を選択、実行し、最初に戻る。これを繰り返して[数1]の様に、所望の周波数偏移を持った電圧制御発振器3の出力信号Fvcoを得ている。
【0022】
【数1】


【0023】
ここでレジスタ52は2つのレジスタ521,522からなっており、そのカウント値を各々、αΔK,βΔKとする。ここで、αとβはΔKの係数であり、αとβの和は1である。また、それぞれにレジスタ51と接続・切断するためのスイッチ54,55が接続されており、スイッチ54,55は制御回路53によってオン,オフされる。
【0024】
そして、図4(a)に示す変調速度1/T1が既知である変調信号が制御回路53に入ってきたときの出力信号Fvcoの周波数偏移を図4(c)に示す。変調信号のデータ1が制御回路53に入ってくると、変調信号の立ち上がりエッジA1でトリガーがかかり、まずスイッチ54をオンする。すると、カウント値αΔKによって可変分周器4の分周比が増加して、結果として出力信号Fvcoには、キャリア周波数に対して+f1の周波数偏移(αΔK分の周波数偏移)がかかる。同時に制御回路53内のタイマー(図示せず)が作動して、T2(<T1/2)の時間が経過するまでスイッチ54がオンした状態となり、出力信号Fvcoはこの間、+f1の周波数偏移がかかった状態となる。
【0025】
次に、T1−2・T2の時間が経過するまでスイッチ54と共にスイッチ55がオンすると、カウント値αΔK+βΔKによって可変分周器4の分周比がさらに増加して、出力信号Fvcoには、キャリア周波数に対して、+(f1+f2)の周波数偏移(αΔK+βΔK分の周波数偏移)がかかった状態となる。
【0026】
スイッチ55がオンしてからT1−2・T2の時間が経過すると、スイッチ55がオフし、レジスタ522のカウント値βΔKは遮断される。スイッチ55がオフしてからT2の時間が経過するまでスイッチ54はオンのままで、可変分周器4の分周比はカウント値βΔK分減少して、出力信号Fvcoは、キャリア周波数に対して+f1の周波数偏移がかかった状態になる。その状態で立ち下がりエッジA2を検出しない場合は同じ極性のデータが続くということなので、上記動作を繰り返す。
【0027】
以上、変調信号のデータ1が入力された場合を説明したが、変調信号のデータ0が入力された場合や変調信号のデータ1が入力された後に立ち下がりエッジA2を検出した時は、同様の動作でキャリア周波数を挟んで逆に周波数偏移がかかる。
【0028】
このようにして、可変分周器4の分周比を段階毎に変化させて出力信号Fvcoの周波数偏移を段階毎に行うことで、図4(c)破線のように高域成分を減衰させるためにフィルタをかけた信号波形と同等な、図4(c)実線のように発振周波数が2段階に偏移した信号波形を実現できる。ここでは、カウンタ値αΔKとβΔKの2段で説明したが、例えばさらにカウンタ値γΔKを増やせば、3段に、さらに増やせば4段と可能であるのは明らかである。また、総合してΔKを実現するそれぞれのαΔK,βΔK,...と、それらをオン,オフするスイッチと、各スイッチを制御する制御回路があれば、分周比制御回路5は、アキュムレータ多段で構成されていても、ΣΔモジュレーターで構成されていても、分周比を制御する回路であればよい。
【0029】
また、図3に示すレジスタ52内に構成されるレジスタ521とレジスタ522のカウンタ値の係数αとβのその和を1に保つ条件下で、係数α,βの各値を制御回路53経由で再設定することによって段階毎に変化する分周比を各々設定して、発振周波数が偏移する周波数を段階毎に任意に設定可能となる。偏移する段数が3段、4段などに増えても同様である。
【0030】
さらに、制御回路53において、スイッチ54,55のいずれをオンするかオフするかを制御することによって分周比が変化する段数を設定して、レジスタ52内に構成されるレジスタ521,522の中から使用するレジスタを選択すると同時に、上記α,β等の係数を再設定することにより、1段階に変化させるのか、2段階に変化させるのか、あるいはさらに多くのレジスタを備えて3段階、4段階、...に変化させるのか等、その段数を任意に設定可能となる。
【0031】
そして、制御回路53内のタイマー(図示せず)において、例えば図4に示すT2の設定を変えることで、周波数偏移を段階的に変化させている時間を任意に設定可能となる。偏移する段数が3段、4段などに増えても同様である。
【0032】
このように本基本構成では、従来例のように変調信号の経路に別途フィルタを備えることなしに、発振周波数帯域の制限が可能になる。さらにシステムに応じて、発振周波数が偏移する周波数、段数、及び周波数偏移を段階的に変化させている時間を最適に設定することで、より最適な発振周波数帯域の制限が可能になり、目的の発振周波数帯域制限を成し遂げることができる。
【0033】
(実施形態)
本実施形態の分周比制御回路5は図1に示すように、図3の分周比制御回路5にメモリバッファ57,58を付加したもので、他の構成は上記基本構成と同様であり、同様の構成には同一の符号を付して説明は省略する。図2は、制御回路53、及びメモリバッファ57,58の動作を説明するもので、まず、変調信号(送信データ)のビット数は予め判っており、メモリバッファ57はこのビット数以上に構成されており、分周比制御回路5に入力された送信データを一旦全てバッファする。この送信データを制御回路53が読み出して、そのビット毎のデータの極性が前のビットあるいは後のビットあるいは前後のビットの極性から変化していればそのビットにフラグFを付加してから、メモリバッファ58に格納する。
【0034】
全ての送信データがメモリバッファ58に格納されると、制御回路53はメモリバッファ58からデータを読み出し、フラグFが付加されているビットについては基本構成で説明したように、可変分周器4の分周比を段階毎に変化させて出力信号Fvcoの周波数偏移を段階毎に行う発振周波数帯域制限方法を実施する。
【0035】
対してフラグFが付加されていないビットについて発振周波数帯域制限の処理を行わない。例えば、データ1が連続した場合には、レジスタ52ではレジスタ521のカウンタ動作の係数α=1を設定し且つスイッチ54をオンさせ、レジスタ522のカウンタ動作の係数β=0を設定し且つスイッチ55をオフさせることで、出力信号Fvcoはデータ1が連続する間、キャリア周波数に対してカウント値ΔK分の周波数偏移がかかった状態を維持することができる。
【0036】
なお、上記のようにレジスタ521のみを動作させても、あるいはレジスタ522のみ動作させてもよく、レジスタ522を動作させるときは、レジスタ522のカウンタ動作の係数β=1を設定し且つスイッチ55をオンさせ、レジスタ521のカウンタ動作の係数α=0を設定し且つスイッチ54をオフさせる。また、周波数偏移を3段,4段,...とした場合にはレジスタ52を構成するレジスタ521,522,...のうちいずれかのレジスタを一つだけ動作させればよい。
【図面の簡単な説明】
【0037】
【図1】実施形態のフラクショナルNPLLシンセサイザの構成を示す図である。
【図2】同上の制御回路、及びメモリバッファの動作を示す図である。
【図3】基本構成のフラクショナルNPLLシンセサイザの構成を示す図である。
【図4】(a)変調信号を示す図である。(b)従来の周波数偏移を示す図である。(c)本発明の周波数偏移を示す図である。
【図5】従来のフラクショナルNPLLシンセサイザの構成を示す図である。
【符号の説明】
【0038】
1 位相比較器
2 低域通過フィルタ
3 電圧制御発振器
4 可変分周器
5 分周比制御回路
51,52 レジスタ
53 制御回路
54,55 スイッチ
56 加算器
57,58 メモリバッファ
【出願人】 【識別番号】000005832
【氏名又は名称】松下電工株式会社
【出願日】 平成19年12月6日(2007.12.6)
【代理人】 【識別番号】100087767
【弁理士】
【氏名又は名称】西川 惠清

【識別番号】100085604
【弁理士】
【氏名又は名称】森 厚夫


【公開番号】 特開2008−104230(P2008−104230A)
【公開日】 平成20年5月1日(2008.5.1)
【出願番号】 特願2007−316188(P2007−316188)