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【発明の名称】 標準信号発生器及び標準信号発生システム
【発明者】 【氏名】田中 竜太

【要約】 【課題】恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ること。

【解決手段】位相補正データ生成部4のA/D変換器41は、基準信号生成部1から出力された基準信号14aの周波数をサンプリング周波数として標準信号100aをA/D変換する。プログラマブル周波数ディバイダ42が分周した基準信号14aの周期で、データ間引き部43はA/D変換器41からのビート信号41aを間引き抽出する。補正量算出部40は、データ間引き部43からのビート信号43aの電圧値に基づいて、位相ドリフト量Δθdriftを算出する。その位相ドリフト量Δθdriftに基づいて標準信号100aの位相補正を行う。
【特許請求の範囲】
【請求項1】
一定周波数の基準信号に基づいて広帯域の標準信号を生成して出力する標準信号発生器において、
前記基準信号の周波数をサンプリング周波数として前記標準信号をA/D変換するA/D変換手段と、
前記A/D変換手段によりA/D変換された標準信号に基づいて、前記基準信号に対する前記標準信号の位相の揺らぎの度合いを示す位相ドリフト量を算出する算出手段と、
前記算出手段により算出された位相ドリフト量に基づいて前記出力される標準信号の位相を補正する補正手段と、
を備えることを特徴とする標準信号発生器。
【請求項2】
所定の位相補正量を格納する第1の記憶手段と、
前記位相補正量から前記位相ドリフト量を減算した後の当該位相補正量を格納する第2の記憶手段と、
前記第1の記憶手段及び前記第2の記憶手段との何れかを選択する選択手段と、
を更に備え、
前記補正手段は、
前記選択手段により選択された記憶手段に記憶された位相補正量に基づいて前記位相の補正を行うことを特徴とする請求項1に記載の標準信号発生器。
【請求項3】
前記基準信号を分周する分周手段と、
前記A/D変換手段によりA/D変換された標準信号を前記分周手段により分周された基準信号の周期で抽出する抽出手段と、
を更に備え、
前記算出手段は、前記抽出手段により抽出された標準信号に基づいて前記位相ドリフト量を算出することを特徴とする請求項1又は2に記載の標準信号発生器。
【請求項4】
前記算出手段は、
前記抽出手段による抽出周期の相前後する周期において抽出された標準信号の電圧差を検出する検出手段と、
前記検出手段により検出された電圧差を前記位相ドリフト量に換算する換算手段と、
を有することを特徴とする請求項3に記載の標準信号発生器。
【請求項5】
前記検出手段により検出された電圧差が所定値以下である場合には、前記抽出手段による標準信号の抽出周期をシフトするシフト手段を更に備えることを特徴とする請求項4に記載の標準信号発生器。
【請求項6】
一定周波数の基準信号を発振して出力する発振器と、
前記発振器から出力される基準信号に基づいて前記広帯域の標準信号を生成して出力する請求項1〜5の何れか一項に記載の複数の標準信号発生器と、
を具備することを特徴とする標準信号発生システム。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、標準信号発生器及び標準信号発生システムに関する。
【背景技術】
【0002】
無線通信の変調及び復調、無線通信機器の試験等の信号として、標準信号発生器から出力される標準信号が用いられている。標準信号発生器は、高純度の周波数特性を有する広帯域の標準信号を高安定の出力レベルで発生するものであり、位相変調(Phase Modulation)による変調信号の解析や信号特性の測定、製造検査等においても幅広く用いられている。
【0003】
また、複数チャンネル分の標準信号を出力するためや、標準信号の出力と信号解析の組み合わせを複数設定するため等に、複数台の標準信号発生器が設けられた標準信号発生システムが知られている。この標準信号発生システムは、ある1つの発振器から出力される基準信号(例えば、10MHzの局部発振信号)に同期することにより、各標準信号発生器が出力する標準信号の各々の同期が確保される。
【0004】
標準信号発生器は、内部回路としてDDS(Direct Digital Synthesizer)やPLL(Phase Locked Loop)回路を有するものが一般的であり、具体的にはDDSから出力される基準周波数の信号(基準信号)と同期する標準信号をPLL回路によって位相同期ループさせて逓倍して出力するものが知られている(例えば、特許文献1参照)。
【特許文献1】特開昭64−24633号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
ところで、内部回路で発生する熱や機器が設置された環境温度の変動等により、信号の伝搬遅延時間が変動してしまい、特許文献1のような標準信号発生器においては、基準信号に対する位相の揺らぎ(以下、「位相ドリフト」という)が標準信号に生じてしまう。しかし、標準信号に発生する位相ドリフトの周波数は、標準信号発生器が有する分解能以下の周波数となるため、広帯域の標準信号から位相ドリフトを検出して補正することが困難であった。
【0006】
また、この位相ドリフトが非測定物の特性測定や製造検査等に影響する場合には、伝搬遅延時間が安定するまでの十分なウォームアップ時間(例えば、1時間)を確保するといった対策が行われているが、測定開始までのそのウォームアップ時間待機しなければならい。
【0007】
また、一定時間の位相変調信号の解析中に位相ドリフトが発生してしまった場合には、その位相ドリフトを位相変調信号の位相変化であると誤認してしまう恐れがあり、位相変調信号の位相変化と位相ドリフトとを明確に区別することが困難である。
【0008】
また、環境温度の変動への対策として、恒温設備により標準信号発生器が設置された環境の温度変動を抑えて、位相ドリフトを低減するといった方法ある。しかし、恒温設備の設置や保守には多額の費用が必要であり、試験コストが増大する。
【0009】
本発明は、上述した課題に鑑みて為されたものであり、その目的とするところは、恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ることである。
【課題を解決するための手段】
【0010】
以上の課題を解決するために、請求項1に記載の発明は、
一定周波数の基準信号に基づいて広帯域の標準信号を生成して出力する標準信号発生器において、
前記基準信号の周波数をサンプリング周波数として前記標準信号をA/D変換するA/D変換手段と、
前記A/D変換手段によりA/D変換された標準信号に基づいて、前記基準信号に対する前記標準信号の位相の揺らぎの度合いを示す位相ドリフト量を算出する算出手段と、
前記算出手段により算出された位相ドリフト量に基づいて前記出力される標準信号の位相を補正する補正手段と、
を備えることを特徴としている。
【0011】
請求項2に記載の発明は、請求項1に記載の発明において、
所定の位相補正量を格納する第1の記憶手段と、
前記位相補正量から前記位相ドリフト量を減算した後の当該位相補正量を格納する第2の記憶手段と、
前記第1の記憶手段及び前記第2の記憶手段との何れかを選択する選択手段と、
を更に備え、
前記補正手段は、
前記選択手段により選択された記憶手段に記憶された位相補正量に基づいて前記位相の補正を行うことを特徴としている。
【0012】
請求項3に記載の発明は、請求項1又は2に記載の発明において、
前記基準信号を分周する分周手段と、
前記A/D変換手段によりA/D変換された標準信号を前記分周手段により分周された基準信号の周期で抽出する抽出手段と、
を更に備え、
前記算出手段は、前記抽出手段により抽出された標準信号に基づいて前記位相ドリフト量を算出することを特徴としている。
【0013】
請求項4に記載の発明は、請求項3に記載の発明において、
前記算出手段は、
前記抽出手段による抽出周期の相前後する周期において抽出された標準信号の電圧差を検出する検出手段と、
前記検出手段により検出された電圧差を前記位相ドリフト量に換算する換算手段と、
を有することを特徴としている。
【0014】
請求項5に記載の発明は、請求項4に記載の発明において、
前記検出手段により検出された電圧差が所定値以下である場合には、前記抽出手段による標準信号の抽出周期をシフトするシフト手段を更に備えることを特徴としている。
【0015】
請求項6に記載の標準信号発生システムは、
一定周波数の基準信号を発振して出力する発振器と、
前記発振器から出力される基準信号に基づいて前記広帯域の標準信号を生成して出力する請求項1〜5の何れか一項に記載の複数の標準信号発生器と、
を具備することを特徴としている。
【発明の効果】
【0016】
請求項1に記載の発明によれば、A/D変換手段が行うA/D変換は、標準信号の周波数よりも低い基準信号の周波数をサンプリング周波数として行われるため、標準信号をアンダーサンプリングすることとなる。そして、そのアンダーサンプリングによりA/D変換された標準信号に基づいて位相ドリフト量を算出して、位相補正を行う。このため、標準信号発生器の分解能よりも低い周波数の標準信号の位相の揺らぎをアンダーサンプリングにより検知して補正することができる。従って、恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ることができる。
【0017】
請求項2に記載の発明によれば、請求項1に記載の発明と同様の効果が得られるのは無論のこと、選択手段が選択した記憶手段に記憶された位相補正量に基づいて標準信号の位相の補正を行うため、所定の位相補正量に基づいた位相補正と、位相ドリフト量に基づいた位相補正とを択一的に行うことができる。
【0018】
請求項3に記載の発明によれば、請求項1又は2に記載の発明と同様の効果が得られるのは無論のこと、分周した基準信号の周期で抽出したA/D変換後の標準信号に基づいて位相ドリフト量を算出するため、適切な分周数を設定することにより、標準信号の抽出をその信号周期毎に行えるため、位相ドリフト量の算出精度を上げると共に位相ドリフトを低減させることができる。
【0019】
請求項4に記載の発明によれば、請求項3に記載の発明と同様の効果が得られるのは無論のこと、抽出した相前後する標準信号の電圧差を位相ドリフト量に換算することで、位相ドリフト量を算出して、標準信号の位相補正を行うことができる。
【0020】
請求項5に記載の発明によれば、請求項4に記載の発明と同様の効果が得られるのは無論のこと、検出した電圧差が所定値以下である場合には、抽出手段による標準信号の抽出周期をシフトするため、位相ドリフト量の算出誤差を低減して、位相ドリフトの補正の精度を高めることができる。
【0021】
請求項6に記載の発明によれば、一つの発振器から出力される基準信号に基づいて複数の標準信号発生器が標準信号を生成して出力するため、各標準信号に発生する位相ドリフトを一つの基準信号に基づいて補正して、それぞれが同期した複数の標準信号を出力する標準信号発生システムを実現することができる。
【発明を実施するための最良の形態】
【0022】
〔実施形態〕
以下、本発明の標準信号発生器の実施形態について、図1〜図7を参照して詳細に説明する。先ず、図1及び2のブロック図を参照して、標準信号発生器100を構成する各機能部を個々に説明する。
【0023】
図1によれば、標準信号発生器100は、基準信号生成部1と、周波数変換部2と、主位相同期ループ部3と、位相補正データ生成部4と、DDS周波数設定部5と、分周数設定部6と、位相補正部7と、DDS部8とを備えて構成される。
【0024】
〔基準信号生成部〕
基準信号生成部1は、内部発振器14に制御電圧を入力することにより、内部発振器14の発振周波数を調整して基準信号を出力する回路部であり、例えば、PLL回路により構成される。図1によれば、基準信号生成部1は、位相比較器10と、ループフィルタ11と、直流電圧発生器12と、切替スイッチ13と、内部発振器14とを備えて構成される。
【0025】
切替スイッチ13は、切替制御信号15aに基づいてループフィルタ11及び直流電圧発生器12の何れかに接続を切り替えて、その切り替え先と内部発振器14とを電気的に接続する。例えば、切替制御信号15aに基づいて直流電圧発生器12側にスイッチが切り替えられた場合には、直流電圧発生器12から出力される所定の制御電圧12aが内部発振器14に入力される。
【0026】
また、外部の局部発振器200から出力される局部発振信号200aに同期した基準信号を生成する場合には、スイッチをループフィルタ11側に切り替える切替制御信号15aが切替スイッチ13に入力されて、ループフィルタ11と内部発振器14とが接続される。ここで、局部発振器200は、ルビジウム発振器や水晶発振器等により構成され、一定周波数(例えば、10MHz)の局部発振信号200aを発振して基準信号生成部1に出力する。
【0027】
局部発振器200から出力された局部発振信号200aは、位相比較器10に入力される。位相比較器10は、局部発振信号200aと内部発振器14から出力される基準信号14aとの位相差を検出し、その位相差に対応する電気信号をループフィルタ11に出力する。ループフィルタ11は、積分回路や低域通過フィルタ(Low Pass Filter)等により構成され、位相比較器10からの電気信号を直流化して制御電圧11aとして内部発振器14に出力する。
【0028】
内部発振器14は、例えば、VC−OCXO(Voltage Controlled - Oven Controlled X’tal Oscillator)により構成され、入力される制御電圧に基づいて発振周波数を変化させることができる電圧制御発振器である。内部発振器14は、ループフィルタ11又は直流電圧発生器12から出力される制御電圧11a又は12aに基づいた発振周波数の基準信号14aを生成して出力する。この基準信号14aは、周波数変換部2や位相補正データ生成部4に出力されると共に、位相比較器10にフィードバックループされる。
【0029】
即ち、切替スイッチ13によりループフィルタ11と内部発振器14とが接続されている場合には、基準信号生成部1は、基準信号14aが局部発振器200からの局部発振信号200aに同期するような位相同期ループ(PLL;Phase Locked Loop)となる。
【0030】
〔周波数変換部〕
周波数変換部2は、第1周波数変換器(Frequency Converter)20と、第2周波数変換器21とを備えて構成される。
【0031】
第1周波数変換器20は、基準信号生成部1から出力される基準信号14aの周波数変換を行って、一又は複数の周波数を有する基準信号20aを出力する回路であり、後述するDDS部8や位相補正部7のマルチプレクサ73のクロック信号(例えば、400MHz)として出力する。この第1周波数変換器20は、周波数逓倍器により構成してもよいし、プログラマブル周波数ディバイダ(以下「周波数ディバイダ」と略す)や周波数逓倍器を組み合わせた位相同期ループで構成してもよく、適宜公知技術を採用可能である。
【0032】
第2周波数変換器21には、周波数設定信号21bが入力されて、この周波数設定信号21bに基づいて基準信号生成部1からの基準信号14aの周波数変換を行い、後述する主位相同期ループ部3に出力する。第2周波数変換器21が出力する基準信号21aは、主位相同期ループ部3から出力される標準信号(例えば、5GHz)100aをダウンコンバートする際に用いられる。
【0033】
この第2周波数変換器21は、分周数を可変できる周波数ディバイダや周波数逓倍器、ミキサ等を組み合わせた一又は複数の位相同期ループで構成され、ある周波数間隔(例:5MHz)で所定の周波数範囲(例:800M〜1200MHz)の基準信号21aを出力する。
【0034】
〔主位相同期ループ部〕
主位相同期ループ部3は、位相比較器30と、ループフィルタ31と、主発振器32と、ダウンコンバータ33と、低域通過フィルタ34とを備えて構成される。主位相同期ループ部3は、上述した基準信号生成部1と同様のPLL回路であり、DDS部8及び周波数変換部2からの出力信号に同期する標準信号100aを生成して出力する。
【0035】
主発振器32は、VCO(Voltage Controlled Oscillator)やYTO(YIG Turned Oscillator)等の電圧制御発振器により構成され、ループフィルタ31から出力される制御電圧31aに基づいた周波数で発振して標準信号100aを出力する。
【0036】
主位相同期ループ部3の具体的な動作としては次のようになる。先ず、主発振器32から出力される標準信号100aがダウンコンバータ33に入力され、その標準信号100aが周波数変換部2からの基準信号21aとミキシングされてダウンコンバートされる。尚、ダウンコンバータ33としては、周波数ミキサや高調波ミキサが採用可能である。
【0037】
そして、ダウンコンバート後の標準信号33aが低域通過フィルタ34を通過して位相比較器30に入力され、DDS部8からのDDS信号8aと位相比較される。位相比較器30の位相比較によりその位相差に対応した電圧信号がループフィルタ31に出力され、当該ループフィルタ31により直流化された制御電圧31aが主発振器32に出力される。
【0038】
主発振器32は、その制御電圧31aに基づいた周波数の標準信号100aを生成して出力する。このため、標準信号100aは、DDS部8から出力されるDDS信号8aと、周波数変換部2から出力される基準信号21aとに同期する信号となる。
【0039】
〔位相補正データ生成部〕
位相補正データ生成部4は、A/D変換器41と、周波数ディバイダ42と、データ間引き部43と、遅延器44と、補正量算出部40とを備えて構成される。
【0040】
A/D変換手段としてのA/D変換器41は、基準信号生成部1から出力される基準信号14aをサンプリングクロックとして主発振器32からの標準信号100aをA/D変換して、デジタルの標準信号を出力する。以下、A/D変換器41が出力するデジタルの標準信号のことを「ビート信号」という。
【0041】
分周手段としての周波数ディバイダ42は、分周数設定部6からの分周設定信号6aに従った分周数で基準信号生成部1からの基準信号14aを分周して、データ間引き部43及び遅延器44に出力する。
【0042】
抽出手段としてのデータ間引き部43は、周波数ディバイダ42により分周された基準信号42aをクロックとした間引き間隔ΔTで、A/D変換器41から出力されるビート信号41aを間引くことで、当該ビート信号41aを抽出して補正量算出部40に出力する。
【0043】
遅延器44は、マルチプレクサ73の切り替えのタイミングに所定の遅延を与えるための回路であり、データ間引き部43からデータが出力されてから第2レジスタ72に値が格納されるまでの所定の処理時間を待機してから、周波数ディバイダ42から入力される基準信号42aをマルチプレクサ73に出力する。このとき、マルチプレクサ73は、遅延器44からの基準信号44aに基づいて切り替えて第2レジスタ72を選択することとなる。
【0044】
算出手段としての補正量算出部40は、データ間引き部43から出力されたビート信号から間引き間隔ΔTのうちに変化した主発振器32の出力電圧の電圧差ΔVを、相前後するビート信号の電圧値から検知することで、主発振器32の位相ドリフト量Δθdrifを算出する。尚、補正量算出部40の具体的な動作については後述する。
【0045】
ここで、間引き間隔ΔTは、データ間引き部43がビート信号41aを抽出する周期であり、周波数ディバイダ42により分周された基準信号42aの周期によって決定される。
【0046】
〔分周数設定部〕
分周数設定部6は、周波数ディバイダ42の分周数を設定する回路である。位相ドリフトの補正を行う場合には、先ず、周波数ディバイダ42の分周数Mが求められ、この分周数Mを示す分周設定信号6aが分周数設定部6から出力される。
【0047】
ここで、位相ドリフトの補正周期Tcorを標準信号発生器100の最小分解能ΔFinの逆数のM倍(Mは整数)とし、基準信号14aの周波数をFrefとすると、分周数Mは次式(a)で求められる。
分周数M=Tcor×(Fref/ΔFmin) ・・・(a)
【0048】
例えば、Tcor=5sec、Fref=10MHz、ΔFmin=0.1Hzである場合には、分周数Mが5×10(=5×10×10/0.1)と求められる。このように算出された分周数Mに対応する分周設定信号6aが分周数設定部6から周波数ディバイダ42に入力されると、その周波数ディバイダ42は、基準信号14aをM分周して、データ間引き部43に出力する。
【0049】
これに対し、データ間引き部43は、M分周されて出力された基準信号42aの一周期おきに、A/D変換器41から出力されたデジタルの標準信号、即ちビート信号を補正量算出部40に出力する。
【0050】
また、分周数設定部6は、位相ドリフトの補正を行わない場合に、周波数ディバイダ42からの出力を無効にするための信号を周波数ディバイダ42に出力する。このとき、周波数ディバイダ42は、High或いはLowの一定値の無効信号を出力することとで、マルチプレクサ73に第1レジスタ71を選択させる。
【0051】
〔DDS周波数設定部〕
DDS周波数設定部5は、位相補正部7の第1レジスタ71に所定の位相増分Δθの値を格納する回路であり、外部から入力されるDDS周波数設定信号5aに基づいて位相増分Δθデータ5bを生成してその第1レジスタ71に出力する。
【0052】
この位相増分Δθデータ5bが第1レジスタ71に格納されて、マルチプレクサ73が第1レジスタ71を選択した際には、その位相増分Δθデータ5bがDDS部8の位相アキュムレータ80に出力され、一定の位相増分Δθで動くDDS信号8a(=ある一定周波数の信号)がDDS部8から出力される。このDDS信号8aに同期して主位相同期ループ部3が動作して、主発振器32から一定周波数の標準信号100aが出力されるようになる。
【0053】
〔位相補正部〕
補正手段としての位相補正部7は、減算器70と、第1レジスタ71と、第2レジスタ72と、マルチプレクサ73とを備えて構成される。
【0054】
第1の記憶手段としての第1レジスタ71は、DDS周波数設定部5から出力された位相増分Δθデータ5bを格納する。減算器70は、第1レジスタ71に保持されている位相増分Δθから補正量算出部40において算出された主発振器32の位相ドリフト量Δθdriftを減算する。
【0055】
第2の記憶手段としての第2レジスタ72は、その減算器70により位相ドリフト量Δθdriftが減算された位相増分dΔθを位相増分dΔθデータ72aとして格納する。
【0056】
選択手段としてのマルチプレクサ73は、第1レジスタ71及び第2レジスタ72の何れかを選択して、その選択したレジスタに保持されているデータをDDS部8に出力する回路であり、遅延器44から基準信号44aが入力されると、第2レジスタ72を選択し、無効信号が入力されると第1レジスタ71を選択する。
【0057】
また、上述したように遅延器44からの基準信号44aは、間引き間隔ΔTで入力されてくるため、マルチプレクサ73は、レジスタを間引き間隔ΔTおきに切り替えて、第2レジスタ72を選択することとなる。
【0058】
〔DDS部〕
DDS部8は、位相アキュムレータ80と、波形メモリ81と、D/A変換器82と、低域通過フィルタ83とを備えて構成される。尚、DDS部8の各機能部の構成は、適宜公知技術を採用可能であるため、その説明は簡略化する。
【0059】
位相アキュムレータ80は、マルチプレクサ73を介して第1レジスタ71及び第2レジスタ72から入力される位相増分を、クロックサイクル毎に蓄積している位相θに加算していく。波形メモリ81は、正弦波のような波形の1サイクル分の各角度の正弦波値に対応したデジタルデータをルックアップテーブルとして記憶する。
【0060】
位相アキュムレータ80は、このルックアップテーブルへのインデックスポインタとして機能し、加算した位相θを波形メモリ81に出力すると、その位相θに対応した正弦波のデジタルデータが波形メモリ81から出力される。
【0061】
従って、波形メモリ81からの出力が正弦波的に変化するため、その正弦波のデジタルデータがD/A変換器82によりD/A変換され、低域通過フィルタ83を通過して正弦波のアナログのDDS信号8aが主位相同期ループ部3に出力される。
【0062】
〔位相補正データ生成部及び位相補正部の具体的な動作〕
次に、本発明の特徴に相当する位相補正データ生成部4及び位相補正部7の具体的な動作とその作用について説明する。先ず、A/D変換器41とデータ間引き部43との動作について説明する。
【0063】
A/D変換器41は、基準信号生成部1が出力する基準信号14aをサンプリングクロックとして動作し、主発振器32からの広帯域の標準信号100aをA/D変換する。一般に、基準信号14aの周波数Fref(例えば、10MHz)は、主発振器32の標準信号100aの周波数Fout(例えば、5.001GHz)よりも一桁以上低いため、このA/D変換器41の変換処理はアンダーサンプリングとなる。
【0064】
よって、A/D変換器41の出力結果は図3に示すように周波数Fifのビート信号41aとなる。尚、周波数Fifは次式(b)で表される。
周波数Fif=|Fout−N×Fref| ・・・(b)
ここで、Nは整数であり、Fif≦Fref/2となるように選択する。
【0065】
このとき、標準信号100aの周波数Foutは、標準信号発生器100において予め定められた設定値であるので既知であり、基準信号14aの周波数Frefも既知であるから、A/D変換器41からのビート信号41aの信号周期も所定の計算から既知となる。
【0066】
即ち、例えば、標準信号100aの周波数Foutが5.001GHzであり、基準信号14aの周波数Frefが10MHzであるとすれば、ビート信号41aの周波数Fは、1MHz(=|5.001GHz−500×10MHz|)と算出される。
【0067】
上述したように周波数ディバイダ42の分周数Mが分周数設定部6により設定され、その分周数Mで分周された基準信号14aのクロックで、A/D変換器41から出力されるビート信号41aがデータ間引き部43により一定周期で抽出されて補正量算出部40に出力される。このため、図3に示すようにA/D変換器41からのビート信号41aのうち、一周期おきのビート信号43aが抽出周期t0、t1、t2、・・・に抽出されて出力されることとなる。
【0068】
以下、標準信号発生器100に位相ドリフトが発生していていない場合、位相ドリフトが発生している場合、その位相ドリフトの補正を行う場合における位相補正データ生成部4及び位相補正部7の動作をそれぞれ説明する。
【0069】
<位相ドリフトがない場合>
十分なウォームアップ時間が確保されたり、標準信号発生器100が恒温設備内に設置されて環境温度が一定に保たれている状態においては、位相の変動が抑制されているため、データ間引き部43からのビート信号43aは、図3に示すように一定の位相で出力される。
【0070】
よって、ある一時点を基準として、その一つ直前に間引かれてデータ間引き部43から出力されたビート信号43aの電圧Vn−1と、その基準時点において出力されたビート信号43aの電圧Vとの電圧差ΔVは‘0’となる。
【0071】
検出手段及び換算手段としての補正量算出部40は、データ間引き部43による抽出周期の相前後する周期において抽出されたビート信号43aの電圧を検出し、その直前に出力されたビート信号43aの電圧を保持しておき、電圧差ΔVを算出する。ここで、相前後する周期において抽出されたビート信号43aは、ある一時点を基準とした抽出周期と、その直前又は直後の抽出周期とにおいて抽出されたビート信号43aのことである。
【0072】
そして、補正量算出部40は、その電圧差ΔVを位相ドリフト量Δθdriftと換算して位相補正部7の減算器70に出力する。このため、第2レジスタ72には、第1レジスタ71に格納される位相増分Δθ(=Δθ−0)が格納されて、第1レジスタ71と第2レジスタ72との値は同一となる。従って、マルチプレクサ73がどちらのレジスタを選択しても、位相アキュムレータ80に入力される位相増分は等しくなり、位相の補正を行わずとも、DDS部8から出力されるDDS信号8aは一定の位相増分で動く信号となる。
【0073】
<位相ドリフトが発生している場合>
位相ドリフトの補正を行わないとして設定しているときには、周波数ディバイダ42の出力を無効にするように、分周数設定部6が設定する。このとき、データ間引き部43からはビート信号43aが出力されず、マルチプレクサ73は常に第1レジスタ71を選択するため、第1レジスタ71に格納されている位相増分ΔθがDDS部8に出力される。
【0074】
このとき、A/D変換器41から出力されるビート信号41aは、図4(a)に示すように一定の位相増分Δθで位相が回転して動く信号となる。このビート信号41aのうちデータ間引き部43が出力するビート信号43aは、図4(a)に示すような位相ドリフトが生じた状態となる。
【0075】
<位相ドリフト補正を行う場合>
位相ドリフトの補正を行う場合は、先ず、上述したように周波数ディバイダ42の分周数Mを定める。この分周数Mで分周した基準信号42aのクロックでデータ間引き部43がA/D変換器41からの出力を間引き、抽出周期t0、t1、t2・・・にビート信号43aを出力する。
【0076】
このとき、ある時点を基準として、一つ前に間引かれて出力されたビート信号43aの電圧Vn−1と、その基準時点において間引きかれて出力されたビート信号43aの電圧Vとは、位相ドリフトの補正周期Tcorよりも遅い周期で変位し、その変位の度合いが小さいとすれば、次式(c)のように考えられる。
【0077】
n−1 =A・sin(2πFout・tn−1+θn−1
=A・sin(2πFout・Tout+θ0n−1
=A・sin(2πFout・t+θ
=A・sin(2πFout・Tout+θ0) ・・・(c)
【0078】
尚、tは、ある時点を基準としたときにA/D変換したときの時刻、tn−1 はその基準時刻tの直前の時刻、θは、基準時刻tにA/D変換器41から出力されたビート信号41aの位相オフセット、θ0は、基準時刻tに出力されたビート信号41aの0°からの位相オフセット、θn−1は、時刻tn−1に出力されたビート信号41aの位相オフセット、θ0n−1は、時刻tn−1に出力されたビート信号41aの0°からの位相オフセット、をそれぞれ表している。また、Toutは、標準信号100aの周期を表している。
【0079】
よって、位相ドリフトの補正周期Tcorの間に生じた位相ドリフト量Δθdriftは、ビート信号41aの電圧V、Vn−1の振幅Aに基づいて、次式(d)のように計算できる。
【0080】
Δθdrift=θ−θn−1
=sin−1(V/A)−sin−1(Vn−1/A)
≒(V−Vn−1)/A ・・・(d)
但し、Vn−1/A≪1、V/A≪1であるものとする。
【0081】
このように計算した位相ドリフト量Δθdriftは、第1レジスタ71の位相増分Δθから減算されて、第2レジスタ72に位相増分dΔθデータ72aとして格納される。そして、基準信号14aが生成・出力されてから第1レジスタ71に値が格納されるまでの時間以上の間、遅延器44により遅延させた周波数ディバイダ42からの基準信号42aをマルチプレクサ73に出力する。
【0082】
これにより、第1周波数変換器20からの出力信号20aを動作クロックとして、その1クロック分で位相アキュムレータ80に与えられる位相増分データ73aを、第2レジスタ72の位相増分dΔθを参照するように当該第2レジスタ72が選択される。DDS部8の動作クロックの動作エッジで位相アキュムレータ80に与えられる位相増分データ73aは、通常の位相増分Δθから位相ドリフト量Δθdriftを減算したものである。
【0083】
従って、DDS信号8aの位相が位相ドリフト量Δθdrift分だけ逆相に動き、主発振器32の位相同期ループの働きによって、主発振器32からの標準信号100aの位相がDDS信号8aに同期するため、図4(b)に示すように位相ドリフト量Δθdrift分だけ位相が補正される。また、この位相の補正が補正周期Tcorおきに行われるため、位相ドリフトが一定周期毎に補正される。よって、標準信号発生器100の最小分解能以下の周波数成分をもった位相ドリフトが補正され、位相が安定した標準信号100aが得られる。
【0084】
以上、本実施形態によれば、基準信号生成部1から出力された基準信号14aの周波数をサンプリング周波数として標準信号100aをA/D変換するため、A/D変換器41は標準信号100aをアンダーサンプリングすることとなる。このため、広帯域の標準信号100aであっても、標準信号発生器100の最小分解能以下の位相ドリフトの検出が可能になる。
【0085】
また、A/D変換器41からのビート信号41aを所定の分周数Mで分周した基準信号42aの周期で間引いて抽出した後に、その抽出したビート信号43aの電圧差ΔVを位相ドリフト量Δθdriftに換算して算出する。このため、A/D変換器41からのビート信号41aから一定周期おきに抽出することで、ビート信号41a毎の電圧差を位相ドリフト量Δθdriftに換算することができる。
【0086】
従って、その算出した位相ドリフト量Δθdriftに基づいて位相補正を行うことで、恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器100のウォームアップ時間の短縮を図ることができる。
【0087】
尚、上述した実施形態では、位相ドリフトの補正周期Tcorでデータ間引き部43がビート信号41aを間引いたときに、抽出したビート信号43aが正弦波のピークやボトムの変動が小さいところの信号になってしまったときは、図5に示すように電圧差ΔVが小さくなり、位相ドリフト量Δθdriftの算出に誤差を生じる可能性がある。
【0088】
このため、ビート信号43aの絶対値が正弦波の勾配が最大となる0V付近となる周期で抽出するように初期設定を行うこととしてもよい。具体的には、データ間引き部43が抽出したビート信号43aの電圧値の絶対値を検出し、その検出した絶対値が所定値以上であった場合には、DDS周波数設定部5が、第1レジスタ71の位相増分Δθの値を僅かにずらし、DDS信号8aの周波数をずらして位相ドリフトを発生させる。
【0089】
これにより、シフト手段としてのデータ間引き部43がビート信号43aを抽出する抽出周期のシフトを行う。そして、更に抽出したビート信号43aの絶対値が0V近傍になったら、第1レジスタ71の値を正しい位相増分Δθの値に戻すという初期位相設定を行う。これにより、位相ドリフト量Δθdriftの算出の誤差を低減し、位相補正の精度を向上させることができる。
【0090】
また、データ間引き部43が抽出した相連なるビート信号43aの電圧差を検出して、その検出した電圧差が所定値以下であった場合に、同様の初期位相設定を行うこととしてもよい。
【0091】
また、上述した標準信号発生器100を複数設け、一つの局部発振器200を共有することで、図6に示すような標準信号発生システムSを構成することとしてもよい。図6に示す標準信号発生システムSは、局部発振器200と、複数の標準信号発生器100,101,・・・,10n(nは自然数)とを具備して構成される。尚、各標準信号発生器の回路構成は、図1に示す標準信号発生器100と同様であるため、その説明は省略する。
【0092】
各標準信号発生器は、局部発振器200から出力される局部発振信号200aに基づいて基準信号を生成して、上述した実施形態と同様の標準信号の生成、位相ドリフト量Δθdriftの算出、位相補正等を行う。これにより、複数の標準信号発生器個々に生ずる位相ドリフトを低減させて、局部発振信号200aに同期した標準信号を複数出力する標準信号発生システムSを実現することができる。
【0093】
また、標準信号発生器100を図7に示す変調装置300や復調装置400に接続するとで、標準信号100aを変調や復調に用いることとしてもよい。図7(a)に示す変調装置300は、標準信号発生器100からの標準信号100aに基づいて搬送信号を生成し、その搬送信号を送信データ300aで変調して変調信号300bを出力する。
【0094】
また、図7(b)においては、ダウンコンバータ500によって受信信号500aに標準信号100aをミキシングして周波数変換し、IF信号500bを復調装置400に入力する。復調装置400は、そのIF信号500bのA/D変換、検波等を行って復調処理を行う。
【0095】
このように、本実施形態の標準信号発生器100を用いることで、位相変調による変調信号の解析や信号特性の測定、製造検査等においても位相の安定した標準信号100aを用いて解析や測定の精度を高めることができる。
【図面の簡単な説明】
【0096】
【図1】標準信号発生器の回路構成の一例を示すブロック図。
【図2】DDS部の回路構成の一例を示すブロック図。
【図3】位相ドリフトが発生していないときの標準信号とA/D変換器が出力するビート信号の信号例を示す図。
【図4】位相ドリフトが発生しているときの標準信号とA/D変換器が出力するビート信号の信号例を示す図。
【図5】変形例における標準信号とA/D変換器が出力するビート信号の信号例を示す図。
【図6】標準信号発生システムのシステム構成の一例を示すブロック図。
【図7】標準信号を変調や復調に用いる場合のブロック図。
【符号の説明】
【0097】
1 基準信号生成部
2 周波数変換部
3 主位相同期ループ部
4 位相補正データ生成部
5 DDS周波数設定部
6 分周数設定部
7 位相補正部
8 DDS部
32 主発振器
40 補正量算出部
41 A/D変換器
42 周波数ディバイダ
43 データ間引き部
44 遅延器
70 減算器
71 第1レジスタ
72 第2レジスタ
73 マルチプレクサ
100 標準信号発生器
100a 標準信号
200 局部発振器
200a 局部発振信号
S 標準信号発生システム
【出願人】 【識別番号】000006507
【氏名又は名称】横河電機株式会社
【出願日】 平成18年9月25日(2006.9.25)
【代理人】 【識別番号】100090033
【弁理士】
【氏名又は名称】荒船 博司

【識別番号】100093045
【弁理士】
【氏名又は名称】荒船 良男


【公開番号】 特開2008−79261(P2008−79261A)
【公開日】 平成20年4月3日(2008.4.3)
【出願番号】 特願2006−259483(P2006−259483)