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【発明の名称】 遅延ロックループ回路
【発明者】 【氏名】平井 恭子

【氏名】藤原 秀雄

【要約】 【課題】安定なクロック信号を供給できる遅延クロックループ回路を提供する。

【構成】遅延ロックループ回路において、電圧制御遅延線回路は、複数段の遅延素子を備え、基準となるクロックから多相クロックを生成する。位相比較回路は、初段と最終段の遅延素子からの出力をそれぞれシングル波形に変換した第1と第2のクロックの位相差を求める。充電回路と放電回路は、前記位相差に対応する時間だけ充電電流および放電電流をそれぞれ生成し、補正回路は、この充電電流と放電電流の差を所定値に保つ。ローパスフィルタは、充電電流または放電電流により充放電され第1の制御電圧を生成する容量を備える。第2制御電圧生成回路は、第1制御電圧が所定の一定電圧になるように生成した第2の制御電圧を出力する。電圧制御遅延線回路は、多相クロック生成手段を制御する第1と第2の制御電圧を入力して、第1と第2のクロックの間の位相差を一定にする。
【特許請求の範囲】
【請求項1】
複数段の遅延素子を備え、基準となるクロックを前記遅延素子に入力し、前記差動クロックを順に遅延させて、位相差が順次異なる多相クロックを生成する多相クロック生成手段を含む電圧制御遅延線回路と、
初段の遅延素子からの出力をシングル波形に変換した第1のクロックと、最終段の遅延素子の出力をシングル波形に変換した第2のクロックとの位相差を求める位相比較回路と、
前記位相差を入力して、前記位相差に対応する時間だけ充電電流および放電電流をそれぞれ生成する充電回路と放電回路と、前記充電電流と放電電流の差を所定値に保つ補正回路と、前記充電電流または放電電流により充放電され第1の制御電圧を生成する容量を備えるローパスフィルタとを備える平滑回路と、
前記平滑回路からの前記第1制御電圧が所定の一定電圧になるように生成した第2の制御電圧を出力する第2制御電圧生成回路とを備え、
前記電圧制御遅延線回路は、前記多相クロック生成手段を制御する前記第1と第2の制御電圧を入力して、前記第1と第2のクロックの間の位相差を一定にする
ことを特徴とする遅延ロックループ回路。
【請求項2】
前記補正回路は、前記充電回路と放電回路により生成される充電電流と放電電流の差を電圧にて抽出する充放電電流差抽出回路と、前記充放電電流差抽出回路により抽出された電圧を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記充電回路の制御電圧を生成する演算増幅器とからなることを特徴とする請求項1記載の遅延ロックループ回路。
【請求項3】
前記充電回路および放電回路は、
ゲートを第2のPMOSトランジスタのゲートに接続し、ソースを第1の電源に接続した、第3のPMOSトランジスタと、
ソースを前記第3のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す電圧をゲートに入力して、前記ローパスフィルタに充電電流を出力する第4のPMOSトランジスタと、
ソースを前記第4のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す信号をゲートに入力して、前記ローパスフィルタに放電電流を出力する第4のNMOSトランジスタと、
ゲートを第2のNMOSトランジスタのゲートに接続し、ソースを第2の電源に接続し、ドレインを前記第4のNMOSトランジスタのソースに接続した第5のNMOSトランジスタとを備え、
前記補正回路は、
第1の電源に一端を接続した定電流源と、
前記定電流源の他端にドレインとゲートを接続し、ソースを第2の電源に接続した第1のNMOSトランジスタと、
ゲートを前記第1のNMOSトランジスタのドレインとゲートに接続し、ソースを第2の電源に接続した第2のNMOSトランジスタと、
ソースを前記第2のNMOSトランジスタのドレインに接続した常時オンの第3のNMOSトランジスタと、
ドレインを前記第3のNMOSトランジスタのドレインに接続した常時オンの第1のPMOSトランジスタと、
ドレインを前記第1のPMOSトランジスタのソースに接続し、ソースを第1の電源に接続した第2のPMOSトランジスタと、
前記第3のNMOSトランジスタと前記第1のPMOSトランジスタとの接続部を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記第2のPMOSトランジスタおよび前記第3のPMOSトランジスタのゲートの制御電圧を生成する演算増幅回路とを備える
ことを特徴とする請求項1記載の遅延ロックループ回路。
【請求項4】
前記電圧制御遅延線回路は、
前記複数段の遅延素子を含む前記多相クロック生成手段と、
前記第1制御電圧を電流に変換して、前記多相クロック生成手段の複数段の遅延素子に対して第1バイアス電流が流れるように制御する第1バイアス回路と、
前記第2制御電圧を電流に変換して、前記多相クロック生成手段の複数段の遅延素子に対して第2バイアス電流が流れるように制御する第2バイアス回路と
を備えることを特徴とする請求項1から3のいずれかに記載の遅延ロックループ回路。
【請求項5】
前記第2制御電圧生成回路は、前記第1と第2のクロック間の遅延時間の変動に対する第2制御電圧の応答性が、第1制御電圧の応答性よりも遅いことを特徴とする請求項1から4のいずれかに記載の遅延ロックループ回路。
【請求項6】
前記電圧制御遅延線回路は、第1制御電圧の変動に対する、前記第1と第2のクロック間の遅延時間の変動率が第2制御電圧の変動に対する前記第1と第2のクロック間の遅延時間の変動率よりも小さいことを特徴とする請求項1から5のいずれか記載の遅延ロックループ回路。
【請求項7】
前記第2制御電圧生成回路は、一方の入力端に入力された第1制御電圧が他方の入力端に入力された所定の電圧になるように負帰還をかけて第2制御電圧を生成し、前記電圧制御遅延線回路に出力する演算増幅器からなることを特徴とする請求項1から6のいずれかに記載の遅延ロックループ回路。
【請求項8】
基準クロックを2値化して多相クロックを生成する、請求項1〜7のいずれかに記載された遅延ロックループ回路と、
差動入力信号を2値化するレシーバ回路と、
前記遅延ロックループ回路からの前記多相クロックを用いて前記レシーバ回路からの2値化データをサンプリングするオーバーサンプリング回路と
前記オーバーサンプリング回路によりサンプルされたデータに対し位相同期をおこなって、データを復元するクロックデータリカバリ回路と
からなるシリアル通信送受信システム。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、高速シリアルデータ伝送に関する。
【背景技術】
【0002】
最近、製品のインターフェイス速度が高速化してきており、高速シリアル通信を使ったシステムの開発が進んできている。そのようなシステムの場合、伝送される信号はデータのみであり、受信側でデータを抽出する必要がある。外部データと内部クロックの位相は同期していないので、データを抽出するためにクロックデータリカバリ回路が用いられる。しかし、システムの転送レートが高速化し、位相同期させるのが難しくなってきている。
【0003】
伝送信号からデータを抽出する高速シリアル通信受信システムでは、差動入力信号を2値化してオーバサンプリング回路に送る。一方、DLL回路は多相クロックを生成して、オーバサンプリング回路へ供給する。オーバサンプリング回路は、その多相クロックを用いてサンプリングをし、次に、クロックデータリカバリ回路16が、外部データに対する位相同期をおこなう。
【0004】
DLL回路では、デューティ比50%である差動クロックを複数段の差動バッファで遅延させるが、それぞれのタップから出力することで、多相クロックを生成している。ここで、DLL回路内のチャージポンプでは、第1段の差動バッファからの出力をシングル波形に変換した第1のクロックと最終段の差動バッファからの出力をシングル波形に変換した第2のクロックを位相比較器に入力し、その位相差が180°となるように調整する。ここで、位相差が180°よりも大きいか小さいかに応じて、次段のLPFにおける容量のための充放電電流を負帰還をかけて制御する。こうして、クロック位相を調整する。
【0005】
なお、本発明では、遅延ロックループ回路において充放電電流を制御するが、特開2003-87115号公報は、遅延ロックループ回路などに用いるチャージポンプ回路を記載している。チャージポンプ回路における充電電流と放電電流を同じにするために、充電経路を形成するPMOSトランジスタと放電経路を形成するNMOSトランジスタの充電電流と放電電流との差をセンスアンプで検出し、その電流差を0にするようにゲートを制御する。これにより、チャージポンプの電流量の絶対値の変動が抑えられる。また、チャージポンプの構成素子の飽和領域で補償して安定に動作できる。
【特許文献1】特開2003−87115号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかし、上述のDLL回路における安定化の動作は、チャージポンプの充放電電流が同じであるときに成り立つが、充電電流と放電電流の量にずれが生じた時は、ロック時のUP/DN信号の幅にずれが生じる。UP/DN信号は、180°より大きいときまたは小さいときに出力される信号である。プロセスや温度・電源電圧等が変動した時に、充放電の電流量にずれが生じやすくなるが、その時に、第1段の差動バッファからの出力をシングル波形に変換した第1のクロックと最終段の差動バッファからの出力をシングル波形に変換した第2のクロックの位相差が180°でなくなる。
【0007】
また、高速シリアル通信では、回路動作高速化のために微細プロセスを使用するが、そのためトランジスタサイズが縮小し電源電圧仕様が低下しているので、カレントミラー回路で生成する電流量の絶対値にずれが生じやすくなっている。たとえば、充電電流が放電電流より大きくなった場合は、位相差が180°より大きいことを示すUP信号の幅が位相差が180°より小さいことを示すDN信号の幅よりも小さくなったところでロックするので、8つの位相は多相クロックの最初と最後で位相差が等間隔でなくなる。電流の差が大きい場合は、位相差が逆転することもある。
【0008】
こうして位相差にずれが生じると、オーバサンプリング回路でサンプリング処理するデータにデューティずれが生じる。たとえば、最小の1UIのデータを処理する場合は、理想的な位相差を持った多相クロックで処理する場合、8ビットが単位データとなるが、それが位相ずれを生じた場合、7ビットや9ビットになる。すると、次段のクロックデータリカバリ回路で位相差を補正する場合に誤動作が生じる。シリアルデータでのエラーレートはBER=10−12が一般的であるので、大量のデータ伝送に対して正常動作を保証する必要がある。しかし、DLL回路の内部で位相誤差を持つ場合、受信データにジッタを含んだことと同じ状態となり、エラーレートが悪化する懸念が生じる。
【0009】
本発明の目的は、安定なクロック信号を供給できる遅延クロックループ回路を提供することである。
【課題を解決するための手段】
【0010】
本発明に係る遅延ロックループ回路は、
複数段の遅延素子を備え、基準となるクロックを前記遅延素子に入力し、前記差動クロックを順に遅延させて、位相差が順次異なる多相クロックを生成する多相クロック生成手段を含む電圧制御遅延線回路と、
初段の遅延素子からの出力をシングル波形に変換した第1のクロックと、最終段の遅延素子の出力をシングル波形に変換した第2のクロックとの位相差を求める位相比較回路と、
前記位相差を入力して、前記位相差に対応する時間だけ充電電流および放電電流をそれぞれ生成する充電回路と放電回路と、前記充電電流と放電電流の差を所定値に保つ補正回路と、前記充電電流または放電電流により充放電され第1の制御電圧を生成する容量を備えるローパスフィルタとを備える平滑回路と、
前記平滑回路からの前記第1制御電圧が所定の一定電圧になるように生成した第2の制御電圧を出力する第2制御電圧生成回路とを備え、
前記電圧制御遅延線回路は、前記多相クロック生成手段を制御する前記第1と第2の制御電圧を入力して、前記第1と第2のクロックの間の位相差を一定にする。
【0011】
前記遅延ロックループ回路において、好ましくは、前記補正回路は、前記充電回路と放電回路により生成される充電電流と放電電流の差を電圧にて抽出する充放電電流差抽出回路と、前記充放電電流差抽出回路により抽出された電圧を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記充電回路の制御電圧を生成する演算増幅器とからなる。
【0012】
前記遅延ロックループ回路において、前記平滑回路は、たとえば、
第1の電源に一端を接続した定電流源と、
前記定電流源の他端にドレインとゲートを接続し、ソースを第2の電源に接続した第1のNMOSトランジスタと、
ゲートを前記第1のNMOSトランジスタのドレインとゲートに接続し、ソースを第2の電源に接続した第2のNMOSトランジスタと、
ソースを前記第2のNMOSトランジスタのドレインに接続した常時オンの第3のNMOSトランジスタと、
ドレインを前記第3のNMOSトランジスタのドレインに接続した常時オンの第1のPMOSトランジスタと、
ドレインを前記第1のPMOSトランジスタのソースに接続し、ソースを第1の電源に接続した第2のPMOSトランジスタと、
ゲートを前記第2のPMOSトランジスタのゲートに接続し、ソースを第1の電源に接続した、第3のPMOSトランジスタと、
ソースを前記第3のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す電圧をゲートに入力して、前記ローパスフィルタに充電電流を出力する第4のPMOSトランジスタと、
ソースを前記第4のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す信号をゲートに入力して、前記ローパスフィルタに放電電流を出力する第4のNMOSトランジスタと、
ゲートを前記第2のNMOSトランジスタのゲートに接続し、ソースを第2の電源に接続し、ドレインを前記第4のNMOSトランジスタのソースに接続した第5のNMOSトランジスタと、
前記第3のNMOSトランジスタと前記第1のPMOSトランジスタとの接続部を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記第2のPMOSトランジスタおよび前記第3のPMOSトランジスタのゲートの制御電圧を生成する演算増幅回路とを備える。
【0013】
前記遅延ロックループ回路において、前記電圧制御遅延線回路は、好ましくは、
前記遅延バッファを含む前記多相クロック生成手段と、
前記第1制御電圧を電流に変換して、前記多相クロック生成手段の遅延バッファに対して第1バイアス電流が流れるように制御する第1バイアス回路と、
前記第2制御電圧を電流に変換して、前記多相クロック生成手段の遅延バッファに対して第2バイアス電流が流れるように制御する第2バイアス回路とを備える。
【0014】
前記遅延ロックループ回路において、前記第2制御電圧生成回路は、好ましくは、前記第1と第2のクロック間の遅延時間の変動に対する第2制御電圧の応答性が、第1制御電圧の応答性よりも遅い。
【0015】
前記遅延ロックループ回路において、前記電圧制御遅延線回路は、好ましくは、第1制御電圧の変動に対する、前記第1と第2のクロック間の遅延時間の、変動率が第2制御電圧の変動に対する、前記第1と第2のクロック間の遅延時間の、変動率よりも小さい。
【0016】
前記遅延ロックループ回路において、前記第2制御電圧生成回路は、好ましくは、一方の入力端に入力された第1制御電圧が他方の入力端に入力された所定の電圧になるように負帰還をかけて第2制御電圧を生成し、前記電圧制御遅延線回路に出力する演算増幅器からなる。
【0017】
本発明に係るシリアル通信送受信システムは、基準クロックを2値化して多相クロックを生成する前記遅延ロックループ回路と、差動入力信号を2値化するレシーバ回路と、前記遅延ロックループ回路からの前記多相クロックを用いて前記レシーバ回路からの2値化データをサンプリングするオーバーサンプリング回路と、前記オーバーサンプリング回路によりサンプルされたデータに対し位相同期をおこなって、データを復元するクロックデータリカバリ回路とからなる。
【発明の効果】
【0018】
本発明に係る遅延ロックループ回路においては、第1の制御電圧を生成する平滑回路と、前記第1制御電圧が所定の電圧になるように生成した第2制御電圧を電圧制御遅延線回路に出力する第2制御電圧生成回路とを備えることで、電源、温度、プロセスによらず等しい充電電流で、第1制御電圧が電源、温度、プロセスによらず所定の電位となるように電圧制御遅延線回路を制御できる。
【発明を実施するための最良の形態】
【0019】
以下、添付の図面を参照して発明の実施の形態を説明する。
【0020】
図1は、伝送信号からデータを抽出する高速シリアル通信受信システムの構成例を示す。この高速シリアル通信受信システムの構成は従来と同様である。位相ロックループ(PLL)回路からの基準クロックを遅延ロックループ(DLL)回路10へ入力し、DLL回路10で生成した多相クロックをオーバサンプリング回路12へ供給する。一方、レシーバ14は差動入力信号を2値化してオーバサンプリング回路12に送る。オーバサンプリング回路12は、2値化データに対して、DLL回路10からの多相クロックを用いてサンプリング処理を実施し、次に、クロックデータリカバリ回路(CDR)16が、外部データに対する位相同期を実現している。すなわち、クロックデータリカバリ回路16は、サンプリングしたデータに対し、所定の応答性をもって、最適なクロックの位相を選択し、データを復元する。よって、外部データの位相変動に対して、クロックデータリカバリ回路16でのクロックの位相が追従し、正確なデータの読み出しを行える。
【0021】
図2は、DLL回路10の1例を示す。このDLL回路10では、電圧制御遅延線回路30は、遅延素子である複数段の差動バッファ20を含む遅延回路とバイアス回路32とからなる。電圧制御遅延線回路30では、位相ロックループ(PLL)などから、基準となるデューティ比50%の差動クロックを複数段の差動バッファ20に入力し、差動クロックを順に遅延する。そして、それぞれのタップから取り出して、位相差の異なる多相クロックを出力する。具体例では、遅延素子として5段の差動バッファ20を用いて差動クロックを遅延する。それぞれの差動バッファの出力を反転することで位相の異なる8つのクロックPH0〜PH7を生成する。1段あたりのバッファの遅延量は、1周期に対して、1/8位相となり、8つのクロックPH0からPH7は、等間隔の位相差をもつ。以下に説明するように、位相比較器22などにより、初段の差動バッファからの出力をシングル波形に変換した第1クロックと最終段の差動バッファからの出力をシングル波形に変換した第2クロックとの位相比較を行い、それに基づいて、バッファ回路32によって、差動バッファ20における差動クロックの遅延の値を可変させるための制御信号PC、NCを差動バッファ20に出力して、第1クロックと第2クロックの位相差を一定にする。
【0022】
位相比較器(PD)22は、初段の差動バッファからの出力をシングル波形に変換した第1クロックPH0と、最終段の差動バッファからの出力をシングル波形に変換した第2クロックPH4'を入力する。そして、2つのクロックPH0とPH4'の立ち上がりエッジを観測し、PH0-PH4'間の位相差に対してUP信号を、PH4'-PH0間の位相差に対してDN(Down)信号を生成して、次の平滑回路24へ送る。UP信号とDN信号は、それぞれ、第2クロックより位相差が180°より大きいことと小さいことを示し、位相差の絶対値に対応する幅を有する。
【0023】
平滑回路24は、充放電電流を生成するチャージポンプ回路(CP)26と、充放電電流で充放電される容量を備えるローパスフィルタ(LPF)28からなり、入力されるUP/DN信号に応じて第1の制御信号VCOIN1を出力する。チャージポンプ回路26は、電源、温度、プロセスによらず、所定の制御電圧において充電電流と放電電流の差が同一になるように補正された出力CPOを出力する。この出力CPOにより、ローパスフィルタ28における容量が充放電され、容量の電圧が、第1の制御信号VCOIN1として、電圧制御遅延線回路30内のバイアス回路32に出力されるとともに、演算増幅器(AMP1)34の一方の入力端(VCOIN1)にも出力される。
【0024】
チャージポンプ回路26についてさらに説明する。図3は、チャージポンプ回路26の構成例を示す。チャージポンプ回路26において、充放電電流補正回路は、位相比較器22からのUPパルス/DNパルスに基づいて、次段のローパスフィルタ28の容量を充電及び放電するための出力CPOを、所定の基準電圧VREFを用いて制御する。
【0025】
具体的に説明すると、第1の電源VCCに一端を接続した定電流ICNが流れる定電流源40は、NMOSトランジスタMN0と直列に接続される。NMOSトランジスタMN0(42)では、定電流源40の他端にドレインとゲートを接続し、ソースを第2の電源GNDに接続している。NMOSトランジスタMN0(42)のドレインは、さらに、NMOSトランジスタNM1(50)とNMOSトランジスタNM4(60)のゲートに接続される。NMOSトランジスタMN0(42)には電流ICNが流れる。
【0026】
一方、充放電電流差を抽出するための充放電電流差抽出回路は、第1の電源VCCと第2の電源GNDの間に直列に接続されるPMOSトランジスタMP1(44)、PMOSトランジスタMP2(46)、NMOSトランジスタMN2(48)およびNMOSトランジスタNM1(50)からなる。NMOSトランジスタNM1(50)は、ゲートをNMOSトランジスタNM0(42)のドレインとゲートに接続し、ソースを第2の電源GNDに接続した、NMOSトランジスタMN0(42)のカレントミラー回路であり、充放電電流差抽出回路の放電側電流源となり、同じ電流ICNが流れる。NMOSトランジスタMN2(48)は、ソースをNMOSトランジスタNM1(50)のドレインに接続し、ゲートを第1の電源に接続する。これにより常時オンで動作する。PMOSトランジスタMP2(46)は、ドレインをNMOSトランジスタMN2(48)のドレインに接続し、ゲートを第2の電源に接続する。これにより常時オンで動作する。PMOSトランジスタMP1(44)は、ドレインをPMOSトランジスタMP2(46)のソースに接続し、ソースを第1の電源に接続していて、充放電電流差抽出回路の充電側電流源となり、電流ICPが流れる。ICP=ICNである。PMOSトランジスタMP2(46)とNMOSトランジスタMN2(48)の接続点の電圧は、演算増幅器AMP0(52)の1つの入力端子に出力される。
【0027】
また、充放電回路は、PMOSトランジスタMP4(54)、PMOSトランジスタMP5(56)、NMOSトランジスタMN5(58)およびNMOSトランジスタMN4(60)からなり、第1の電源VCCと第2の電源GNDの間に直列に接続され、出力CPOをローパスフィルタ28に出力する。PMOSトランジスタMP4(54)は、ゲートをPMOSトランジスタMP1(44)のゲートに接続し、ソースを第1の電源に接続していて、UPパルスに応じてLPF28の容量を充電する際の電流源となり、電流ICPが流れる。PMOSトランジスタMP5(56)は、ソースをPMOSトランジスタMP4(54)のドレインに接続し、ゲートにUPパルスが入力されるとき、ローパスフィルタ28の容量を充電する。NMOSトランジスタMN5(58)は、ソースをPMOSトランジスタMP5(56)のドレインに接続し、ゲートにDNパルスが入力されるとき、ローパスフィルタ28の容量を放電する。NMOSトランジスタMN4(60)は、ゲートをNMOSトランジスタMN0(42)のゲートとドレイン及びNMOSトランジスタMN1(50)のゲートと接続し、ソースを第2の電源に接続し、ドレインをNMOSトランジスタMN5(58)のソースに接続した、NMOSトランジスタMN0(42)のカレントミラー回路であり、DNパルスに応じてローパスフィルタ28の容量を放電する際の電流源となり、NMOSトランジスタMN0(42)と同じく電流ICNが流れる。
【0028】
演算増幅回路AMP0(52)は、一方の入力端がNMOSトランジスタMN2(48)とPMOSトランジスタMP2(46)との接続部に接続され、他端の入力端が所定の基準電圧VREF、たとえば電源電圧VCCの1/2、に接続される。演算増幅回路AMP0(52)は、は、充放電回路における充放電電流の差によって生じる電圧差を検出し、演算増幅回路AMP0(52)の出力端をPMOSトランジスタMP1(44)およびPMOSトランジスタMP4(54)のゲートに接続し、帰還回路を構成する。
【0029】
以上に説明した充放電電流差抽出回路44〜50では、充電側電流源であるNMOSトランジスタNM1(50)は、NMOSトランジスタMN0(42)のカレントミラー回路であり、NMOSトランジスタNM1(50)を流れる電流ICNは、定電流源40とNMOSトランジスタMN0(42)により設定される。放電側電流源であるPMOSトランジスタMP1(44)を流れる電流ICPは電流ICNに等しい。ここで、演算増幅回路AMP0(52)は、PMOSトランジスタMP2(46)とNMOSトランジスタMN2(48)の接続点の電圧を入力し、所定の基準電圧VREFと比較して、PMOSトランジスタMP1(44)のゲートに帰還し、同時に、PMOSトランジスタMP4(54)のゲートに入力する。こうして、演算増幅回路52は、充放電電流差から決まる電位と所定の基準電圧VREFを比較することで充放電電流差を検出する。したがって、ローパスフィルタ28の充電時の電流源であるPMOSトランジスタMP4(54)は、充放電電流差抽出回路の放電側電流源であるPMOSトランジスタMP4(54)のゲート電圧で制御される。これにより、電源、温度、プロセスによらず充放電電流の差を補正された出力CPOが得られる。上述の帰還回路により、充電側電流源であるPMOSトランジスタ44の制御電圧を生成して充放電電流を補正するので、所定の電位において電源、温度、プロセスによらず等しい充電電流で動作するよう、充放電回路を制御できる。
【0030】
演算増幅器(AMP1)34は、第2制御電圧VCOIN2を生成する第2制御電圧生成回路として動作する。演算増幅器(AMP1)34の一つの入力端には、第1の制御電圧VCOIN1が、他の入力端には、所定の基準電圧(VREF)36、たとえば電源電圧VCCの1/2、が接続され、演算増幅器(AMP1)34の出力端は、バイアス回路32の他方の入力端に接続される。演算増幅器34は、第1制御電圧VCOIN1が所定の基準電圧(VREF)36になるように負帰還をかけて調整して、第2制御電圧VCOIN2を生成し、電圧制御遅延線回路30に出力する。
【0031】
このように、電圧制御遅延線回路30における制御電圧は、第1制御電圧VCOIN1及び第2制御電圧VCOIN2の2系統存在する。電圧遅延線制御回路30は、第1制御電圧VCOIN1及び第2制御電圧VCOIN2によって電圧制御遅延線回路30の出力クロックである第1のクロックと第2のクロックの間の遅延時間を制御する。
【0032】
ここで、電圧制御遅延線回路30は、第1制御電圧VCOIN1の変動に対する、第1と第2のクロック間の遅延時間の変動率が、第2制御電圧VCOIN2の変動に対する、第1と第2のクロック間の遅延時間の変動率よりも小さくなるように形成される。すなわち、第2制御電圧VCOIN2を生成する演算増幅器34は、第1と第2のクロックの間の、遅延時間の変動に対する第2制御電圧の応答性が、第1制御電圧の応答性よりも遅くなるように形成される。これにより、第1制御電圧VCOIN1は外部からの信号の位相変動に対応し、一方、第2制御電圧VCOIN2は外部の電圧・温度変動に対して、バッファ遅延値を補償できる。こうして、電源、温度、プロセスによらず等しい充電電流で、第1制御電圧VCOIN1が電源、温度、プロセスによらず所定の電位となるように、電圧制御遅延線回路30を制御できる。
【0033】
図4は、電圧制御遅延線回路内のバイアス回路32の構成例を示す。バイアス回路32は、入力された第1制御電圧VCOIN1に応じた制御電流と第2制御電圧VCOIN2に応じた制御電流の合成により、差動バッファ20への電流制御信号PC及びNCを生成する。
【0034】
バイアス回路32は、第1制御電圧VCOIN1を電流に変換して、差動バッファ20に対して第1バイアス電流が流れるように制御する第1バイアス回路と、第2制御電圧VCOIN2を電流に変換して、差動バッファ20に対して第2バイアス電流が流れるように制御する第2バイアス回路を備える。さらに説明すると、バイアス回路32では、PMOSトランジスタMP11(70)のドレインと第2の電源GNDとの間には、NMOSトランジスタMN11(74)と抵抗R11(76)の直列回路、及び、NMOSトランジスタMN12(78)と抵抗R12(80)の直列回路が並列に接続されている。NMOSトランジスタMN11(74)のゲートに第1制御電圧VCOIN1が入力され、NMOSトランジスタMN12(78)のゲートに第2制御電圧VCOIN2が入力される。これにより、第1制御電圧VCOIN1に応じた制御電流と第2制御電圧VCOIN2に応じた制御電流が合成され、PMOSトランジスタMP11(70)、NMOSトランジスタMN11(74)及びNMOSトランジスタMN12(78)の接続部から電流制御信号PCが遅延バッファ20に出力される。さらに、PMOSトランジスタMP11(70)とMP12(72)はカレントミラーを形成しており、各ソースは第1電源VCCに接続され、各ゲートは接続されてPMOSトランジスタMP11(70)のドレインに接続されている。PMOSトランジスタMP12(72)と第2の電源GNDとの間にはNMOSトランジスタMN13(80)が接続される。NMOSトランジスタMN13(80)において、ゲートとドレインが接続され、この接続部から電流制御信号NCが遅延バッファ20に出力される。
【0035】
図5及び図6は、それぞれ、第1制御電圧VCOIN1及び第2制御電圧VCOIN2に対する電圧制御遅延線の遅延時間特性例を示す。図5において、第1制御電圧VCOIN1がVCC/2である場合において、ffは電圧制御遅延線のゲインが最大のときを、ttは電圧制御遅延線のゲインが標準的な値であるときを、ssは電圧制御遅延線のゲインが最小のときをそれぞれ示している。また、図6は、第2制御電圧VCOIN2の変化に応じた特性の変化を示している。
【0036】
図5及び図6から分かるように、第1制御電圧VCOIN1及び第2制御電圧VCOIN2において、制御電圧が大きくなるとバッファ遅延値の逆数は大きくなる(バッファ遅延値は小さくなる)。ただし、第1制御電圧VCOIN1の場合は、外部からの信号の位相変動に対応するための周波数可変範囲があることが最低限必要な条件となり、第2制御電圧VCOIN2の場合は外部の電圧と温度の変動に対してバッファ遅延値を補償するように設計する必要がある。
【0037】
したがって、電圧制御遅延線回路30は、初段の遅延素子からの出力をシングル波形に変換した第1のクロックと、最終段の遅延素子の出力をシングル波形に変換した第2のクロックの間の遅延時間の、第1制御電圧VCOIN1の変動に対する変動率が第2制御電圧VCOIN2の変動に対する変動率よりも小さくする。これにより、第1制御電圧VCOIN1に対する電圧制御遅延線のゲインを小さくすることができ、温度や電圧の外部条件が変動しても第2制御電圧VCOIN2で動作点を調整できる。
【0038】
以上に説明したように、電圧制御遅延線回路30は、第1と第2の制御電圧によって遅延素子(遅延バッファ)を制御し第1と第2のクロックを含む多相クロックを生成する遅延回路と、第1制御電圧VCOIN1を電流に変換して、遅延回路のバッファに対して第1バイアス電流が流れるように制御する第1バイアス回路と、第2制御電圧VCOIN2を電流に変換して、遅延回路の遅延素子に対して第2バイアス電流が流れるように制御する第2バイアス回路とからなる。これにより、電圧制御遅延線回路30において、第1制御電圧VCOIN1は、平滑回路24において充電電流ICPと放電電流ICNが所定の電圧VCC/2において電源、温度、プロセスによらず等しくなるように充電電流源の調整を行った電圧により電圧制御遅延線回路30を制御でき、また、第2制御電圧VCOIN2は、第1制御電圧VCOIN1が電源、温度、プロセスによらず所定の電圧VCC/2となるように電圧制御遅延線回路30を制御できる。
【0039】
また、以上に説明したように、遅延ロックループ回路は、第1の制御電圧を生成する平滑回路24と、平滑回路24からの第1制御電圧VCOIN1が所定の電圧になるように生成した第2制御電圧VCOIN2を電圧制御遅延線回路(VCDL)に出力する第2制御電圧生成回路34とを備えている。このため、電源、温度、プロセスによらず等しい充電電流で、第1制御電圧VCOIN1が電源、温度、プロセスによらず所定の電位となるように電圧制御遅延線回路30を制御できる。
【図面の簡単な説明】
【0040】
【図1】高速シリアル通信を使ったシステムの構成を示す図
【図2】DLL回路の回路図
【図3】チャージポンプ回路の回路図
【図4】DLLの電圧制御遅延線内バイアス回路の回路図
【図5】第1制御電圧VCOIN1の変化に応じた特性の変化を示すグラフ
【図6】第2制御電圧VCOIN2の変化に応じた特性の変化を示すグラフ
【符号の説明】
【0041】
10 遅延ロックループ(DLL)回路、 30 電圧制御遅延線回路、 20 差動バッファ、 22 位相比較器、 24 平滑回路、 26 チャージポンプ回路、 28 ローパスフィルタ、 30 電圧制御遅延線回路、 32 バイアス回路、 34 演算増幅器。 40 定電流源、 42 NMOSトランジスタMN0、 44 PMOSトランジスタMP1、 46 PMOSトランジスタMP2、 48 NMOSトランジスタMN2、 50 NMOSトランジスタNM1、 52 演算増幅回路AMP0、 54 PMOSトランジスタMP4、 56 PMOSトランジスタMP5、 58 NMOSトランジスタMN5、 60 NMOSトランジスタMN4。
【出願人】 【識別番号】000006747
【氏名又は名称】株式会社リコー
【出願日】 平成18年9月15日(2006.9.15)
【代理人】 【識別番号】100081422
【弁理士】
【氏名又は名称】田中 光雄

【識別番号】100098280
【弁理士】
【氏名又は名称】石野 正弘


【公開番号】 特開2008−72597(P2008−72597A)
【公開日】 平成20年3月27日(2008.3.27)
【出願番号】 特願2006−251158(P2006−251158)