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【発明の名称】 位相同期回路および電子機器
【発明者】 【氏名】松本 智宏

【氏名】植野 洋介

【要約】 【課題】位相同期回路において、発振回路の周波数変換ゲインのばらつきに起因する帯域やダンピングファクタのばらつきの発生を防止する。

【構成】ゲイン特性情報取得部107Aは、判定基準周波数f1,f2を使って、初期電流Iini と各周波数で発振させるための周波数制御電流Iosciとを合成して電流制御発振部101Aに供給しながら、実動時の電流制御発振部101Aの周波数変換ゲインKcco を規定する判定基準周波数f1,f2の各発振制御信号Iosci_1,Iosci_2の差の情報(Iout_2 )を測定し、そのデータを周波数比較結果保持部172_2に記憶しておく。位相同期動作時には、周波数比較結果保持部172_2に記憶しておいた周波数比較結果fcompのデータD(f2)に基づく制御電流Icpcnt を補正信号として使って、周波数変換ゲインKcco のばらつきが相殺されるように駆動部104Zを制御する。
【特許請求の範囲】
【請求項1】
発振制御信号に基づいて所定周波数の出力発振信号を出力する発振部と、前記発振部から出力された前記出力発振信号と外部から入力される入力信号の位相を比較する位相比較部と、ループフィルタ部と、前記位相比較部から出力された位相比較結果を示す信号に基づいて駆動信号を生成し当該駆動信号で前記ループフィルタ部を駆動する駆動部と、前記ループフィルタ部から出力されたループフィルタ出力信号に基づき、前記出力発振信号の位相が前記入力信号の位相に同期するように前記発振制御信号を生成する発振制御信号生成部とを備えた位相同期回路であって、
2種類の目標周波数を使って、所定の大きさの規定信号と前記発振部を各周波数で発振させるための補正分とを前記発振制御信号として供給しつつ実際の発振周波数と前記目標周波数との差を比較することで、実動時の前記発振部の入力信号−発振周波数変換ゲイン特性を規定するゲイン特性情報を取得して記憶しておくゲイン特性情報取得部を備え、
通常の位相同期動作時には、前記ゲイン特性情報取得部で取得されたゲイン特性情報に基づいて補正信号を生成し、実動時の前記入力信号−発振周波数変換ゲインと前記駆動部が前記ループフィルタ部を駆動する前記駆動信号との積が一定となるように、前記補正信号で前記駆動部を制御する
ことを特徴とする位相同期回路。
【請求項2】
前記ゲイン特性情報取得部は、
前記第1の目標周波数および前記第2の目標周波数のそれぞれについて、前記発振部から出力された前記出力発振信号の周波数と目標周波数との大小を比較する周波数比較部と、
前記第1の目標周波数および前記第2の目標周波数のそれぞれについて、前記周波数比較部による周波数比較結果を順次ビットの重付け順にビット別に記憶する周波数比較結果保持部と、
前記第1の目標周波数および前記第2の目標周波数のそれぞれについて、前記周波数比較結果保持部に記憶されているビット別の周波数比較結果に基づいて、周波数制御信号を順次生成する周波数制御信号生成部と、
前記第1の目標周波数についての前記周波数制御信号生成部で生成された周波数制御信号と前記第2の目標周波数についての前記周波数制御信号生成部で生成された周波数制御信号とを加算して最終的な周波数制御信号として前記発振制御信号生成部に供給する加算部と、
前記第2の目標周波数についての前記周波数制御信号生成部で生成された周波数制御信号を、ゲイン特性情報取得時には前記加算部に供給し、通常の位相同期動作時には前記駆動部側に供給されるように切り替える経路選択部と
を具備することを特徴とする請求項1に記載の位相同期回路。
【請求項3】
前記ゲイン特性情報取得部は、前記第2の目標周波数についての前記周波数制御信号生成部にて取得される前記第2の周波数制御信号をK倍することで前記補正信号を取得する信号変換部を具備し、
前記Kは、標準の前記入力信号−発振周波数変換ゲインと標準の前記駆動信号との積を、前記第1の目標周波数と前記第2の目標周波数との差分で除算した値に設定されている
ことを特徴とする請求項2に記載の位相同期回路。
【請求項4】
前記周波数制御信号生成部は前記周波数制御信号を電流モードで出力する構成を有しており、
前記信号変換部は、電流モードの第2の前記周波数制御信号を処理対象として、前記K倍をカレントミラー回路によって実現する構成を具備している
ことを特徴とする請求項3に記載の位相同期回路。
【請求項5】
前記周波数制御信号生成部は前記周波数制御信号を電圧モードで出力する構成を有しており、
前記信号変換部は、前記電圧モードの周波数制御信号を電流モードの前記周波数制御信号に変換する電圧電流変換部と、電圧電流変換部から出力された電流モードの第2の前記周波数制御信号を処理対象として、前記K倍をカレントミラー回路によって実現する構成とを具備している
ことを特徴とする請求項3に記載の位相同期回路。
【請求項6】
前記駆動部は、
前記駆動信号をチャージポンプ電流として出力するチャージポンプと、当該チャージポンプのバイアス電流であって前記チャージポンプ電流の1/β倍の電流を生成する電流源とを具備し、
前記ゲイン特性情報取得部で取得されたゲイン特性情報に基づいて前記電流源で生成されるバイアス電流の大きさを制御する
ことを特徴とする請求項4または5に記載の位相同期回路。
【請求項7】
前記ゲイン特性情報取得部は、
ゲイン特性情報取得時には、前記ビットの重付けが低下する方向に制御しながら、前記周波数比較部により順次所定のビット数に達するまで周波数比較を行ない、この周波数比較の都度、その周波数比較結果を前記周波数比較結果保持部の対応するビットに保持するように、周波数2分探索を実行する
ことを特徴とする請求項2に記載の位相同期回路。
【請求項8】
前記周波数比較部は、第1の目標周波数に対して分周比M1でかつ前記第2の目標周波数に対して分周比M2の前記第1および第2の目標周波数よりも低い周波数fLow を持つ判定基準信号の所定周期内における各目標周波数のクロック数をカウントし、そのカウント結果と前記分周比に応じた判定値との大小を比較することで、前記周波数比較を行なうものであり、
ばらつきによって取り得る前記入力信号−発振周波数変換ゲインの最大値をKoscimax、最上位ビットの周波数制御信号を規定する値をS、最上位ビットの周波数制御信号のばらつきをσとしたとき、前記所定のビット数Nと前記ビットの重付けを規定するスケーリングxとが、下記式(A)を満たす
ことを特徴とする請求項7に記載の位相同期回路。
【数A】


【請求項9】
前記発振部は、発振制御信号としての発振制御電流に基づいて発振する電流制御発振部であり、
前記周波数制御信号生成部は、前記周波数制御信号を電流モードで生成する
ことを特徴とする請求項1に記載の位相同期回路。
【請求項10】
前記発振部は、発振制御信号としての発振制御電圧に基づいて発振する電圧制御発振部であり、
前記周波数制御信号生成部は、前記周波数制御信号を電流モードで生成する
ことを特徴とする請求項1に記載の位相同期回路。
【請求項11】
前記周波数比較結果保持部は、入力されたクロック信号をカウントする2進カウンタ部を具備し、前記2進カウンタ部のカウント出力を使って、ビットの重付けの切替えタイミングを規定するビット別のビット切替信号を順次生成するビット切替信号生成部と、前記ビット切替信号生成部により生成された前記ビット切替信号の前記ビットの重付けの切替えタイミングで、前記周波数比較部からの周波数比較結果を取り込み記憶するビット別に設けられたデータ保持部とを有する
ことを特徴とする請求項2に記載の位相同期回路。
【請求項12】
前記周波数制御信号生成部は、ビットの重付けに応じたソース電流もしくはシンク電流を発生するビット別に設けられた1ビット電流源と、前記1ビット電流源が前記ソース電流および前記シンク電流の何れを発生するのかを前記周波数比較結果保持部に保持されているデータに応じて切り替える切替部とを具備し、ビット別の前記1ビット電流源の入出力電流を合成して出力することで、電流モードの前記周波数制御信号を生成する
ことを特徴とする請求項2に記載の位相同期回路。
【請求項13】
前記周波数制御信号生成部は、前記電流モードの周波数制御信号を電圧信号に変換することで、電圧モードの前記周波数制御信号を生成する電流電圧変換部をさらに具備する ことを特徴とする請求項12に記載の位相同期回路。
【請求項14】
発振制御信号に基づいて所定周波数の出力発振信号を出力する発振部と、前記発振部から出力された前記出力発振信号と外部から入力される入力信号の位相を比較する位相比較部と、ループフィルタ部と、前記位相比較部から出力された位相比較結果を示す信号に基づいて駆動信号を生成し当該駆動信号で前記ループフィルタ部を駆動する駆動部と、前記ループフィルタ部から出力されたループフィルタ出力信号に基づき、前記出力発振信号の位相が前記入力信号の位相に同期するように前記発振制御信号を生成する発振制御信号生成部とを有する位相同期回路を備えた電子機器であって、
前記位相同期回路は、2種類の目標周波数を使って、所定の大きさの規定信号と前記発振部を各周波数で発振させるための補正分を前記発振制御信号として供給しつつ実際の発振周波数と前記目標周波数との差を比較することで、実動時の前記発振部の入力信号−発振周波数変換ゲイン特性を規定するゲイン特性情報を取得して記憶しておくゲイン特性情報取得部を備え、
通常の位相同期動作時には、前記ゲイン特性情報取得部で取得されたゲイン特性情報に基づいて補正信号を生成し、実動時の前記入力信号−発振周波数変換ゲインと前記駆動部が前記ループフィルタ部を駆動する前記駆動信号との積が一定となるように、前記補正信号で前記駆動部を制御する
ことを特徴とする電子機器。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、たとえばテレビジョン装置や携帯電話などの受信用や送信用の通信装置や光ディスク装置などに使用される位相同期(PLL:Phase Locked Loop) 回路と、この位相同期回路を具備した電子機器に関する。
【背景技術】
【0002】
たとえば、各種の通信装置や送受信機、あるいは、光ディスク装置などの電子機器においては、位相同期(PLL:Phase Locked Loop) 回路が組み込まれることがある。
【0003】
図40は、位相同期回路を一般的に表わした回路ブロック図である。この図40に示す位相同期回路100Zの構成は、後述する非特許文献1〜3に記載の構成を一般化して示したものでもある。
【0004】
図示のように、位相同期回路100Zは、発振制御信号CNに基づき発振周波数fosciの出力発振信号Vout を生成する発振部101と、発振部101から出力された出力発振信号Vout の発振周波数fosciを1/αに分周して分周発振信号Vout1を取得する分周部102とを備える。
【0005】
また、位相同期回路100Zは、入力信号Vinと発振部101からの出力発振信号Vout もしくは分周部102からの分周発振信号Vout1の位相を比較し、比較結果である位相差を示す誤差信号を比較結果信号Vcompとして出力する位相比較部103と、位相比較部103から出力された比較結果信号Vcompに応じたチャージポンプ電流Icpを入出力する電流出力型の駆動部104Z(以下チャージポンプ部104と称する)と、少なくともループフィルタ容量Cpのコンデンサ(容量素子)164を備え、チャージポンプ部104からのチャージポンプ電流Icpに基づくコンデンサ164の充電電圧Vcpを利用して発振部101の発振周波数fosciを制御するための発振制御信号CNを生成するループフィルタ部106とを備えている。なお、本構成例では、ループフィルタ部106は、発振部101が電流制御発振部101Aであることに対応するように、コンデンサ164の充電電圧Vcpを発振制御電流Icnt に変換する電圧電流変換部166も具備している。
【0006】
このような構成の位相同期回路100Zにおいては、入力信号Vinと発振部101からの出力発振信号Vout (もしくは分周部102による分周発振信号Vout1)が位相比較部103に入力され、その位相誤差を示す比較結果信号Vcompを元にして、チャージポンプPLLの手法によって発振部101を発振させ、入力信号Vinに位相ロックした出力発振信号Vout を得る。
【0007】
ここで、チャージポンプPLLの解析には、線形化した閉ループ伝達関数が一般的に用いられ、チャージポンプ電流Icp、発振部101の入力信号−発振周波数変換ゲインKosci、コンデンサ164のループフィルタ容量Cp、ループフィルタ部106の変換ゲインKlp、ループフィルタ部106のダンピング効果Flp、分周部102の分周比αのとき、その帯域(自然角周波数)ωnおよびダンピングファクタζは、式(1−1)および式(1−2)のように表すことができる。なお、ループフィルタ部106の変換ゲインKlpとループフィルタ部106のダンピング効果Flpは、ループフィルタ部106の構成に応じたものとなる(詳細は実施形態で示す)。
【0008】
なお、ここでは、駆動部104Zの一例としてループフィルタ部106を電流モードで駆動するチャージポンプ104CPの場合で示しているが、回路理論上は、電流と電圧との間には「双対の理」が成立するので、チャージポンプ電流Icpに注目して電流モードで解析した式(1−1)および式(1−2)は、ループフィルタ部106を駆動する駆動電圧Vdrに注目して電圧モードで解析すれば式(1−3)および式(1−4)で示すことができる。なお、この式(1)の各々は、公知のものであるので、式の導出過程については説明を割愛する。
【0009】
【数1】


【0010】
しかしながら、実際に位相同期回路100ZがIC(Integrated Circui;半導体集積回路)で製造されると、チャージポンプ電流Icpや変換ゲインKlpや入力信号−発振周波数変換ゲインKosciなど、帯域ωnやダンピングファクタζを決めるパラメータが設計値からばらつくため、所望の値に帯域ωnやダンピングファクタζを設定することが困難となる。さらに、通常、様々な場所で使われることを考えると、温度によっても各パラメータは変動するため、さらに帯域ωnやダンピングファクタζは設定値からずれてしまうことになる。
【0011】
帯域ωnが設定値から大きくずれてしまうと、出力発振信号Vout が入力信号Vinに位相ロックするまでの期間、すなわちアクイジション時間も設定値から変動するため、位相同期回路100Zを利用した全体システムの設計が難しくなり、さらに帯域ωnが低くずれてしまった場合はジッタが増加してしまう。この問題を回避するためには、入力信号−発振周波数変換ゲインKosciの製造ばらつきや温度特性を補償する技術が必要不可欠になる。
【0012】
このような要求に応え得る仕組みとして、非特許文献1〜3に提案されている仕組みがある。
【0013】
【非特許文献1】ZHI-MING LIN,KUEI-CHEN HUANG,JUN-DA CHEN,and MEI-YUAN LIAO、“A CMOS VOLTAGE-CONTROLLED OSCILLATOR WITH TEMPERATURE COMPENSATED”、The Second IEEE Asia Pacific Conference on ASICs / Aug 28-30, 2000、p85〜86
【非特許文献2】Soon-Seob Lee,Tae-Geun Kim,Jae-Tack Yoo and Soo-Won Kim、“Process-and-temperature compensated CMOS voltage-controlled oscillator for clock generators”、ELECTRONICS LETTERS 16th October 2003、Vol.39、No. 21、p1484〜1485
【非特許文献3】Takashi Morie, Shiro Dosho,Kouji Okamoto,Yuji Yamada and Kazuaki Sogawa、“A-90dBc@10kHz Phase Noise Fractional-N Frequency Synthesizer with Accurate Loop Bandwidth Control Circuit”、2005 Symposium on VLSI Circuits Digest of Technical Papers、p52〜55
【0014】
たとえば、非特許文献1には、複数段のディレイステージ(delay stage )を利用して電圧制御発振器(VCO;Voltage Ccontroled Oscillator )を構成しつつ(同文献1のFig.1 と同様の図41(A)を参照)、ディレイステージのコモン出力電圧が常に一定になるようにPMOSトランジスタとNMOSトランジスタのダイオード接続を直列につないだものを負荷とすることで(同文献1のFig.3 と同様の図41(B)を参照)、温度特性を補正する仕組みが提案されている。
【0015】
また、非特許文献2には、複数段のディレイセル(delay cell)を利用して電圧制御発振器(VCO)を構成しつつ、温度や製造ばらつきに依存しない電流を回路で作り出し、その電流をディレイセルのバイアス電流とする仕組み(同文献2のFig.1 と同様の図42を参照)が提案されている。
【0016】
また、非特許文献3には、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路を設けるとともに、電圧制御発振器(VCO)の入力側に、発振制御信号CNに対するゲインを調整するゲイン制御アンプを設け、かつ、電圧制御発振器(VCO)のゲインを測定し、その結果に応じた補正値でゲイン制御アンプを制御することで、電圧制御発振器の入力にフィードバックする仕組み(同文献3のFig.1 と同様の図43を参照)が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【0017】
しかしながら、非特許文献1,2に記載の仕組みでは、電圧制御発振器の入力信号−発振周波数変換ゲインKosciが非線形な場合には、完全に補正をすることは非常に困難である。また、非特許文献1に記載の仕組みでは、ディレイステージの構成に工夫を要するので、そのディレイステージの回路設計が複雑になる。また、非特許文献2に記載の仕組みでは、温度や製造ばらつきに依存しない電流を作り出す回路が必要になり、また、作り出された電流をディレイセルのバイアス電流とする仕組みも必要となるので、電圧制御発振器の回路設計が複雑になる。
【0018】
また、非特許文献3に記載の仕組みでは、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路や、発振制御信号CNに対するゲインを電圧制御発振器の入力前で調整するゲイン制御アンプが新たに必要になってしまう。
【0019】
さらに、非特許文献3に記載の仕組みでは、それぞれの補正回路にも製造ばらつきが存在し、このばらつきを考慮しても電圧制御発振器のゲインを補正可能にするように補正回路を設計しなければいけないため、補正回路の設計が非常に困難になってしまう。測定結果に基づきゲイン制御アンプのゲイン値を絶対的に調整する、つまりゲインの絶対値の管理を行なうようにしているが、デバイス特性や回路構成上、絶対値の管理では、ばらつきを回避することは事実上不可能であるからである。
【0020】
本発明は、上記事情に鑑みてなされたものであり、特許文献1〜3に記載の仕組みとは異なる新たな回路構成によって、入力信号−発振周波数変換ゲインKosciの製造ばらつきや温度変化に起因する帯域ωnやダンピングファクタζのばらつきの発生を防止することのできる仕組みを提供することを目的とする。
【0021】
また、さらに好ましくは、チャージポンプに対するバイアス回路の精度管理を緩和でき、あるいは、補正の製造ばらつきを小さくすることのできる仕組みを提供することを目的とする。
【0022】
また、さらに好ましくは、発振回路に対するバイアス回路を不要にし、あるいは、発振回路を特殊な回路構成にする必要がなく一般的な回路を使用できるような仕組みを提供することを目的とする。
【課題を解決するための手段】
【0023】
本発明に係る位相同期回路やこの位相同期回路を備えた電子機器は、発振制御信号に基づいて所定周波数の出力発振信号を出力する発振部と、発振部から出力された出力発振信号と外部から入力される入力信号の位相を比較する位相比較部と、ループフィルタ部と、位相比較部から出力された位相比較結果を示す信号に基づいて駆動信号を生成し当該駆動信号でループフィルタ部を駆動する駆動部と、ループフィルタ部から出力されたループフィルタ出力信号に基づき、出力発振信号の位相が入力信号の位相に同期するように発振制御信号を生成する発振制御信号生成部とを備えた位相同期回路であって、先ず、2種類の目標周波数を使って、所定の大きさの規定信号と発振部を各周波数で発振させるための補正分とを発振制御信号として供給しつつ、実際の発振周波数と前記目標周波数との差を比較することで、実動時の発振部の入力信号−発振周波数変換ゲイン特性を規定するゲイン特性情報を取得し、この取得したゲイン特性情報を所定の記憶媒体に記憶しておくゲイン特性情報取得部を具備するようにした。
【0024】
そして、ゲイン特性情報取得後の通常の位相同期動作時には、ゲイン特性情報取得部で取得されたゲイン特性情報(記憶されている情報で表わされる)に基づいて補正信号を生成し、実働時の入力信号−発振周波数変換ゲイン(省略して周波数変換ゲインとも称する)と駆動部がループフィルタ部を駆動する駆動信号との積が一定となるように、補正信号で駆動部を制御するようにした。
【0025】
実動状態の入力信号−発振周波数変換ゲインに関する情報を測定し、その結果を位相同期動作時に反映させるという点では、非特許文献3に記載の仕組みと似通っているが、補正に当たっての制御手法は、全く異なる。すなわち、本発明では、式(1)におけるIcp・KosciやVdr・Kosciに着目してなされたものであり、周波数変換ゲインとループフィルタ用の駆動信号との積が一定となるように、ゲイン特性情報(詳しくはゲイン特性情報に基づく補正信号)を使って、ループフィルタ用の駆動部を制御する。Kosciがばらつきを持ったままであっても、そのばらつきを相殺するようにIcpやVdr側を調整することで、KosciとIcpやVdrの積が一定であるようにすることができるのである。式(1)から分かるように、Kosciがばらつきを持ったままであっても、KosciとIcpやVdrの積が一定であれば、帯域ωnやダンピングファクタζは一定である。
【0026】
こうすることで、周波数変換ゲインが一定になるように制御する非特許文献1に記載の仕組みで生じる補正ばらつきの影響を緩和する。何故なら、周波数変換ゲインが一定になるように制御するには、補正量の高精度の絶対値管理が必要になり実現が困難になるが、本発明のように、KosciとIcpやVdrの積が一定となるように制御する仕組みを採用することで、管理精度が緩和される「比」による管理ができるようになるからである。
【0027】
また従属項に記載された発明は、本発明に係る位相同期回路のさらなる有利な具体例を規定する。
【0028】
たとえば、電気(電子)回路においては、電流と電圧は「双対の理」の関係にあり、各機能部に入力する入力信号や制御信号あるいは各機能部から出力される信号は、電圧モードおよび電流モードの何れをも取ることができる。そして、各機能部の接続関係において、電圧モードと電流モードとが不整合になるときには、その整合を採るための信号変換部、たとえば、電流信号を電圧信号に変換する電流電圧変換部や、電圧信号を電流信号に変換する電圧電流変換部を設ければよい。
【0029】
ただし、ゲイン特性情報取得部としての大まかな回路構成上は、発振部が発振制御電流で制御される電流制御発振部である場合には発振制御信号を電流モードで出力する電流出力型の構成とし、発振制御電圧で制御される電圧制御発振部である場合には発振制御信号を電圧モードで出力する電圧出力型の構成とするのがよい。
【0030】
また、ゲイン特性情報取得部において2種類の目標周波数を使って補正信号を取得するに当たっては、補正情報取得時に第2の目標周波数についての周波数制御信号生成部にて取得される第2の周波数制御信号をK倍する構成を採りつつ、標準の入力信号−発振周波数変換ゲインと標準の駆動信号との積を、第1の目標周波数と第2の目標周波数との差分で除算した値に「K」を設定するのがよい。こうすることで、確実に周波数変換ゲインとループフィルタ用の駆動信号の積が一定となるように制御することができるようになる。
【0031】
また、このような「K」倍の設定を実現する回路構成としては、電圧モードおよび電流モードの何れをも採用し得るが、電流モードであれば、比較的簡単な構成で、かつ高精度に比の管理を実現できるカレントミラー回路構成を採用できる利点がある。
【0032】
なお、この場合、発振制御信号が電圧モードである場合には、カレントミラー回路の入力側に、電圧モードの周波数制御信号を電流モードの周波数制御信号に変換する電圧電流変換部を介在させればよい。
【0033】
また、ループフィルタ部を駆動する駆動部の構成としても、電圧モードおよび電流モードの何れをも採用し得るが、補正信号が電流モードである場合には、駆動部も同様に電流モードで動作する構成、いわゆるチャージポンプの構成を採るのがよい。この場合、チャージポンプ電流の1/β倍の電流を生成する電流源を用意し、ゲイン特性情報取得部で取得された補正信号に基づいて電流源で生成されるバイアス電流の大きさを制御するようにするのがよい。
【0034】
また、ゲイン特性情報取得部において2種類の目標周波数を使ってゲイン特性情報を取得するに当たっては、周波数別に、ビットの重付けを低下する方向に切り替えながら目標周波数と実際の周波数との大小を比較し、その周波数比較結果をデジタルデータとして保持し、そのデータに基づく周波数制御電流で発振部を再度制御しながら所定回数(回数がビット数に対応する)繰り返す周波数2分探索の手法を採るのがよい。
【発明の効果】
【0035】
本発明によれば、2種類の目標周波数を使って実動状態の発振部の入力信号−発振周波数変換ゲイン特性を規定するゲイン特性情報を測定しておき、通常の位相同期動作時には、そのゲイン特性情報に基づいて、実動時の周波数変換ゲイン(Kosci)とループフィルタ用の駆動信号(IcpやVdr)との積が一定となるように駆動部を制御するようにした。KosciとIcpやVdrの積が一定となるように制御することで、周波数変換ゲインのばらつきに起因する帯域やダンピングファクタのばらつきの発生を防止できるようになる。
【0036】
また、付加的な効果として、KosciとIcpやVdrの積が一定となるように制御する仕組みを採用することで、管理精度が緩和される「比」による管理ができるようになり、周波数変換ゲインの製造ばらつきや温度変化に起因する帯域ωnやダンピングファクタζのばらつきを高精度に補正することができる。その結果、補正の製造ばらつきを小さくすることができる。また、管理精度が緩和される「比」による管理ができるようになるから、補正用の制御を実行する駆動部の構成としても、精度の管理を緩和できる。
【0037】
また、別の付加的な効果として、2種類の目標周波数を使って実動状態の周波数変換ゲインを規定するゲイン特性情報を測定するので、非線形な特性を持つ発振部であっても、注目する周波数範囲では線形領域として取り扱うことができる。その結果、発振回路に対する高精度なバイアス回路が不要になるし、また、発振回路を特殊な回路構成にする必要がなく一般的な回路を使用できるようになる。
【0038】
さらに、別の付加的な効果として、2種類の目標周波数を使って、所定の大きさの規定信号と発振部を各周波数で発振させるための補正分を発振制御信号として発振部に供給しながら実動状態の周波数変換ゲインを規定するゲイン特性情報を測定するので、ゲイン特性情報取得後に通常の位相同期動作に戻ると、発振周波数を一方の目標周波数にするようにするための補正分、すなわち規定信号との差分を示す周波数制御信号が、規定信号と合成されて発振部に供給されるので、最初の目標周波数を、通常の位相同期動作でロックさせる周波数にしておけば、切替え時の応答の問題が生じない。
【発明を実施するための最良の形態】
【0039】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【0040】
<光ディスク装置の概要>
図1は、位相同期回路を具備した電子機器の一例である光ディスク装置の一実施形態を示すブロック図である。
【0041】
本実施形態の光ディスク装置1は、光ディスクPD(Photo Disk)に付加情報を記録するあるいは光ディスクPDに記録されている情報を読み取るためのレーザ光源を具備した光ピックアップ14を備える。また、信号処理系として、サーボ系と、記録・再生系と、コントローラ系とを備えている。ここで、サーボ系として、光ディスク装置1は、回転サーボ系とトラッキングサーボ系とフォーカスサーボ系とを有する。トラッキングサーボ系とフォーカスサーボ系とを纏めてピックアップサーボ系とも称する。
【0042】
光ディスクPDとしては、CD(コンパクトディスク)やCD−ROM(Read Only Memory)などのいわゆる再生専用の光ディスクのほか、たとえばCD−R(Recordable)のような追記型光ディスクや、CD−RW(Rewritable )のような書き換え可能型光ディスクであってもよい。さらには、CD系の光ディスクに限らず、MO(光磁気ディスク)であってもよいし、通常のDVD(Digital Video またはVersatile Disk)や、ブルーレイ(Blu-ray )あるいはHD−DVD(High Definition DVD )などの次世代DVDといったDVD系の光ディスクであってもよい。また、現行のCDフォーマットを踏襲しながら、記録密度を現行フォーマットの約2倍とした、いわゆる2倍密度のCD(DDCD;DD=Double Density)やCD−RあるいはCD−RWであってもよい。
【0043】
光ディスク装置1は、具体的には、回転サーボ系として、音楽などの再生すべき情報が記録された光ディスクPDを回転させるスピンドルモータ10と、スピンドルモータ10を駆動するモータドライバ12と、モータドライバ12を制御する回転制御部(回転サーボ系)の一例であるスピンドルモータ制御部30とを備える。
【0044】
スピンドルモータ制御部30は、図示を割愛するが、ラフサーボ回路、速度(スピード)サーボ回路、位相(フェーズ)サーボ回路、および各サーボ回路の各出力を切り替えて出力するセレクタを有する。
【0045】
ラフサーボ回路は、光ディスクPDの回転スピードを大まかに制御する。速度サーボ回路は、同期信号に基づき回転スピードをさらに高精度に合わせる。位相サーボ回路は、再生信号の位相と基準信号の位相を合わせる。セレクタは、ラフサーボ回路、速度サーボ回路、位相サーボ回路の各出力を切り替えてモータドライバ12に出力する。
【0046】
光ディスクPDは、チャッキング11によりスピンドルモータ10の回転軸10aに固定されるようになっている。スピンドルモータ10は、モータドライバ12とスピンドルモータ制御部30とによって線速度が一定になるように制御される。その線速度はモータドライバ12とスピンドルモータ制御部30によって段階的に変更が可能である。
【0047】
また、光ディスク装置1は、トラッキングサーボ系およびフォーカスサーボ系として、光ピックアップ14の光ディスクPDに対する半径方向位置を制御するピックアップ制御部40を備える。図示を割愛するが、ピックアップ制御部40は、たとえば、光ディスクPDに記録されているサブコーディングを読み取るサブコーディング検出回路と、図示しないトラックエラー検出回路により検出されたトラックエラー信号やサブコーディング検出回路により検出されたアドレス情報に基づいて光ピックアップ14の対光ディスクPDに対する半径方向位置を制御するトラッキングサーボ回路とを備える。
【0048】
ピックアップ制御部40は、図示しないトラックアクチュエータやシークモータを制御することで、光ピックアップ14から発せられるレーザ光のレーザスポットを光ディスクPD上の目的の場所(データ記録位置やデータ再生位置)に位置するように制御する。
【0049】
光ピックアップ14は、図示しない公知の半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子、およびポジションセンサなどを内蔵しており、光ディスクPDの記録面にレーザ光を照射し、また反射光を受光して電気信号に変換するように構成されている。光ピックアップ14の半導体レーザは、図示しないレーザドライバにより駆動されるようになされており、このレーザドライバの駆動によって、データ再生時には所定の再生パワーの光ビームを出射し、情報の記録時には所定の記録パワーの光ビームを出射する。
【0050】
また、この光ピックアップ14は、図示しないシークモータ(スライドモータ)によってスレッジ(半径)方向に移動可能に構成されている。これらのフォーカスアクチュエータ、トラックアクチュエータ、シークモータは、受光素子やポジションセンサから得られた信号に基づいてモータドライバ12とスピンドルモータ制御部30およびピックアップ制御部40によってレーザ光のレーザスポットを光ディスクPD上の目的の場所(データ記録位置やデータ再生位置)に位置するように制御される。
【0051】
また光ディスク装置1は、記録・再生系として、光ピックアップ14を介して情報を記録する情報記録部および光ディスクPDに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部50を備える。記録・再生信号処理部50の詳細構成例については後述するが、少なくとも、位相同期回路の一例である位相同期部100を備えている。
【0052】
また、光ディスク装置1は、コントローラ系として、スピンドルモータ制御部30およびピックアップ制御部40を有するサーボ系や記録・再生信号処理部50の動作を制御するコントローラ62と、当該光ディスク装置1を利用した各種の情報処理を行なう情報処理装置の一例であるパーソナルコンピュータ(以下パソコンと称する)3や音声および/または画像を再生する再生装置(いわゆるCDプレイヤやDVDプレイヤなど)5(パソコン3や再生装置5を纏めて、以下装置本体とも称する)との間のインタフェース(接続)機能をなすインタフェース部64とを備える。
【0053】
このような構成の光ディスク装置1においては、再生処理時には、光ディスクPDから光ピックアップ14で読み出された光信号は光ピックアップ14に内蔵の受光素子で電気信号に変換され、その電気信号が、スピンドルモータ10や光ピックアップ14の制御を行なうスピンドルモータ制御部30およびピックアップ制御部40を具備したサーボ系(制御系)と、データの記録・再生を行なう記録・再生信号処理部50とに送られる。
【0054】
スピンドルモータ制御部30およびピックアップ制御部40は、コントローラ62の制御の元で、この電気信号を元にしてスピンドルモータ10の回転数や、光ピックアップ14のフォーカシングおよびトラッキングを調整する。
【0055】
これとともに、記録・再生信号処理部50では、取得したアナログの電気信号をデジタルデータに変換し復号化を行ない、パソコン3や再生装置5などの光ディスク装置1を利用する装置本体に渡す。パソコン3や再生装置5では、復号化されたデータに基づき、画像・音声データとして再生する。
【0056】
また、光ディスクPDへデータを記録する記録処理時には、スピンドルモータ制御部30およびピックアップ制御部40は、コントローラ62の制御の元で、一定速度で光ディスクPDを回転させる。これとともに、記録・再生信号処理部50では、再生とは逆に、データを符号化して光ピックアップ14に内蔵のレーザダイオードなどに供給することで、電気信号を光信号へ変換して、光ディスクPDに情報を記録する。
【0057】
<記録・信号処理部の概要>
図2は、記録・再生信号処理部50の一構成例を示す機能ブロック図である。図示のように、記録・再生信号処理部50は、光ピックアップ14により読み取られた微小なRF(高周波)信号(以下再生RF信号ともいう)を所定レベルに増幅するRF増幅部52と、RF増幅部52から出力された再生RF信号を整形する波形整形部(波形等化器;Equalizer )53と、波形整形部53から出力されたアナログの再生RF信号をデジタルデータに変換するAD変換部(ADC;Analog to Digital Converter )54とを備える。
【0058】
光ピックアップ14で読みだされる信号は様々な周波数を持ち、高域で振幅が減少するため、そのままでは符号間干渉を起こしデータを正確に再生することができない。これを補償するために、波形整形部53でRF増幅部52の出力信号の波形等化を行なう。
【0059】
また、記録・再生信号処理部50は、AD変換部54から出力されたデジタルデータ列に基づきクロック信号を再生するクロック再生部55と、AD変換部54から出力されたデジタルデータ列(再生RF信号に対応するもの)を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をするDSP(Digital Signal Processor)で構成されたデジタル信号処理部56と、情報を光ディスクPDに記録するためのレーザ光の記録電流を制御(オンオフ)する記録電流制御部57とを備える。
【0060】
クロック再生部55は、詳細は後述するが、AD変換部54からのデジタルデータ(デジタルデータ列Din)にロックしてクロック信号を生成するデータリカバリ型の位相同期部100を有する。クロック再生部55は、再生したクロック信号をAD変換部54へADクロック(サンプリングクロック)CKadとして供給したり、その他の機能部に供給したりする。AD変換部54は、このADクロックCKadに基づいてアナログ信号をデジタルデータに変換する。
【0061】
記録電流制御部57は、光ディスクPDの材質と記録速度に応じて光出力パワーをマルチパルス変調するライトストラテジ部(Write Strategy)58と、レーザ光源(光ピックアップ14内にある)から発せられるレーザ光の光出力(光強度、光出力パワー)を一定値に保持するためのAPC(Auto Power Control)制御回路を具備した駆動部(Laser Diode Driver)59とを有する。
【0062】
レーザ光源から出射された記録用光ビームは、光ピックアップ14内の図示しないコリメータレンズにより平行光に変換された後、図示しないビームスプリッタを透過して図示しない対物レンズにより集束され、スピンドルモータ10により回転駆動される光ディスクPDに照射される。このとき、記録用光ビームは、記録用の情報に応じて変調されているので、光ディスクPDの所定位置(情報記録エリア)には、情報に対応したピット列が形成され、これにより、光ディスクPDに情報が記録されることになる。このとき、本実施形態では、ライトストラテジ部58にて、ピット(記録マーク)の形状歪によるデータ誤りを抑えるようにしている。
【0063】
たとえば、光源として用いるレーザとしては、近年、半導体素子を利用した半導体レーザが、極めて小型で、かつ駆動電流に高速に応答するため、各種装置の光源として広く使用されるようになっている。また、記録や再生の媒体として用いる書換可能な光ディスクPDとしては、相変化光ディスクや光磁気ディスクなどが広く知られており、記録、再生、消去する際に照射されるレーザ光の出力が異なる。
【0064】
一般的には、記録時は光ディスクPDにピットと呼ばれる記録マークを作るために、レーザビームの出力を高くする(たとえば30mW以上)が、再生時は記録ピットを破壊することなく情報の読み出しを行なうことができるように、記録時よりも弱い出力(たとえば3mW)のレーザビームを光ディスクPDに照射するようにしている。近年の高密度、高転送レートの光ディスクPDにおいて、記録再生が可能なエラーレートを得るためには、これらのレーザビームの強度を十分に制御することが必要とされている。
【0065】
しかし、半導体レーザは駆動電流・光出力特性の温度特性変化が著しく、その光出力を所望の強度に設定するために、半導体レーザの光出力を一定に制御する回路、いわゆるAPC制御回路が必要となる。APC制御では、情報書込み時の光信号をモニタリングして得た帰還電流が所定のパワー基準電流となるような負帰還制御ループを構成することで、レーザ発光パワーが一定になるように制御する。
【0066】
ここで、近年の書込可能な光ディスクPDでは、その高密度化の優位性より記録マークの両端の変化を記録するマークエッジ記録が主流となっている。また、マークエッジ記録でのマークの形状歪によるデータ誤りを抑える技術として、ライトストラテジ部58においては、ディスクの材質と記録速度に応じてレーザ出力パワーをマルチパルス変調するライトストラテジ技術を採用する(たとえば特開2000−244054号公報参照)。
【0067】
<<位相同期部;第1実施形態>>
図3は、位相同期部(位相同期回路)100の第1実施形態を示す機能ブロック図である。また、図4は、比較例としての、ゲイン特性情報取得部を適用しない場合の位相同期部100Aの構成例を示す図である。なお、この比較例では、後述する第2実施形態と同様に、チャージポンプ部104に、2つのチャージポンプ104CP,104rdを用いた場合で示している。
【0068】
本実施形態の位相同期部100は、発振部として電流制御発振回路(CCO;Current Control Oscillator)を採用している点に第1の特徴を有するとともに、電流制御発振回路の周波数変換ゲイン特性の製造ばらつきや温度特性を補正するゲイン特性情報取得部107として電流出力型のもの(ゲイン特性情報取得部107A)を備える点に第2の特徴を有する。
【0069】
ゲイン特性情報取得部107Aは、2種類の目標周波数(判定基準周波数f1,f2)を使って、所定の規定信号Inと電流制御発振部101Aを各周波数で発振させるための補正分とを合成して発振制御電流Icnt として電流制御発振部101Aに供給しながら、実動状態の電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco を規定する2種類の目標周波数の各発振制御信号の差の情報を測定することで、入力電流−発振周波数変換ゲインKcco のばらつきを補正するための制御電流Icpcnt (補正信号の一例)を示す情報を取得して所定の記憶媒体に記憶しておく。そして、実際の位相同期動作時には、記憶しておいた情報で示される制御電流Icpcnt を補正信号として使って、入力電流−発振周波数変換ゲインKcco のばらつきが相殺されるように駆動部104Zを制御する。
【0070】
具体的には、第1実施形態の位相同期部100は、電流制御発振部(CCO)101Aを備える。電流制御発振部101Aは、周波数制御入力端子101Ainに供給される発振制御電流Icnt と、自己の入力電流−発振周波数変換ゲインKcco とに従い、発振制御電流Icnt に対応した発振周波数fcco の出力発振信号Vout を出力端子101Aout から出力する。
【0071】
なお、電流制御発振部101Aの後段には、必要に応じて、電流制御発振部101Aの出力端子101Aout から出力された出力発振信号Vout の発振周波数fcco を1/αに分周して分周発振信号Vout1を取得する分周部102を設けてもよい。なお、αは、分周比であって、正の整数、好ましくは2のべき乗で、かつ可変にする。
【0072】
また、位相同期部100は、AD変換部54から出力されたデジタルデータ列Dinと電流制御発振部101Aからの出力発振信号Vout もしくは分周部102からの分周発振信号Vout1(以下、断りのない限り出力発振信号Vout で説明する)の位相を比較し、比較結果である位相差を示す誤差信号を比較結果信号Vcompとして出力する位相比較部103と、位相比較部103から出力された比較結果信号Vcompに応じたチャージポンプ電流Icpを入出力するチャージポンプ部104と、チャージポンプ部104からのチャージポンプ電流Icpに基づき電流制御発振部101Aの発振周波数fcco を制御するためのループフィルタ出力電流Ilpを生成するループフィルタ部106Aとを備えている。
【0073】
第1実施形態の位相同期部100において、チャージポンプ部104は、位相比較部103から出力された比較結果信号Vcompに応じた駆動電流(チャージポンプ電流Icpと称する)を入出力するチャージポンプ104CPと、チャージポンプ104CPにバイアス電流Icpbiasを供給する電流値可変型の電流源105CPとを備えている。
【0074】
位相比較部103は、デジタルデータ列Dinおよび出力発振信号Vout の位相を比較し、比較結果である位相差を示す誤差信号を比較結果信号Vcompとしてチャージポンプ104CPに入力する。
【0075】
電流値可変型の電流源105CPは、電流モードでチャージポンプ電流Icpを制御可能になっている。具体的には、制御入力端子105CPaに供給される制御電流Icpcnt をカレントミラー形式(カレントミラー比は1:1でよい)で受けてチャージポンプ104CPにバイアス電流Icpbiasを供給するようになっている。カレントミラー比が1:1のときには、制御電流Icpcnt =バイアス電流Icpbiasである。チャージポンプ104CPは、バイアス電流Icpbiasに対してβ倍のチャージポンプ電流Icpを出力する。
【0076】
「制御電流Icpcnt をカレントミラー形式で受けて」とは、たとえば、Nチャネル型のMOS(NMOS)トランジスタをカレントミラー接続し、ゲート端子と共通接続された一方のドレイン端子を制御入力端子105CPaとして制御電流Icpcnt を供給し、他方のドレイン端子にバイアス電流Icpbiasを得る構成を採ることを意味する。
【0077】
また、第1実施形態の位相同期部100は、チャージポンプ104CPの後段に、ループフィルタ部106Aと、電流制御発振部101Aの周波数変換ゲイン特性の製造ばらつきや温度特性を補正するゲイン特性情報取得部107Aと、各部からの電流信号を加算して電流制御発振部101Aの周波数制御入力端子101Ainに供給する電流加算部108Aと、電流加算部108Aに所望とする出力発振信号Vout の発振周波数fcco に適合させた初期電流Iini を供給する規定電流源109Aとを備えている。
【0078】
電流加算部108Aは、各部からの電流信号を加算することで、出力発振信号Vout の位相がデジタルデータ列Dinの位相に同期するように発振制御電流Icnt を生成する発振制御信号生成部の一例である。
【0079】
ここで、「所望とする出力発振信号Vout の発振周波数fcco に適合させた初期電流Iini 」とは、標準的あるいは理想的な条件下において、電流加算部108Aへの他の電流入力(ループフィルタ出力電流Ilpおよびゲイン特性情報取得部107Aからの周波数制御電流Iosci)がなく初期電流Iini のみで希望とする周波数と同じ発振周波数fcco が得られるような電流値を意味する。
【0080】
希望とする周波数(=発振周波数fcco )が複数種類となる場合には、その希望とする周波数(=発振周波数fcco )の別に最適化させた初期電流Iini を設定する。このため、デジタルデータ列Dinのデータレート(周波数)が切り替わるごとに、規定電流源109Aの初期電流Iini を切り替える。
【0081】
このための仕組みとしては、図示を割愛するが、各周波数の別に、その周波数に適合した個別の初期電流Iini が設定されている周波数別の規定電流源109Aを用意しておき、デジタルデータ列Dinのデータレート(周波数)が切り替わるごとに、その周波数別の規定電流源109Aを、その周波数に適合したものに切り替える構成を採るのがよい。
【0082】
こうすることで、ゲイン特性情報取得部107Aによるゲイン補正処理に基づく周波数制御電流Iosciは、初期電流Iini (およびループフィルタ出力電流Ilp)下での実動状態の発振周波数fcco と希望とする周波数とのずれを補正できる分であればよいことになる。その結果、ある希望周波数に適合させた1つの初期電流Iini としておき、複数種類の希望周波数への対応をゲイン特性情報取得部107Aからの周波数制御電流Iosciで対応する場合よりも、ゲイン特性情報取得部107Aが対処すべき補正電流量(=周波数制御電流Iosci)を少なくすることができる。
【0083】
第1実施形態のループフィルタ部106Aは、電流制御発振部101Aに適合するように電流出力に対応した構成となっている。具体的には、ループフィルタ部106Aは、ループフィルタ容量Cpのコンデンサ(容量素子)164と、電圧電流変換ゲインGmの電圧電流変換部(トランスコンダクタンス)166とを有している。
【0084】
チャージポンプ104CPの出力は、コンデンサ164の一方の端子と電圧電流変換部166の入力とに共通に接続されている。コンデンサ164の他方の端子は基準電位である接地(GND )に接続されている。なお、位相同期部100をIC(半導体集積回路)で構成する場合、コンデンサ164は、そのICの外部で接続する。
【0085】
ループフィルタ部106Aでは、チャージポンプ104CPから出力されたチャージポンプ電流Icpに基づいてコンデンサ164の一方の端子(つまり電圧電流変換部166の入力)に電圧信号(チャージポンプ電圧Vcpと称する)が生成される。
【0086】
コンデンサ164への充放電動作となるので、ループフィルタ部106Aは、位相比較部103からの比較結果信号Vcomp中の所定のカットオフ周波数(ロールオフ周波数やポールともいう)以上の周波数成分を減衰させて、電流制御発振部101Aに供給される発振制御電流Icnt を平滑化するように、少なくとも1つのカットオフ周波数を呈する低域通過フィルタとして機能する。
【0087】
なお、第3実施形態と同様に、コンデンサ164だけでなくループフィルタ抵抗Rpの抵抗素子162を直列に接続することで、低域通過フィルタとしての機能を高めるようにしてもよい。第2実施形態とは異なり、チャージポンプ部104として1つのチャージポンプ104CPを備える構成を採る場合、通常は、この抵抗素子162を備えた構成を採用する。
【0088】
電圧電流変換部166は、チャージポンプ104CPから出力されたチャージポンプ電流Icpに基づいてコンデンサ164の一方の端子(つまり電圧電流変換部166の入力)に生成されるチャージポンプ電圧Vcpを電圧電流変換ゲインGmに従って電流信号(ループフィルタ出力電流Ilpと称する)に変換する。
【0089】
なお、抵抗素子162とコンデンサ164との直列接続にするときには、その抵抗素子162の効果によって、チャージポンプ部104からループフィルタ部106Aまでの全体の電圧電流変換ゲインは、Gm(Rp+1/sC)(sはjw)になる。
【0090】
第1実施形態のゲイン特性情報取得部107Aは、電流制御発振部101Aから出力された出力発振信号Vout の発振周波数fcco を2種類の判定基準周波数f1,f2と比較する周波数比較部170と、周波数比較部170における第1の判定基準周波数f1との周波数比較結果fcompをNビットのデジタルデータD(f1)として保持する第1の周波数比較結果保持部172_1と、周波数比較部170における第2の判定基準周波数f2との周波数比較結果fcompをNビットのデジタルデータD(f2)として保持する第2の周波数比較結果保持部172_2と、周波数比較結果保持部172_1,172_2のそれぞれに保持された各Nビットの周波数比較結果fcompをアナログ信号に変換するDA変換部(DAC;Digital to Analog Converter )174としてのDA変換部174A_1,174A_2とを備える。
【0091】
周波数比較部170には、電流制御発振部101Aから出力発振信号Vout が信号入力端子170_1に供給され、また、判定基準周波数f1,f2をそれぞれ指定する情報が判定基準周波数設定端子170_2,170_3に供給され、周波数比較結果fcompを判定結果出力端子170_4から出力する。
【0092】
周波数比較部170は、目標周波数としての判定基準周波数f1、f2のそれぞれについて、電流制御発振部101Aから出力された出力発振信号Vout の発振周波数fcco と判定基準周波数f1,f2との大小を比較し、その周波数比較結果fcompを周波数比較結果保持部172_1,172_2に渡す。
【0093】
ここで、判定基準周波数f1,f2をそれぞれ指定する情報としては、判定基準周波数f1,f2をそれぞれ直接に指定する情報であってもよいし、基準信号との関係における分周比M1,M2など、実質的に判定基準周波数f1,f2をそれぞれ指定することができるようにする情報であってもよい。詳細は後述するが、本実施形態の周波数比較部170では後者を採用する。
【0094】
また、詳細は後述するが、周波数比較結果保持部172_2には、判定基準周波数f1と判定基準周波数f2との差の周波数に対応したNビットのデジタルデータが保持される。判定基準周波数f1と判定基準周波数f2との差の周波数に対応した値であるから、この周波数比較結果保持部172_2が保持するNビットのデジタルデータは、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco を反映したものとなる。
【0095】
また、第1実施形態のDA変換部174A_1,174A_2としては、電流制御発振部101Aの周波数制御入力端子101Ainに供給する発振制御信号CNが発振制御電流Icnt であることに最適化するように、電流出力型のものを使用する。
【0096】
また、第1実施形態のゲイン特性情報取得部107Aは、入力端子175_1に取り込んだ第2のDA変換部174A_2の出力電流信号Iout_2の経路を切り替える経路選択スイッチ175と、第1のDA変換部174A_1の出力電流信号Iout_1 と経路選択スイッチ175の一方の出力端子175_2を介しての第2のDA変換部174A_2の出力電流信号Iout_2 とを加算する電流加算部176Aと、経路選択スイッチ175の他方の出力端子175_3を介しての第2のDA変換部174A_2の出力電流信号Iout_2 をK倍(後述するがKはカレントミラー比)に増幅する電流電流変換部177とを備えている。
【0097】
DA変換部174A_1,174A_2は、判定基準周波数f1,f2のそれぞれについて、周波数比較結果保持部172_1,172_2に記憶されているビット別の周波数比較結果に基づいて、ビット順に周波数制御信号の一例である出力電流信号Iout_1,Iout_2を順次生成していく。ビット順の途中段階では、発振周波数fcco を判定基準周波数f1,f2にさせることはできていないが、最終的に得られる出力電流信号Iout_1 ,Iout_2 では、ほぼ発振周波数fcco を判定基準周波数f1,f2に一致させる状態になっている。
【0098】
電流加算部176Aは、判定基準周波数f1についてのDA変換部174A_1から出力される出力電流信号Iout_1 と判定基準周波数f2についてのDA変換部174A_2から出力される出力電流信号Iout_2 とを加算して最終的な周波数制御電流Iosci(周波数制御信号)として発振制御信号生成部の一例である電流加算部108Aに供給する。
【0099】
周波数比較結果保持部172_1およびDA変換部174A_1は、第1の目標周波数である判定基準周波数f1の系統であり、周波数比較部170および電流加算部176Aとともに、電流制御発振部101Aから出力された出力発振信号Vout の発振周波数fcco が判定基準周波数f1(第1の目標周波数)となるようにするために必要となる規定信号Inとの差分である出力電流信号Iout_1 を判定基準周波数f1用の第1の周波数制御信号として取得する第1の周波数制御信号取得部を構成する。
【0100】
周波数比較結果保持部172_2およびDA変換部174A_2は、第2の目標周波数である判定基準周波数f2の系統であり、周波数比較部170および電流加算部176Aとともに、電流制御発振部101Aから出力された出力発振信号Vout の発振周波数fcco が判定基準周波数f2(第2の目標周波数)となるようにするために必要となる規定信号Inを出力電流信号Iout_1 (第1の周波数制御信号)で補正した信号との差分である出力電流信号Iout_2 を判定基準周波数f2用の第2の周波数制御信号として取得する第2の周波数制御信号取得部を構成する。
【0101】
経路選択スイッチ175は、判定基準周波数f2についてのDA変換部174A_2から出力された出力電流信号Iout_2を、補正情報取得時には電流加算部176Aに供給し、通常の位相同期動作時には駆動部104Zの一例であるチャージポンプ部104側に供給されるように切り替える。
【0102】
ここで、「チャージポンプ部104側に供給」するに当たっては、図示のように、電流電流変換部177を介して制御電流Icpcnt に変換してから供給するようにしてもよいし、後述する変形例のように、DA変換部174A_2の構成を工夫することで、電流電流変換部177を介することなく、出力電流信号Iout_2を制御電流Icpcnt として直接に供給するようにすることもできる。
【0103】
電流加算部176Aは、出力電流信号Iout_1 と出力電流信号Iout_2 との加算結果(Iout )を周波数制御電流Iosciとして電流加算部108Aに供給する。また、電流電流変換部177は、第2のDA変換部174A_2の出力電流信号Iout_2 をK倍にした電流を制御電流Icpcnt として、電流値可変型の電流源105CPの制御入力端子105CPaに供給する。
【0104】
ここで、周波数比較部170は、出力発振信号Vout の発振周波数fcco と判定基準周波数f1,f2の大小を比較して、その周波数比較結果fcompをデジタルデータ0,1の何れかで出力する。たとえば、発振周波数fcco が判定基準周波数f1,f2よりも高ければ“1”を出力し、発振周波数fcco が判定基準周波数f1,f2よりも低ければ“0”を出力する。よって、周波数比較部170にて出力発振信号Vout の発振周波数fcco と判定基準周波数f1,f2の大小を比較するだけでは、比較結果としてはNビットのデジタルデータは得られない。
【0105】
しかしながら、詳細は後述するが、本実施形態では、出力発振信号Vout の発振周波数fcco が判定基準周波数f1,f2に近づくように周波数比較部170での周波数比較結果fcompを反映させた周波数制御電流Iosciを電流制御発振部101Aに供給して、再度(最終的にはN回)、同じようにして、周波数比較部170にて、出力発振信号Vout の発振周波数fcco と判定基準周波数f1,f2の大小を比較する周波数2分探索法を採用する。その結果、N回の繰返しの都度、比較結果の重付けが小さくなるものと考えることができる。
【0106】
そこで、周波数比較結果保持部172_1,172_2では、周波数比較部170におけるN回の比較処理に連動して、最初の周波数比較結果fcompをNビットの上位ビットに記憶し、次回以降は、順次下位ビットに記憶するようにする。つまり、周波数比較結果保持部172_1,172_2は、判定基準周波数f1,f2のそれぞれについて、周波数比較部170による周波数比較結果fcompを順次ビットの重付け順にビット別に記憶していく。
【0107】
これにより、周波数比較結果保持部172_1,172_2には、最終的に、Nビットのデジタルデータが記憶される。N回の探索によって、周波数比較結果保持部172_1,172_2には、出力発振信号Vout の発振周波数fcco を判定基準周波数f1,f2に順次近づけていくことのできる出力電流信号Iout_1,Iout_2を示すNビットのデジタルデータが順に保持されていくことになる。
【0108】
電流加算部108Aは、規定電流源109Aから供給される所望とする出力発振信号Vout の発振周波数fcco に適合させた初期電流Iini と、電圧電流変換部166から出力されたループフィルタ出力電流Ilpと、ゲイン特性情報取得部107Aの電流加算部176Aからの周波数制御電流Iosciとを加算して、電流制御発振部101Aの周波数制御入力端子101Ainに供給する発振制御電流Icnt とする。
【0109】
電流電流変換部177は、ゲイン特性情報取得部107Aにおける補正処理によって取得され周波数比較結果保持部172_2に保持されたデータに基づくDA変換部174A_2から出力される出力電流信号Iout_2をK倍(Kの設定手法については後述する)することで電流源105CPに供給する制御電流Icpcnt を取得する信号変換部の一例である。
【0110】
このような構成の第1実施形態の位相同期部100においては、位相比較部103は、AD変換部54から出力されたデジタルデータ列Dinを、電流制御発振部101Aからの出力発振信号Vout (もしくは分周部102から出力された分周発振信号Vout1)と位相比較する。
【0111】
位相誤差情報である位相比較部103の出力電圧Vcompが、チャージポンプ104CP、ループフィルタ部106A、および電流加算部108Aを通じて発振制御電流Icnt に変換され電流制御発振部101Aに供給されて、電流制御発振部101Aから出力される出力発振信号Vout の発振周波数(=発振周波数fcco )が制御されるとともに、出力発振信号Vout のデジタルデータ列Dinに位相がロックされる。この出力発振信号Vout は、たとえば、AD変換部54のADクロックCKadとして利用される。
【0112】
<発振部の構成例>
図5は、位相同期部100で使用する発振部の一構成例を示す図である。なお、回路構成的には、第1実施形態の電流制御発振部101Aの一構成例も、後述する第3実施形態の位相同期部100にて使用する電圧制御発振部101Bの一構成例も、同じように示すことができる。ここでは、電流制御発振部101Aと電圧制御発振部101Bとを纏めて説明する。
【0113】
図5(A)に示すように、電流制御発振部101Aや電圧制御発振部101B(纏めて発振部101と称する)は、周波数制御入力端子101in(101Ain,101Bin)と出力端子101out (101Aout ,101Bout )との間に、所定数(本例では4段で示す)のディレイセル(ディレイステージとも称される)201を備えている。
【0114】
発振部101は、全体として差動リング発振器を構成するように、接続としては負帰還となる。動作時は、内部RCによる位相ずれで正帰還となる。たとえば、各ディレイセル201は縦続配置され、さらに最終段のディレイセル201_4の出力信号を、初段のディレイセル201_1の入力に戻す。
【0115】
本例では、1段目のディレイセル201_1の非反転出力+を2段目のディレイセル201_2の反転入力−に接続し、かつ1段目のディレイセル201_1の反転出力−を2段目のディレイセル201_2の非反転入力+に接続する。また、2段目のディレイセル201_2の非反転出力+を3段目のディレイセル201_3の反転入力−に接続し、かつ2段目のディレイセル201_2の反転出力−を3段目のディレイセル201_3の非反転入力+に接続する。
【0116】
これに対して、3段目のディレイセル201_3の非反転出力+は4段目のディレイセル201_4の非反転入力+に接続し、かつ3段目のディレイセル201_3の反転出力−は4段目のディレイセル201_4の反転入力−に接続する。このため、全体として正帰還を構成するように、4段目のディレイセル201_4の非反転出力+は1段目のディレイセル201_1の反転入力−に接続し、かつ4段目のディレイセル201_4の反転出力−は1段目のディレイセル201_1の非反転入力+に接続する。
【0117】
発振部101の2つの出力端子101out (4段目のディレイセル201の非反転出力+および反転出力−)のうち何れか一方が、電流制御発振部101Aの出力端子101Aout や電圧制御発振部101Bの出力端子101Bout として使用される。
【0118】
図5(B)に示すように、各ディレイセル201は、2つのトランジスタ(ここでは電界効果トランジスタ)202,204を使用した差動回路で構成されている。具体的には、一方のトランジスタ202のゲートGを非反転入力(Vin+)とし、そのドレインDを抵抗素子203を介して電源Vddに接続し、そのドレインDを反転出力(Vout− )とする。また、他方のトランジスタ204のゲートGを反転入力(Vin−)とし、そのドレインDを抵抗素子205を介して電源Vddに接続し、そのドレインDを非反転出力(Vout+ )とする。また、各トランジスタ202,204のソースSを共通にして、電流値可変型の電流源206を介して基準電位(本例では接地電位GND )に接続する。
【0119】
電流値可変型の電流源206は、制御入力端子206CNに供給される発信制御信号CNをカレントミラー形式(カレントミラー比は1:1でよい)で受けてトランジスタ202,204にバイアス電流を供給するようになっている。
【0120】
各ディレイセル201の各制御入力端子206CNは、共通に周波数制御入力端子101inに接続される。周波数制御入力端子101inを介して各制御入力端子206CNに供給される発信制御信号CNは、電流制御発振部101Aのときは発振制御電流Icnt であり電圧制御発振部101Bのときには、発振制御電圧Vcnt である。
【0121】
<位相同期部のループ特性;第1実施形態>
ここで、第1実施形態の位相同期部100の動作の解析には、いわゆるチャージポンプPLLの解析として一般的な、線形化した閉ループ伝達関数を用いることができる。
【0122】
第1実施形態の位相同期部100の場合、チャージポンプ104CPのチャージポンプ電流Icp、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco 、抵抗素子162のループフィルタ抵抗Rp、コンデンサ164のループフィルタ容量Cp、分周部102の分周比αのとき、その帯域(自然角周波数)ωnおよびダンピングファクタζは、式(2−1)および式(2−2)のように表すことができる。なお、式(1)との比較から、式(2−3)および式(2−4)に示す関係があることが分かる。また、式(2−1)および式(2−2)から、式(2−5)を導くことができる。
【0123】
【数2】


【0124】
ここで、たとえば、位相同期部100を光ディスク装置1に適用する場合において、式(2−1)に基づき帯域ωnを、ブルーレイディスクなどの次世代DVD、通常のDVD,CDの3種類の光ディスクPDの規格で決められている値に設定するには、位相同期部100をICとしたときには、そのIC外部で抵抗素子162やコンデンサ164が接続され、そのループフィルタ抵抗Rpやループフィルタ容量Cpは固定値であるため、チャージポンプ電流Icpや分周比αあるいは入力電流−発振周波数変換ゲインKcco を調整しなければならない。なお、第1実施形態では、帯域ωnを変化させると式(2−2)から分かるように、帯域ωnに比例して、ダンピングファクタζも変化してしまう。
【0125】
しかしながら、チャージポンプ電流Icpや分周比αや入力電流−発振周波数変換ゲインKcco を調整することで、数多くの光ディスクPDに適合するように帯域ωnの設定を、設計で実現することができたとしても、実際にICが製造されると、チャージポンプ104CPのチャージポンプ電流Icpや電圧電流変換部166の電圧電流変換ゲインGmや電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco など、帯域ωnを決めるパラメータが、設計値からばらつくため、所望の値に帯域ωnを設定することが困難となることが起こり得る。さらに、通常、様々な場所で使われることを考えると、温度によってもこれらのパラメータは変動するため、帯域ωnはさらに設定値からずれてしまうことになる。
【0126】
したがって、帯域ωnやダンピングファクタζが、製造ばらつきや温度特性の影響を受けないようにするには、チャージポンプ104CPのチャージポンプ電流Icpや電圧電流変換部166の電圧電流変換ゲインGmや電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco などの製造ばらつきや温度特性を補償する必要が生じる。
【0127】
たとえば、製造ばらつきや温度特性を持つパラメータとして、発振部101の入力信号−発振周波数変換ゲインKosciに着目して見る。なお、入力信号−発振周波数変換ゲインKosciは、電流制御発振部101Aのときは入力電流−発振周波数変換ゲインKcco であり、電圧制御発振部101Bのときは入力電圧−発振周波数変換ゲインKvco である。
【0128】
図6は、図5に示した発振部101の入力信号−発振周波数変換ゲインKosciの特性例を示す図である。
【0129】
発振部101の周波数制御入力端子101inに供給される発信制御信号CN、すなわち発振制御電流Icnt や発振制御電圧Vcnt を一定にしたとしても、ディレイセル201の差動対のトランスコンダクタンスGmの値や負荷の値は製造ばらつきや温度で変化するため、入力信号−発振周波数変換ゲインKosci、すなわち入力電流−発振周波数変換ゲインKcco や入力電圧−発振周波数変換ゲインKvco は、図6に示すように、たとえば設計値の半分から2倍に変動することもあり得る。これは、式(2)から、位相同期部100(PLL)の帯域ωnとダンピングファクタζが、1/√2から√2倍まで変動することを意味する。
【0130】
帯域ωnが設定値から大きくずれてしまうと、出力発振信号Vout の位相がデジタルデータ列Dinにロックするまでの期間、すなわちアクイジション時間も設定値から変動するためシステム設計が難しくなり、さらに帯域ωnが低くずれてしまった場合はジッタが増加してしまう。
【0131】
ここで、式(2−5)から理解されることは、帯域ωnやダンピングファクタζは、チャージポンプ電流Icpと入力信号−発振周波数変換ゲインKosciの積(=Icp・Kosci)の√(ルート;平方根)に比例することを意味するとともに、その積(=Icp・Kosci)が一定であれば、帯域ωnやダンピングファクタζは不変であるということである。
【0132】
この点に着目すると、位相同期部100を光ディスク装置1に適用する場合において、式(2−1)に基づきチャージポンプ電流Icpや入力信号−発振周波数変換ゲインKosciを調整することで、帯域ωnやダンピングファクタζを各光ディスクPDの規格で決められている値に設定したとき、入力信号−発振周波数変換ゲインKosciに製造ばらつきや温度変化が生じたときには、式(2−5)に基づき、その変動分を相殺するように、チャージポンプ電流Icpを調整して、Icp・Kosciが一定となるようにすれば、帯域ωnやダンピングファクタζが製造ばらつきや温度特性の影響を受けないようにすることができる。
【0133】
つまり、入力信号−発振周波数変換ゲインKosciの製造ばらつきや温度変化などに伴う変動分を相殺するようにチャージポンプゲインIcpを調整することで、入力信号−発振周波数変換ゲインKosciの製造ばらつきや温度特性の補正が可能で、帯域ωnおよびダンピングファクタζを希望する値に一定にすることができる。
【0134】
本実施形態のゲイン特性情報取得部107Aは、この点に直目してなされたものであり、入力信号−発振周波数変換ゲインKosciの変動分をチャージポンプ電流Icpで相殺するべく、発振部101の入力信号−発振周波数変換ゲインKosciの実動状態の特性を測定し、その測定結果を元にして、チャージポンプ電流Icpを調整することで、入力信号−発振周波数変換ゲインKosciの製造ばらつきや温度特性を補正する仕組みを採る。以下、ゲイン特性情報取得部107Aについて、詳細に説明する。
【0135】
<ゲイン特性情報取得部の動作の概要>
図7および図8は、ゲイン特性情報取得部107Aの動作の概要を説明する図である。ここで、図7は、ゲイン特性情報取得部107Aの動作手順の一例を示すフローチャートであり、図8は、ゲイン特性情報取得部107Aの動作のタイミングチャートである。なお、図8では、周波数2分探索の回数(=N)を6回とする場合で示している。
【0136】
本実施形態の位相同期部100では、デジタルデータ列Dinとの位相同期動作をさせる前に、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco のばらつき補正を以下の手順に従って実行する。
【0137】
この際には、ゲイン特性情報取得部107Aは、実動状態の入力電流−発振周波数変換ゲインKcco を測定し、その測定結果に基づいて、入力電流−発振周波数変換ゲインKcco のばらつきを相殺するようにループフィルタ部106Aを駆動するチャージポンプ部104の駆動能力、具体的にはチャージポンプ電流Icpの大きさを制御する点に特徴を有する。ここで、「入力電流−発振周波数変換ゲインKcco のばらつきを相殺するように」とは、入力電流−発振周波数変換ゲインKcco とチャージポンプ電流Icpの積が一定となるようにすることを意味する。以下、先ず、処理手順の概要について説明する。
【0138】
先ず、補正を始めるときには(S100−YES)、位相比較部103およびチャージポンプ104CPの動作を停止し(S102)、経路選択スイッチ175を出力端子175_2側(電流加算部176A側)にして(S104)、周波数比較結果保持部172_1,172_2のデータをゼロにリセットし(S106)、さらに、電流制御発振部101Aに最初の周波数2分探索における判定基準周波数f1に適合した初期電流を発振制御電流Icnt として与えて発振させるべく、電流加算部108Aに初期電流Iini を供給する(S108)。
【0139】
周波数比較部170は、電流制御発振部101Aから出力された出力発振信号Vout の発振周波数fcco を判定基準周波数f1と比較する(S110)。周波数比較結果保持部172_1は、その周波数比較結果fcompをN(本例ではN=6)ビットのデジタルデータで記憶する(S112)。なお、詳細は後述するが、本実施形態では2分探索法を採用するので、最初の周波数比較結果fcompをNビットの上位ビットに記憶し、次回以降は、順次下位ビット(最終的には最下位ビットLSB)に記憶するようにする。
【0140】
DA変換部174A_1は、周波数比較結果保持部172_1のNビット目に保持されたデータに従ってNビット目を動作させ、その出力電流信号Iout_1 を電流加算部176Aに供給する。このときには、DA変換部174A_2からの出力電流信号Iout_2 はシンク電流もソース電流もなく、出力電流信号Iout_1 が、電流加算部176Aを介して周波数制御電流Iosciとして電流加算部108Aに供給される(S114)。
【0141】
電流加算部108Aは、このときの周波数制御電流Iosci(=出力電流信号Iout_1 )と初期電流Iini とを加算して発振制御電流Icnt として電流制御発振部101Aに供給する(S116)。
【0142】
探索回数がN(本例ではN=6)回に達していなければ(S118−NO)、ステップS110に戻って、同様にして、周波数比較と、その結果の周波数比較結果保持部172_1への保持を行なう。この際には、順次下位ビットに記憶するようにする。
【0143】
このようにして、電流制御発振部101Aの発振周波数fcco を周波数比較部170で判定基準周波数f1と比較し、その結果を周波数比較結果保持部172_1に上位ビットから順に記憶して、その記憶した値でDA変換部174A_1を上位ビットから順に動作させ、その出力電流信号Iout_1 を初期電流Iini に加算していく。実際には、DA変換部174A_1は、周波数比較結果保持部172_1のビット別のデータ値(0/1)に応じて、ビット別にシンク動作とソース動作を行なうので、探索の都度、対応するビットに関して、初期電流Iini への加算と減算とがデータ値に応じて実行される。
【0144】
そして、探索回数がN回に達すると(S118−YES)、周波数比較結果保持部172_1には、出力発振信号Vout の発振周波数fcco が判定基準周波数f1にほぼ一致するようなデータが保持されることになる。
【0145】
次に、位相同期部100は、経路選択スイッチ175を出力端子175_2側にしたままで、判定基準周波数f2に変更し(S128)、上記と同様に、出力発振信号Vout の発振周波数fcco が判定基準周波数f2にほぼ一致するようにする。
【0146】
具体的には、周波数比較部170は、電流制御発振部101Aから出力された出力発振信号Vout の発振周波数fcco を判定基準周波数f2と比較する(S130)。周波数比較結果保持部172_2は、その周波数比較結果fcompをNビットのデジタルデータで記憶する(S132)。前述のように、最初の周波数比較結果fcompをNビットの上位ビットに記憶する。
【0147】
DA変換部174A_2は、周波数比較結果保持部172_2のNビット目に保持されたデータに従ってNビット目を動作させ、その出力電流信号Iout_2 を電流加算部176Aに供給する。このときには、DA変換部174A_1からの出力電流信号Iout_1 が存在するので、電流加算部176Aは、出力電流信号Iout_1 と出力電流信号Iout_2 とを加算して周波数制御電流Iosciとして電流加算部108Aに供給する(S134)。
【0148】
電流加算部108Aは、このときの周波数制御電流Iosci(=出力電流信号Iout_1 +出力電流信号Iout_2 )と初期電流Iini とを加算して発振制御電流Icnt として電流制御発振部101Aに供給する(S136)。
【0149】
探索回数がN回に達していなければ(S138−NO)、ステップS130に戻って、同様にして、周波数比較と、その結果の周波数比較結果保持部172_2への保持を行なう。この際には、順次下位ビットに記憶するようにする。
【0150】
このようにして、電流制御発振部101Aの発振周波数fcco を周波数比較部170で判定基準周波数f2と比較し、その結果を周波数比較結果保持部172_2に上位ビットから順に記憶して、その記憶した値でDA変換部174A_2を上位ビットから順に動作させ、その出力電流信号Iout_2 を“出力電流信号Iout_1 +初期電流Iini ”に加算していく。実際には、DA変換部174A_2は、周波数比較結果保持部172_2のビット別のデータ値(0/1)に応じて、ビット別にシンク動作とソース動作を行なうので、探索の都度、対応するビットに関して、“出力電流信号Iout_1 +初期電流Iini ”への加算と減算とがデータ値に応じて実行される。
【0151】
そして、探索回数がN回に達すると(S138−YES)、周波数比較結果保持部172_2には、出力発振信号Vout の発振周波数fcco が判定基準周波数f2にほぼ一致するようなデータが保持されることになる。
【0152】
このようにして、判定基準周波数f1と判定基準周波数f2とについての処理が完了すると(S138−YES)、経路選択スイッチ175は、出力端子175_3側に切り替えることで、DA変換部174A_2の出力経路を電流電流変換部177側に切り替える(150)。
【0153】
電流電流変換部177は、DA変換部174A_2の出力電流信号Iout_2 をK倍してチャージポンプ104CPの電流源105CPの制御入力端子105CPaに制御電流Icpcnt として供給する(S152)。カレントミラー比が1:1のときには、制御電流Icpcnt =バイアス電流Icpbiasである。
【0154】
このようにして、一連の補正処理が完了すると、位相同期部100は、ゲイン特性情報取得部107Aでの入力電流−発振周波数変換ゲインKcco の測定結果に基づく大きさのチャージポンプ電流Icpを使用して、通常通り、位相同期動作を行なう(S160)。
【0155】
なお、上記の説明から分かるように、周波数比較結果保持部172_2には、判定基準周波数f1から判定基準周波数f2に切り替えたときに、電流制御発振部101Aから出力される発振信号Vout の発振周波数fcco を、判定基準周波数f1から判定基準周波数f2にするために必要とされる差分が保持される。
【0156】
判定基準周波数f1と判定基準周波数f2との差分の周波数に対応した差分が保持されるのであるから、この周波数比較結果保持部172_2が保持するNビットのデジタルデータは、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco を反映したものとなる。
【0157】
加えて、チャージポンプ104CPは、バイアス電流Icpbiasに対してβ倍のチャージポンプ電流Icpを出力するが、チャージポンプ104CPのバイアス電流Icpbiasは、入力電流−発振周波数変換ゲインKcco を反映したデータに基づく出力電流信号Iout_2 をK倍したものに対応する。さらに、チャージポンプ電流Icpはバイアス電流Icpbiasに依存するので、電流電流変換部177によるK倍の設定を、入力電流−発振周波数変換ゲインKcco のばらつきを相殺するように適正化することで、入力電流−発振周波数変換ゲインKcco の測定結果に基づいて、補正処理の都度、Icp・Kcco を設計値に一致するようにすることができる(詳細は後述する)。
【0158】
その結果、このようにして、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco を反映したデータを保持することで、上記処理が完了した時点では、その時点での入力電流−発振周波数変換ゲインKcco の環境(部品ばらつきや環境温度)の影響を補正することができ、PLLの帯域ωnおよびダンピングファクタζを、設計値に一致させることができる。環境変動がない限り、PLLの帯域ωnおよびダンピングファクタζを、一定にすることができる。
【0159】
温度変化が生じたときには、前述と同様の補正処理を実行することで、入力電流−発振周波数変換ゲインKcco の環境(部品ばらつきや環境温度)の影響を再度補正することができ、PLLの帯域ωnおよびダンピングファクタζを、設計値に一致させることができる。
【0160】
また、判定基準周波数f1と判定基準周波数f2とについての処理が完了すると(S138−YES)、経路選択スイッチ175は、出力端子175_3側に切り替えるので、電流加算部176AにはDA変換部174A_2からの出力電流信号Iout_2 がなく、図8に示すように、補正処理終了時点での電流制御発振部101Aから出力される出力発振信号Vout の発振周波数fcco は判定基準周波数f1に一致している。
【0161】
したがって、この判定基準周波数f1を、位相比較部103に入力されるデジタルデータ列Dinのデータレート、つまりAD変換部54にて必要とされるADクロックCKadの周波数に一致させれば、位相同期部100は、補正処理が終了すると同時に短時間で電流制御発振部101Aの出力発振信号Vout とデジタルデータ列Dinを同位相にすることができる。
【0162】
これに対して、図4に示した比較例のデータリカバリ型の位相同期部100Aでは、電圧電流変換部166(トランスコンダクタンス)の入力レンジが限られるため、周波数シンセサイザ部180を別に用意し、電流制御発振部101Aから出力される出力発振信号Vout の発振周波数fcco がデジタルデータ列Dinのデータレートに一致するようにしてから、出力発振信号Vout の位相をデジタルデータ列Dinの位相にロックさせる。
【0163】
図3に示した第1実施形態の位相同期部100と、図4に示した位相同期部100Aとの比較から分かるように、第1実施形態の位相同期部100では、ゲイン特性情報取得部107Aを必要とするものの、周波数シンセサイザ部180が不要となる。
【0164】
また、位相同期部100は、ゲイン特性情報取得部107Aでの補正処理が終了した時点の情報を次回の補正処理が実行されるまで固定して(つまりDC的に)使用しながら位相同期動作を実行するので、AC的に動作を継続しないため、低ノイズ、低ジッタを実現することができる。この点は、補正処理を継続的に掛けながら(つまりAC的に動作させながら)、位相同期動作を実行するのと大きく異なる。
【0165】
<周波数比較部の構成例と動作>
図9〜図12は、周波数比較部170の詳細を説明する図である。ここで、図9は、周波数比較部170の詳細な構成例を示す図である。図10は、周波数比較部170に使用されるプログラマブルカウンタ(Programmable Counter)の動作を説明するタイミングチャートである。図11は、計測時間とプログラマブルカウンタの出力の関係を説明する図である。図12は、プログラマブルカウンタにおける誤動作を説明する図である。
【0166】
先ず、図9に示すように、周波数比較部170は、分周比を任意に変えることができるプログラムカウンタ302と、2入力−1出力のマルチプレクサ(Multiplexer )304と、周波数fLow の判定基準信号f0を生成する判定基準信号生成部306と、判定基準信号生成部306から供給される周波数fLow の判定基準信号f0を分周する分周部308とを有している。
【0167】
ここで、判定基準信号f0の周波数fLow は、周波数2分探索における1つの周波数探索期間(詳細は図10やセット信号生成部410の説明を参照)において、前回の探索結果に基づくDA変換部174Aからの出力電流信号Ioutを反映した発振周波数fcco が安定となるようにできる値とする。これを満たさないと、次回の探索において、電流制御発振部101Aの発振周波数fcco を周波数比較部170で判定基準周波数f1と比較したときの判定結果が不適切になるからである。
【0168】
分周部308は、入力された判定基準信号f0の周波数fLow を1/2に分周する。ここで、判定基準信号f0としては、図9に示すように、電流制御発振部101Aから出力される出力発振信号Vout の発振周波数fcco よりも低速のクロック(Low Speed Clock)とする。
【0169】
マルチプレクサ304の一方の入力端子304_1(170_2に対応)には判定基準周波数f1を指定する情報に対応する分周比M1が入力され、他方の入力端子304_2(170_3に対応)には判定基準周波数f2を指定する情報に対応する分周比M2が入力される。マルチプレクサ304は、切替制御端子304_3に入力される分周比切替信号Msel (事実上、判定基準周波数切替信号に相当する)に従って、入力端子304_1に入力される分周比M1と入力端子304_2に入力される分周比M2の何れか一方を選択して出力端子304_4から設定すべき分周比Mとして出力する。
【0170】
本実施形態では、第1の判定基準周波数f1での周波数2分探索後に、その終了を示す信号(たとえばLレベルからHレベルに切り替る信号)が分周比切替信号Msel として入力されることで、判定基準周波数が、判定基準周波数f1から判定基準周波数f2に切り替るようにする。
【0171】
プログラムカウンタ302は、電流制御発振部101Aから出力された発振周波数fcco の出力発振信号Vout がクロック入力端子302_1(170_1に相当)に供給され、また、分周部308によって判定基準周波数flow を2分周した分周出力がイネーブル信号ENとしてイネーブル端子302_2に供給される。また、マルチプレクサ304の出力端子304_4からの分周比M(分周比M1または分周比M2の何れか一方)が分周比設定端子302_3に供給される。また、プログラムカウンタ302は、周波数比較結果fcompを、出力端子302_4(170_4に相当)から出力する。
【0172】
図10では、分周比M=20の場合で、プログラムカウンタ302は、出力発振信号Vout の立上りエッジをカウントする例で示している。ここで、プログラムカウンタ302は、図10に示すように、イネーブル信号ENが立ち上がると同時に、プログラムカウンタ302の内部状態はリセットされ、イネーブル信号ENが有効(本例ではHレベル)になると、電流制御発振部101Aから出力された出力発振信号Vout のエッジをカウントし始める(t10,t20,t30)。つまり、本実施形態の場合、イネーブル信号ENがHレベルの期間が、周波数2分探索における1つの周波数探索期間に該当する。
【0173】
そして、イネーブル信号ENが立ち下がると同時に(t14,t24)、プログラムカウンタ302は、カウント動作を停止し、その時点のカウント結果を、次のイネーブル信号ENの立上りエッジまで保持し出力し続ける。そして、イネーブル信号ENがLレベルの期間(周波数整定期間と称する)内で発振周波数fcco を変更し、次にイネーブル信号ENが立ち上がると同時に、プログラムカウンタ302の内部状態はリセットされ、次のカウントを始めることになる。
【0174】
なお、周波数比較を精度よく実行するには、周波数探索期間(イネーブル信号ENがHレベルのカウント期間)では、出力発振信号Vout の発振周波数fcco が安定状態にあることが必要である。このことは、カウントを開始するイネーブル信号ENが立ち上がるときには、つまりイネーブル信号ENがLレベルの周波数整定期間内に、前回の周波数2分探索結果を反映した発振制御電流Icnt に基づく出力発振信号Vout の発振周波数fcco が安定状態に達していることが必要であることを意味する。
【0175】
本例で言えば、t10以前の前回の周波数比較結果fcompに基づく発振周波数fcco の制御によって、t10以前のイネーブル信号ENがLレベルの周波数整定期間内に発振周波数fcco が安定に達していることが必要である。また、t10〜t14にてのカウント動作による1回目の周波数探索の周波数比較結果fcompに基づく発振周波数fcco の制御によって、t20以前のイネーブル信号ENがLレベルの周波数整定期間内に発振周波数fcco が安定に達していることが必要である。
【0176】
なお、本例では、イネーブル信号ENを使って、周波数整定期間と周波数探索期間を合成した周波数2分探索の1つの処理サイクルを判定基準信号f0の2クロック分にしているが、これは一例に過ぎない。
【0177】
周波数2分探索の1つの処理サイクルを判定基準信号f0の何クロック分にするかは、基本的には、電流制御発振部101Aの発振周波数fcco が安定になる応答速度に応じて決めればよい。たとえば、判定基準信号f0のLレベル期間を周波数整定期間とし、判定基準信号f0のHレベル期間を周波数探索期間とすることで、周波数2分探索の1つの処理サイクルを判定基準信号f0の1クロック分にすることもできるし、周波数整定期間と周波数探索期間とを均等にしつつ、全体の処理サイクルを3クロック分以上にすることもできる。
【0178】
また、周波数整定期間と周波数探索期間とを均等にすることに限らず、不均等にしてもよい。この場合、周波数探索期間は一定にしつつ、発振周波数fcco が安定になる応答速度に応じて周波数整定期間を決めるとよい。たとえば、全体の処理サイクルは判定基準信号f0の3クロック分としつつ、前半の2クロック分を周波数整定期間に割り当て、後半の1クロック分を周波数整定期間に割り当てるようにしてもよい。
【0179】
ところで、このような動作をするプログラムカウンタ302の周波数判定結果を示す出力信号としては、次のようになる。すなわち、プログラムカウンタ302に入力されるイネーブル信号ENの幅は、判定基準信号f0の周波数をfLow とすると1/fLow となる。電流制御発振部101Aから出力される出力発振信号Vout は発振周波数fcco であるから、発振器周期1/fcco ごとにエッジがプログラムカウンタ302に入力されるため、プログラムカウンタ302、イネーブル信号ENが有効(Hレベル)である期間(イネーブル信号幅と称する)にカウントされる値(カウント値)は、イネーブル信号幅=判定基準信号f0の1周期分であるから、発振周波数fcco =発振周波数fosciとすると、式(3−1)のように表される。
【0180】
ここで、プログラムカウンタ302は、分周比Mが入力されていたとき、式(3−1)で示されるカウント値が、分周比Mよりも大きかった場合は“1:Hレベル”を(式(3−2))、分周比Mよりも小さかった場合は“0:Lレベル”を(式(3−3))、出力端子302_4から出力する。なお、カウント値が分周比Mよりも大きくなる場合は、イネーブル信号ENが立ち下がる前(たとえばt14の前)に、プログラムカウンタ302の出力がHになる。
【0181】
このことは、プログラムカウンタ302は、電流制御発振部101Aから出力される出力発振信号Vout の発振周波数fcco (=発振周波数fosci)の大小を判定することを意味し、M・fLow は判定基準周波数であることが分かる。したがって、分周比Mを分周比M1と分周比M2の何れかに切り替えることで、判定基準周波数を判定基準周波数f1と判定基準周波数f2の何れかに切り替えることができる。これによって、発振周波数fcco が判定基準周波数f1,f2よりも高ければプログラムカウンタ302は“1:Hレベル”を周波数比較結果fcompとして出力し、発振周波数fcco が判定基準周波数f1,f2よりも低ければプログラムカウンタ302は“0:Lレベル”を周波数比較結果fcompとして出力する。
【0182】
【数3】


【0183】
ここで、プログラムカウンタ302に対する分周比Mは、図9から分かるように、判定基準周波数f1に対応する分周比M1と判定基準周波数f2に対応する分周比M2を、マルチプレクサ304で切り替えて実行する。
【0184】
これは、前述の図7および図8にて説明したように、ゲイン特性情報取得部107Aは、発振周波数fcco を2種類の判定基準周波数f1,f2に一致させるために、マルチプレクサ304にて、判定基準周波数f1,f2を補正処理の中で切り替える必要があるからである。
【0185】
ところで、前述のように、プログラムカウンタ302は、図10に示したように、イネーブル信号ENが有効な計測期間(周波数探索時間)にカウントされる値が分周比Mより大きいか、小さいかを判断して結果を出力する。
【0186】
しかしながら、計測時間とプログラムカウンタ302の出力の関係を図11に示すように、たとえ、発振周波数fcco が安定に達していたとしても、イネーブル信号ENが立ち上がる時刻または立ち下る時刻に電流制御発振部101Aのエッジが重なった場合には、プログラムカウンタ302は、その判定を誤る可能性がある。
【0187】
たとえば、fLow =5MHzで電流制御発振部101Aの発振周波数fcco が800MHz近傍である場合を考えると、プログラムカウンタ302は、図12に示すようなカウント値を取ることになる。ここで、図12(A)は、分周比M=160にしたときのプログラムカウンタ302の判定ミス区間と判定基準周波数との関係を示し、図12(B)は、分周比M=161にしたときのプログラムカウンタ302の判定ミス区間と判定基準周波数との関係を示す。
【0188】
具体的には、プログラムカウンタ302の判定基準周波数を800MHzと設定する場合、fLow =5MHzであるので分周比M=160とすると、図12(A)に示すように、発振周波数fcco が795MHz,795MHz<fcco <800MHzのときにプログラムカウンタ302が160をカウントし、800MHz以上であると間違った判定をする場合もあることが分かる。逆に、800MHzのときは159をカウントしてしまい、800MHzよりも低いと判定する場合もある。これは、プログラムカウンタ302の実際の判定基準周波数が795MHzに移動したと考えることができる。
【0189】
また、分周比M=161とすると、図12(B)に示すように、プログラムカウンタ302が間違った判定をする区間は800MHz〜805MHzに移動し、発振周波数fcco が800MHzよりも小さいときに間違った判定をすることはなくなるため、同様に判定基準周波数が800MHzであると考えることができる。
【0190】
よって、周波数比較部170のマルチプレクサ304にてプログラムカウンタ302に対して分周比Mを設定をする場合には、判定基準周波数を閾値周波数fth(reshold )とすると、式(4)のように分周比Mを設定する必要がある。
【0191】
【数4】


【0192】
<比較結果保持部の構成例と動作>
図13〜図19は、周波数比較結果保持部172_1,172_2(纏めて172で記す)の構成例と動作を説明する図である。ここで、図13は、周波数比較結果保持部172の詳細な構成例を示す図である。図14は、周波数比較結果保持部172を構成するセット信号生成部410の詳細な構成例を示す図である。図15は、図14に示すセット信号生成部410の詳細な構成例において使用されるD型のフリップフロップ(以下DFFとも記す)の構成例を示す図である。
【0193】
図16は、周波数2分探索の処理サイクルを判定基準信号f0の1クロック分とする場合におけるセット信号生成部410の動作を説明するタイミングチャート(N=10で例示)である。図17は、周波数2分探索の処理サイクルを判定基準信号f0の2クロック分とする場合における図14に示す構成のセット信号生成部410の動作を説明するタイミングチャート(N=10で例示)である。
【0194】
図18は、周波数比較結果保持部172を構成するデータ保持部460,480の1ビット分の構成要素の詳細を示す図である。図19は、周波数2分探索の処理サイクルを判定基準信号f0の2クロック分とする場合における周波数比較部170と周波数比較結果保持部172の全体動作を説明するタイミングチャートである。
【0195】
図13に示すように、周波数比較結果保持部172は、インバータ404,406と、ビットの重付けの切替えタイミングを規定する信号の大元となるビット別のセット信号を生成するセット信号生成部410とを備えている。セット信号生成部410は、入力されたクロック信号をカウントする2進カウンタ部412を備えるとともに、2進カウンタ部412のカウント出力を使って、ビット別のセット信号を順次生成するようになっている。カウント出力を使ってビット別のセット信号を生成するに当たっては、ゲート回路の組合せやシフトレジスタ構成や、その他の論理回路を用いる。
【0196】
また、周波数比較結果保持部172は、セット信号生成部410から出力されたセット信号Sを取り込んで記憶するビット別に設けられた1段目のデータ保持部460と、1段目のデータ保持部460の出力データをビットの重付けの切替えタイミングを規定するビット切替信号として使用し、当該ビット切替信号のビットの重付けの切替えタイミングに同期して、周波数比較部170からの周波数比較結果fcompを取り込み記憶するビット別に設けられた2段目のデータ保持部480とを備えている。
【0197】
1段目のデータ保持部460から出力される出力データは、ビットの重付けの切替えタイミングを規定するビット切替信号として利用される。すなわち、第1例の周波数比較結果保持部172の構成では、2進カウンタ部412およびゲート回路420を具備したセット信号生成部410とデータ保持部460とによって、ビットの重付けの切替えタイミングを規定するビット別のビット切替信号を順次生成するビット切替信号生成部が構成される。データ保持部460は、セット信号生成部410から出力されたセット信号Sの最初の立上りエッジでセット信号Sを取り込み記憶し、その後のセット信号Sの立上りエッジを無視することで、ビット切替信号を順次生成する、パルス信号整形部の機能を持つ。
【0198】
インバータ404には、図示を割愛した判定基準信号生成部から供給される周波数fLow の判定基準信号f0が入力され、これを論理反転した信号(反転判定基準信号xf0と称する)をセット信号生成部410に供給する。インバータ406には、図示を割愛した補正処理動作を制御する制御部から供給される外部信号としての反転リセット信号xResetが入力され、これを論理反転した信号(リセット信号Reset と称する)をセット信号生成部410やデータ保持部460,480に供給する。なお、反転リセット信号xResetのLレベルからHレベルへの遷移は、判定基準信号f0の立上りエッジに同期しているものとする。
【0199】
データ保持部460,480は、判定基準周波数ごとのN回の周波数2分探索に対応するように、それぞれN個が併設されている。ここで、本実施形態の周波数比較結果保持部172においては、1段目のデータ保持部460としてはRSラッチを使用し、2段目のデータ保持部480としてはD型のフリップフロップ(DFF)を使用している。
【0200】
<セット信号生成部の詳細>
セット信号生成部410は、たとえば、図14にその構成例を示すように、2進カウンタ部412と、2進カウンタ部412のカウント出力を論理演算することで、ビット別のデータ保持部460に供給する各セット信号S[N−#](#は1,2,3…:1がMSB側)を生成するゲート回路420とを有する。
【0201】
2進カウンタ部412は、図示のように、D型のフリップフロップ(DFF)414を縦続配置し、ダウンカウント動作をするように段間を接続している。DFF414の縦続配置数は、ビット数Nに応じて決定するが、たとえば、N=10のときには、図示のように、5段構成にする。
【0202】
具体的には、先ず、各段のDFF414は、反転出力端子xQとデータ入力端子Dとを直接に接続している。1段目のDFF414のクロック入力端子CKには周波数fLow の判定基準信号f0をインバータ404で論理反転した反転判定基準信号xf0を入力する。2段目以降は、前段のDFF414の非反転出力端子Qから出力されたカウント出力を後段のDFF414のクロック入力端子CKに供給するようにする。各DFF414は、クロック入力端子CKの立上りエッジでデータ入力端子Dの状態を非反転出力端子Qに出力し、データ入力端子Dの状態を論理反転したものを反転出力端子xQから出力する。この点は、一般的なDFFの場合と同様である。
【0203】
各段のDFF414のリセット端子Rには、反転リセット信号xResetがインバータ406を介してリセット信号Reset とされて入力される。各段のDFF414は、リセット端子Rに入力されたリセット信号ResetがHレベルのときには、非反転出力端子QをHレベル、反転出力端子xQをLレベルにする(リセットする)。この点は、一般的なDFFの場合、リセット時に、非反転出力端子QをLレベル、反転出力端子xQをHレベルにするの異なる。
【0204】
たとえば、各段のDFF414は、図15にその詳細構成例を示すように、入力データDを反転するインバータ982と、リセット信号を反転するインバータ984と、2入力型のNANDゲート985と、クロック信号CKを反転するインバータ988と、オン/オフスイッチ(以下単にスイッチと称する)983,987とを備える。
【0205】
インバータ984の出力はNANDゲート985の一方の入力に接続されている。NANDゲート985の他方の入力は、スイッチ983を介してインバータ982の出力に接続されるとともに、スイッチ987を介してインバータ986の出力に接続される。また、NANDゲート985の出力は、インバータ986の入力に接続される。
【0206】
NANDゲート985のインバータ984側の入力がHレベルで、かつスイッチ987がオンした状態で、NANDゲート985とインバータ986によってメモリ回路(ラッチ)が構成されるようになっている。
【0207】
また、各段のDFF414は、インバータ994,996,998と、オン/オフスイッチ991,997とを備える。インバータ994の出力は、インバータ996,998の各入力に接続され、インバータ996の出力はスイッチ997を介してインバータ994の入力に接続されている。インバータ998の出力は、非反転出力端子Out に接続される。スイッチ997がオンした状態でインバータ994,996によってメモリ回路(ラッチ)が構成されるようになっている。
【0208】
クロック入力端子CKは、直接にスイッチ987,991の制御端子に接続されるとともに、インバータ988を介してスイッチ983,997の制御端子に接続される。ここで、各スイッチ983,987,991,997は、制御端子がLレベル(つまりクロック入力端子CKがLレベル)のときにオフし、制御端子がHレベル(つまりクロック入力端子CKがHレベル)のときにオンするタイプのスイッチである。
【0209】
なお、各スイッチ983,987,991,997を、制御端子がLレベル(つまりクロック入力端子CKがLレベル)のときにオンし、制御端子がHレベル(つまりクロック入力端子CKがHレベル)のときにオフするタイプのスイッチとしてもよい。この場合、図示を割愛するが、図15に示す構成に対して、クロック入力端子CKは、直接にスイッチ983,997の制御端子に接続されるとともに、インバータ988を介してスイッチ987,991の制御端子に接続されるように修正すればよい(後述する図18(A)に示す構成を参照)。
【0210】
このような構成のDFF414においては、先ず、インバータ984へのリセット信号RがHレベルになると、インバータ984の出力(すなわちNANDゲート985の片方の入力)がLレベルとなることで、NANDゲート985のもう片方の入力に拘わらず、その出力がHレベルとなる。クロック信号CKがHとなることでスイッチ991がオンすると、インバータ994,998を介することで、非反転出力端子Out がHレベルとなる。すなわち、データ出力がHレベルにリセットされる。
【0211】
この後に、クロック入力端子CKがLレベルになると、スイッチ991はオフする。このため、リセットHレベルの供給が停止するが、インバータ984,9962では、リセットHレベルを内部に取り込んでいる。すなわち、スイッチ997がオンすることで、直前のリセットHレベルをインバータ994で反転しさらにインバータ996で反転したデータがスイッチ997を介してインバータ994まで伝達される。つまり、直前のリセットHレベルがインバータ994,996を介して論理反転されて、元の論理状態で入力に戻される。その結果、直前のリセットHレベルがインバータ994,996によって保持されることになる。
【0212】
また、この後に、インバータ984へのリセット信号RがHレベルになると、インバータ984の出力(すなわちNANDゲート985の片方の入力)がHレベルとなることで、NANDゲート985の出力が、NANDゲート985のもう片方の入力を反映するようになる。
【0213】
たとえば、この時点でクロック入力端子CKがLレベルにあると、入力側では、入力データDを内部に取り込んでいる。すなわち、スイッチ983がオンすることで、入力データDをインバータ982で反転したデータがスイッチ983を介してNANDゲート985のもう片方の入力まで伝達され、これがNANDゲート985で論理反転されてNANDゲート985の出力まで伝達されている。このとき、スイッチ991はオフしているので、前述と同様に、直前のリセットHレベルがインバータ994,996によって保持され、非反転出力Out はリセットされた状態のままである。
【0214】
さらに、クロック入力端子CKがHレベルに切り替ると、スイッチ983,997はオフし、スイッチ987,991はオンする。これにより、インバータ984へのインバータ982およびスイッチ983を介した入力データDの供給が停止するが、スイッチ987がオンすることで、直前のインバータ984の出力(すなわち直前の入力データDの論理レベル)がインバータ986を介して論理反転されて入力に戻される。その結果、直前の入力データDの論理レベルがインバータ984,986によって保持されることになる。
【0215】
また、スイッチ991がオンであるので、インバータ984の出力である直前の入力データDの論理レベルがNANDゲート985の片方の入力に供給される。その結果、直前の入力データDの論理レベルがNANDゲート985によって論理反転され、さらにインバータ998によって論理反転されることで、直前の入力データDの論理レベルが、そのまま非反転出力Out に現われる。
【0216】
この後に、クロック入力端子CKがLレベルに切り替ると、スイッチ983,997はオンし、スイッチ987,991はオフする。これにより、入力データDの論理レベルのNANDゲート985のもう片方の入力への供給が停止する。しかしながら、このときには、スイッチ987がオンすることで、インバータ986は、直前のNANDゲート985の出力状態を反転してNANDゲート985のもう片方の入力に供給するようになる。よって、NANDゲート985の出力は直前のNANDゲート985の出力状態を維持したままとなる。
【0217】
このとき、スイッチ991がオン、スイッチ997がオフとなっているので、さらにインバータ994,998を介して、NANDゲート985の直前の出力状態が、そのまま非反転出力Out に現われる。よって、NANDゲート985,インバータ989で保持されたデータ入力の論理レベルが、そのまま非反転出力Out に現われる。
【0218】
この後に、クロック入力端子CKがLレベルに切り替ると、スイッチ991はオフし、スイッチ997はオフする。これにより、NANDゲート985の出力状態のインバータ994への供給が停止する。しかしながら、このときには、スイッチ997がオンすることで、インバータ996は、直前のインバータ994の出力状態を反転してインバータ994の入力に供給するようになる。よって、インバータ994の出力は直前のインバータ994の出力状態を維持したままとなる。よって、クロック入力端子CKがLレベルに切り替っても、NANDゲート985,インバータ989で保持された直前のデータ入力の論理レベルが、そのまま非反転出力Out に現われ続ける。
【0219】
よって、このような構成のDFF414では、クロック入力端子CKがLレベルからHレベルになるエッジに同期して、入力データDを取り込み、リセット端子Rへのリセット信号Reset がHレベルになるまで、そのデータを保持し続ける。
【0220】
ゲート回路420は、ANDゲート422,424,426,428,430,432を有する。ANDゲート422,424,426,430,432は、2入力タイプであり、ANDゲート428は、3入力タイプである。
【0221】
セット信号生成部410は、周波数比較結果保持部172に入力される周波数fLow の判定基準信号f0をカウントクロックとして、その判定基準信号f0の立下りエッジ(反転判定基準信号xf0の立上りエッジ)で2進カウンタ部412により2進カウント動作をし、そのカウント結果を受けて、後段の各データ保持部460の各セット入力端子Sに供給するセット信号S[N−#](#は1,2,3…:1がMSB側)を生成する。
【0222】
データ保持部460では、判定基準信号f0の立下りエッジ(反転判定基準信号xf0の立上りエッジ)に同期し、周波数fLow の判定基準信号f0の所定クロック分ずつ、上位ビットから順にその非反転出力xQをHレベルにしていく。
【0223】
このため、セット信号生成部410では、各段のDFF414の出力を利用して、ビット別の各データ保持部460の各セット入力端子Sへのセット信号S[N−#](#は1,2,3…:1がMSB側)の最初のアクティブレベル(本例ではHレベル)が、周波数fLow の判定基準信号f0の所定クロック分ずつシフトしていくようにする。
【0224】
ここで、「所定クロック分ずつシフト」するに当たっての所定クロック数は、周波数2分探索における周波数整定期間と周波数探索期間を合成した1つの処理サイクルを何クロック分にするかに合わせて設定する。たとえば、周波数2分探索の1つの処理サイクルを判定基準信号f0の1クロック分にする場合には1クロック分ずつシフトするし、周波数2分探索の1つの処理サイクルを判定基準信号f0の2クロック分にする場合(図10に示した事例の場合)には2クロック分ずつシフトする。
【0225】
一例として、図16のタイミングチャート(図ではN=10)に示すように、リセット信号Reset がLレベルになることでリセットが解除された後の判定基準信号f0の“1+#”個目の立下りエッジに同期して、データ保持部460_N-#のセット入力端子Sに供給するセット信号S[N−#]がHレベルに遷移するように、セット信号S[N−#]の最初にHレベルになるタイミングを1クロック分ずつシフトする。
【0226】
ここで、本実施形態のゲイン特性情報取得部107Aは、周波数2分探索を実行する処理サイクルに合わせて、セット信号S[N−#]の最初にHレベルになるタイミングを合わせればよく(図16に示した例では、判定基準信号f0の1クロック分ずつシフト)、それ以降にHになるパルスがあっても、何ら不都合はない。
【0227】
ただし、本実施形態では、図10に示したように、イネーブル信号EN(判定基準信号f0を1/2分周したもの)の立下りエッジで周波数の高/低を周波数比較部170にて判定し、その結果に応じて目標周波数になるように電流制御発振部101Aを制御し、次のサイクルでのイネーブル信号ENの立下りエッジでその制御結果の周波数の高/低を判定する必要がある。
【0228】
このことを踏まえると、周波数2分探索を実行する1サイクルは、判定基準信号f0の1サイクル分ではなく、イネーブル信号ENの1サイクル分とすることが好ましく、結局の所、判定基準信号f0の2サイクル分であることが好ましいことになると考えられる。これに対処するには、セット信号生成部410は、セット信号S[N−#]の最初にHレベルになるタイミングを、1クロック分ずつシフトするのではなく、2クロック分ずつシフトする必要があると考えられる。
【0229】
このための仕組みとして、図14に示すセット信号生成部410において、ゲート回路420は、先ず、2段目のDFF414_2の反転出力xQ2をそのままセット信号S[N−1:本例では9]として出力する。また、3段目のDFF414_3の反転出力xQ3をそのままセット信号S[N−2:本例では8]として出力する。また、2段目のDFF414_2の反転出力xQ2と3段目のDFF414_3の反転出力xQ3とのANDゲート422による論理積をセット信号S[N−3:本例では7]として出力する。
【0230】
また、4段目のDFF414_4の反転出力xQ4をそのままセット信号S[N−4:本例では6]として出力する。また、2段目のDFF414_2の反転出力xQ2と4段目のDFF414_4の反転出力xQ4とのANDゲート424による論理積をセット信号S[N−5:本例では5]として出力する。また、3段目のDFF414_3の反転出力xQ3と4段目のDFF414_4の反転出力xQ4とのANDゲート426による論理積をセット信号S[N−6:本例では4]として出力する。また、2段目のDFF414_2の反転出力xQ2と3段目のDFF414_3の反転出力xQ3と4段目のDFF414_4の反転出力xQ4とのANDゲート428による論理積をセット信号S[N−7:本例では3]として出力する。
【0231】
また、5段目のDFF414_5の反転出力xQ5をそのままセット信号S[N−8:本例では2]として出力する。また、2段目のDFF414_2の反転出力xQ2と5段目のDFF414_5の反転出力xQ5とのANDゲート430による論理積をセット信号S[N−9:本例では1]として出力する。また、3段目のDFF414_3の反転出力xQ3と5段目のDFF414_5の反転出力xQ5とのANDゲート432による論理積をセット信号S[N−10:本例では0]として出力する。
【0232】
このような構成のゲート回路420を設けることで、図17のタイミングチャート(図ではN=10)に示すように、リセット信号Reset がLレベルになることでリセットが解除された後の判定基準信号f0の“1+#”個目の立下りエッジに同期して、データ保持部460_N-#のセット入力端子Sに供給するセット信号S[N−#]がHレベルに遷移するように、セット信号S[N−#]の最初にHレベルになるタイミングを2クロック分ずつシフトするようになる。
【0233】
<1段目のデータ保持部の詳細>
RSラッチで構成された各ビット別のデータ保持部460は、セット信号生成部410のNビットのセット信号が、ビット別に対応するように、セット入力端子Sに入力される。たとえば、セット信号生成部410の最上位ビット(MSB)のセット信号は、最上位ビット(MSB)を担当するデータ保持部460のセット入力端子Sに入力され、以下順に、セット信号生成部410の下位ビット(MSB−%:%は1、2,…)のセット信号は、下位ビット(MSB−%:%は1、2,…)を担当するデータ保持部460のセット入力端子Sに入力される。また、各データ保持部460は、反転リセット信号xResetがインバータ406を介してリセット信号Reset とされてから各リセット入力端子Rに共通に入力される。
【0234】
1段目のデータ保持部460として使用されるRSラッチは、図18(A)に示すように、セット信号Sを反転するインバータ462と、リセット信号Rを反転するインバータ464と、2つの2入力型のNANDゲート466,468とを有する。
【0235】
NANDゲート466は、一方の入力にインバータ462の出力(すなわちセット信号Sの反転信号xS)が入力され、他方の入力にNANDゲート468の出力(すなわちセット出力の反転信号xQ)が入力される。NANDゲート468は、一方の入力にインバータ464の出力(すなわち反転出力信号xR)が入力され、他方の入力にNANDゲート466の出力(すなわち非反転出力信号Q)が入力される。
【0236】
ビット別の各データ保持部460の各出力端子Out から出力されるデータ(セット出力)は、対応するビット別の各データ保持部480の各クロック入力端子CKへのクロック信号として使用されるとともに、DA変換部174A_1,174A_2(纏めて174Aと記す)の対応するビット別の各制御信号 Control[N−#](#は1,2,3…:1がMSB側)として使用される。
【0237】
このような構成のデータ保持部460の動作における真理値表は、図18(B)に示す通りである。たとえば、セット信号Sおよびリセット信号Rがともに“0;Lレベル”であるときには、非反転出力端子である出力端子Out と反転出力端子は、直前の状態を維持する、つまり、出力データは不変である。また、セット信号Sが“0;Lレベル”であるときにリセット信号Sが“1;Hレベル”になると、非反転出力端子である出力端子Out は“0;Lレベル”、反転出力端子は“1;Hレベル”になり、出力論理状態がリセットされる。
【0238】
また、リセット信号Sが“0;Lレベル”であるときにセット信号Sが“1;Hレベル”になると、非反転出力端子である出力端子Out は“1;Hレベル”、反転出力端子は“0;Lレベル”になり、出力論理状態がセットされる。なお、セット信号Sおよびリセット信号Rがともに“1;Hレベル”であるときは、非反転出力端子である出力端子Out と反転出力端子がともに、“1;Hレベル”になるが、通常は、この状態を禁止状態として取り扱う。
【0239】
よって、このようなRSラッチで構成された1段目の各データ保持部460は、リセット入力端子RがHレベルとされることで、セット出力端子Out をLレベルにする(つまりリセットする)。そして、リセット入力端子RがLレベルの状態で、2進カウンタ部412のビット別の出力(Hレベル)を対応するセット入力端子Sに取り込むことで、出力端子Out をHレベルにする。その結果、ビット切替信号の一例である制御信号 Control[N−#]がアクティブ(本例ではHレベル)となるタイミングは、セット信号S[N−#]がリセット後に最初にアクティブ(本例ではHレベル)となるタイミングと一致する。
【0240】
<2段目のデータ保持部の詳細>
DFFで構成された各ビット別のデータ保持部480は、ビット別に、1段目のデータ保持部460の出力データがクロック入力端子CKにクロック信号Clockとして入力される。たとえば、最上位ビット(MSB)を担当するデータ保持部460のデータ出力は、最上位ビット(MSB)を担当するデータ保持部480のクロック入力端子CKに入力され、以下順に、下位ビット(MSB−%:%は1、2,…)を担当するデータ保持部460のデータ出力は、下位ビット(MSB−%:%は1、2,…)を担当するデータ保持部480のクロック入力端子CKに入力される。
【0241】
また、DFFで構成された各データ保持部480は、周波数比較部170からの周波数比較結果fcompが、データ入力端子Dに共通に入力される。また、各データ保持部480は、反転リセット信号xResetがインバータ406を介してリセット信号Reset とされてから各リセット端子Rに共通に入力される。
【0242】
ビット別の各データ保持部480の各出力端子Out から出力されるデータ(周波数比較結果fcompを反映したもの)は、DA変換部174Aの対応するビット別の各アップ・ダウン信号UpDown[N−#](#は1,2,3…:1がMSB側)として使用される。
【0243】
2段目のデータ保持部480として使用されるDFFは、図18(A)に示すように、周波数比較結果fcompを反転するインバータ482と、インバータ485,486,488と、オン/オフスイッチ(以下単にスイッチと称する)483,487とを備える。
【0244】
インバータ482の出力とインバータ485の入力との間にスイッチ483が配されている。インバータ485の出力は、インバータ486の入力に接続され、インバータ486の出力はスイッチ487を介してインバータ485の入力に接続されている。
【0245】
スイッチ487がオンした状態でインバータ485,486によってメモリ回路(ラッチ)が構成されるようになっている。
【0246】
また、データ保持部480は、リセット信号Rを反転するインバータ492と、2入力型のNANDゲート494と、インバータ496,498と、オン/オフスイッチ(以下単にスイッチと称する)491,497を備える。
【0247】
インバータ492の出力はNANDゲート494の一方の入力に接続されている。NANDゲート494の他方の入力は、スイッチ491を介してインバータ485の出力に接続されるとともに、スイッチ497を介してインバータ496の出力に接続される。また、NANDゲート494の出力は、インバータ496,498の各入力に接続される。インバータ498の出力は、データ出力端子Out に接続される。
【0248】
NANDゲート494のインバータ492側の入力がHレベルで、かつスイッチ497がオンした状態で、NANDゲート494とインバータ496によってメモリ回路(ラッチ)が構成されるようになっている。
【0249】
クロック入力端子CKは、直接にスイッチ483,497の制御端子に接続されるとともに、インバータ488を介してスイッチ487,491の制御端子に接続される。ここで、各スイッチ483,487,491,497は、制御端子がLレベル(つまりクロック入力端子CKがLレベル)のときにオンし、制御端子がHレベル(つまりクロック入力端子CKがHレベル)のときにオフするタイプのスイッチである。
【0250】
なお、各スイッチ483,487,491,497を、制御端子がLレベル(つまりクロック入力端子CKがLレベル)のときにオフし、制御端子がHレベル(つまりクロック入力端子CKがHレベル)のときにオンするタイプのスイッチとしてもよい。この場合、図18(C)に示すように、図18(A)に示す構成に対して、クロック入力端子CKは、直接にスイッチ487,491の制御端子に接続されるとともに、インバータ488を介してスイッチ483,497の制御端子に接続されるように修正すればよい。
【0251】
このような構成のデータ保持部480においては、先ず、インバータ492へのリセット信号RがHレベルになると、インバータ492の出力(すなわちNANDゲート494の片方の入力)がLレベルとなることで、NANDゲート494のもう片方の入力に拘わらず、その出力がHレベルとなり、インバータ498を介することで、データ出力端子Out がLレベルとなる。すなわち、データ出力がリセットされる。
【0252】
また、この後に、インバータ492へのリセット信号RがLレベルになると、インバータ492の出力(すなわちNANDゲート494の片方の入力)がHレベルとなることで、NANDゲート494の出力が、NANDゲート494のもう片方の入力を反映するようになる。
【0253】
たとえば、この時点でクロック入力端子CKがLレベルにあると、スイッチ483,497はオンしスイッチ487,491はオフしている。よって、先ず、インバータ496は、リセット時のNANDゲート494の出力(Hレベル)を反転してNANDゲート494のもう片方の入力にLレベルを供給するようになる。よって、NANDゲート494の出力はHレベルを維持したままとなり、データ出力がリセットされた状態のままである。
【0254】
このとき、入力側では、周波数比較結果fcompを内部に取り込んでいる。すなわち、スイッチ483がオンすることで、周波数比較結果fcompをインバータ482で反転したデータがスイッチ483を介してインバータ485まで伝達されている。スイッチ487,491はオフであるので、周波数比較結果fcompの論理レベルがそのままインバータ485の出力に現われた状態にある。
【0255】
この後に、クロック入力端子CKがHレベルに切り替ると、スイッチ483,497はオフし、スイッチ487,491はオンする。これにより、インバータ485へのインバータ482およびスイッチ483を介した周波数比較結果fcompの供給が停止するが、スイッチ487がオンすることで、直前のインバータ485の出力(すなわち直前の周波数比較結果fcompの論理レベル)がインバータ486を介して論理反転されて入力に戻される。その結果、直前の周波数比較結果fcompの論理レベルがインバータ485,486によって保持されることになる。
【0256】
また、スイッチ491がオンであるので、インバータ485の出力である直前の周波数比較結果fcompの論理レベルがNANDゲート494の片方の入力に供給される。その結果、直前の周波数比較結果fcompの論理レベルがNANDゲート494によって論理反転され、さらにインバータ498によって論理反転されることで、直前の周波数比較結果fcompの論理レベルが、そのままデータ出力端子Out に現われる。
【0257】
この後に、クロック入力端子CKがLレベルに切り替ると、スイッチ483,497はオンし、スイッチ487,491はオフする。これにより、周波数比較結果fcompの論理レベルのNANDゲート494の片方の入力への供給が停止する。しかしながら、このときには、スイッチ497がオンすることで、インバータ496は、直前のNANDゲート494の出力状態を反転してNANDゲート494のもう片方の入力に供給するようになる。よって、NANDゲート494の出力は直前のNANDゲート494の出力状態を維持したままとなる。よって、クロック入力端子CKがLレベルに切り替っても、直前の周波数比較結果fcompの論理レベルが、そのままデータ出力端子Out に現われ続ける。
【0258】
よって、このようなDFFで構成された2段目の各データ保持部480は、データ保持部460のセット出力がLレベルからHレベルになるエッジをビットの重付けの切替えタイミングとして取り扱って周波数比較部170からの周波数比較結果fcompを取り込み、リセット端子Rへのリセット信号Reset がHレベルになるまで、そのデータを保持し続ける。データ保持部480が保持しているデータは、データ出力端子Out から出力される。
【0259】
このように、本実施形態の周波数比較結果保持部172においては、2段目のデータ保持部480として使用するDFFは、図18に示すようなスタティックなラッチ(インバータ482,485で構成されたメモリ回路およびNANDゲート494およびインバータ496で構成されたメモリ回路)を用いるタイプの回路としており、ビットごとにメモリ回路に記憶された周波数比較部170の周波数比較結果fcompは、リセット信号Rが再び入力されるまで保持され続けるようになっている。
【0260】
図19に、図10に対応する、周波数2分探索の処理サイクルを判定基準信号f0の2クロック分とする場合における、周波数比較部170と周波数比較結果保持部172の全体の動作を示すタイミングチャートを示す。図19から分かるように、周波数比較結果fcompを表わすビット別のアップ・ダウン信号UpDownは、MSB側から順に出力されて行くことになる。
【0261】
ここで、周波数比較部170と周波数比較結果保持部172は同じ周波数FLow の判定基準信号f0が入力されて動作するようになっているため、完全に同期して動作するようにしている。加えて、前述のように、周波数比較部170は、判定基準信号f0の立上りエッジに同期して動作するイネーブル信号ENに合わせて動作するようにしているので判定基準信号f0の立上りエッジで動作するようになっており、これに対して周波数比較結果保持部172は判定基準信号f0の立下りエッジで動作させるようにしている。
【0262】
これにより、図19に示すように、判定基準信号f0の立上りエッジに同期したイネーブル信号ENの立下りエッジで周波数比較結果fcompを確定させた後に、判定基準信号f0の立下りエッジに同期してデータ保持部460から発せられるビット切替信号のエッジで周波数比較結果fcompの論理状態を取り込むことができ、周波数比較結果fcompの取り込みに関して、タイミングによる誤動作が起こらないようにしている。
【0263】
なお、ここで示した例は、周波数2分探索の処理サイクルを判定基準信号f0の2クロック分にした例であるが、周波数2分探索の処理サイクルを判定基準信号f0の1クロック分にする場合でも、たとえばゲート遅延を利用するなどしてセット信号がHレベルになる時点を判定基準信号f0の立下りエッジよりも少し遅らせることで、周波数比較結果fcompの取り込みに関してタイミングによる誤動作が起こらないようにすることができる。
【0264】
<DA変換部の構成例と動作;第1実施形態>
図20は、電流出力型のDA変換部174Aの詳細な構成例を示す図である。なお、ここでは基本形を示すが、好ましくは、後述の図24に示すものを使用する。
【0265】
図20に示すように、DA変換部174Aは、ビット別に対応するN(Nは、2分探索のN回に対応する)本のソース電流源502とN本のシンク電流源504と、各電流源502,504の出力を選択的に合成するための出力スイッチ506,508と、各電流源502,504の出力スイッチ506,508のオン/オフ動作を制御することで、1ビット電流源501がソースおよびシンクの何れの動作モードになるかを切り替える切替部510とを備えている(図では最上位ビットMSBについてのみ参照子を付す)。ここで、各出力スイッチ506,508は、制御端子がLレベルのときにオフし、制御端子がHレベルのときにオンするタイプのスイッチである。
【0266】
各ソース電流源502は、一方が電源側に接続され他方のソース側が出力スイッチ506に接続されている。各シンク電流源504は、一方が基準電位(接地電位GND )に接続され他方のシンク側が出力スイッチ508に接続されている。
【0267】
ビット別の各出力スイッチ506のソース電流源502とは反対側と、対応するビット別の各出力スイッチ508のシンク電流源504とは反対側とが接続されるとともに、その接続点が、全てのビットで共通に電流出力端子174A_outに接続されている。各ビットの電流加算結果がDA出力信号として電流出力端子174A_outから出力されるようになっている。DA出力信号は、DA変換部174A_1であれば出力電流信号Iout_1 となるし、DA変換部174A_2であれば出力電流信号Iout_2 となる。
【0268】
ビット別の各切替部510は、周波数比較結果保持部172_1,172_2に保持されているデータに応じて出力スイッチ506,508のオン/オフ動作を制御することで、1ビット電流源501がソース電流およびシンク電流の何れを発生するのかを切り替える。
【0269】
このための構成として、切替部510は、周波数比較結果保持部172のデータ保持部480から出力される対応するビットのアップ・ダウン信号UpDown[N−#](#は1,2,3…:1がMSB側)を論理反転するインバータ512と、2つの2入力型のANDゲート514,516を有している。
【0270】
ANDゲート514は、一方の入力端子にアップ・ダウン信号UpDown[N−#]をインバータ512で論理反転した信号が入力され、他方の入力端子に周波数比較結果保持部172の対応するビットの制御信号 Control[N−#](#は1,2,3…:1がMSB側)が入力され、その出力がソース電流源502側の出力スイッチ506の制御端子に供給される。ANDゲート516は、一方の入力端子にアップ・ダウン信号UpDown[N−#]が入力され、他方の入力端子に制御信号 Control[N−#]が入力され、その出力がシンク電流源504側の出力スイッチ508の制御端子に供給される。
【0271】
ビット別に、ソース電流源502とシンク電流源504とは、ビットの重みに対応した同じ電流量をソースもしくはシンクするようになっている。たとえば、最上位ビットについては最大電流量Iとし、下位側に行くに連れて、1ビットごとに、その電流量を、1/2(または1/2以上)に減少させるようにする。好ましくは、MSBをIとして、以下順に、I/{2^&}(&は、1,2,…,N−2,N−1)とする。本例では、スケーリングxを1/2とし、そのべき乗でビットの重みを付けている。
【0272】
また、同じ電流量のソース電流源502およびシンク電流源504を一組として、制御信号 Controlとアップ・ダウン信号UpDownに基づいて出力スイッチ506,508を制御することで、制御信号 Controlが有効(Hレベル)であるときのみ、一組の電流源502,504(1ビット電流源501とも称する)は、周波数比較結果保持部172_1,172_2から出力されるアップ・ダウン信号UpDownに基づいてソース電流またはシンク電流のどちらかの電流入出力動作を行なう。
【0273】
具体的には、アップ・ダウン信号UpDownがHレベル、すなわち、発振周波数fcco が判定基準周波数f1,f2よりも高ければ、ANDゲート514の出力はLレベルとなりANDゲート516の出力はHレベルとなる。これにより、出力スイッチ506は、制御端子がLレベルとなることでオフし、出力スイッチ508は、制御端子がHレベルとなることでオンするので、一組の各電流源502,504は、シンク動作を行なう。
【0274】
これに対して、アップ・ダウン信号UpDownがLレベル、すなわち、発振周波数fcco が判定基準周波数f1,f2よりも低ければ、ANDゲート514の出力はHレベルとなりANDゲート516の出力はLレベルとなる。これにより、出力スイッチ506は、制御端子がHレベルとなることでオンし、出力スイッチ508は、制御端子がLレベルとなることでオフするので、一組の各電流源502,504は、ソース動作を行なう。
【0275】
また、先に示した図19から分かるように、周波数比較結果fcompを表わすビット別のアップ・ダウン信号UpDownは、上位ビット(MSB)側から順に出力されていくので、DA変換部174Aも、周波数比較部170の周波数比較結果fcompに応じて、1ビット電流源501(一組の電流源502,504)を、上位ビット(MSB)から順番に動作させていく。
【0276】
<発振ゲイン補正部の動作の詳細>
図21は、ゲイン特性情報取得部107Aの全体動作を説明する図である。ここで、図21は、図19に示したタイミングチャートに従って動作したときの電流制御発振部101Aの発振周波数fcco の収束の様子の一例を示す。
【0277】
周波数比較部170、周波数比較結果保持部172、DA変換部174Aの回路動作を纏めると、以下の通りである。すなわち、先ず、周波数比較部170により周波数比較が実行される都度、DA変換部174Aの上位ビットから順に1ビット電流源501が動作し、周波数比較部170による周波数比較結果fcompに基づいて電流制御発振部101Aの発振周波数fcco が判定基準周波数f1,f2よりも高ければ低くなるように、逆に、低ければ高くなるように、電流制御発振部101Aの周波数制御入力端子101Ainに供給される発振制御電流Icnt を調整するべく、周波数制御電流Iosciのソースまたはシンクを行なう。これによって、分周比M1,M2によって決めた判定基準周波数f1,f2に電流制御発振部101Aの発振周波数fcco は絞り込まれていくことになる。
【0278】
このような周波数調整手法を、周波数2分探索法と呼ぶことにする。なお、2分探索を使った周波数探索の従来例として以下の非特許文献4が存在する。しかしながら、本実施形態の2分探索は、基本的な考え方は、この非特許文献4と同じであるが、具体的な仕組みにおいて差異がある。
【0279】
【非特許文献4】Kun-Seok Lee ,Eun-Yung Sung,In-Chul Hwang,and Byeong-Ha Park、“Fast AFC technique using a code estimation and binary search algorithm for wideband frequency synthesis”、Proceedings of ESSCIRC, Grenoble, France, 2005、p181〜184
【0280】
たとえば、本実施形態の仕組みにおいては、図21に示すように、先ず、電流制御発振部101Aは、周波数制御入力端子101Ainに供給される発振制御電流Icnt が多いほど発振周波数fcco が高くなる性質を持つものであるとする。
【0281】
また、後述するように、理想的には、規定電流源109Aからの規定電流In(=図3の初期電流Iini )の条件下で求められる周波数(たとえば800MHz)となるべきであるが、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco のばらつきにより、規定電流In(初期電流Iini )のみでは、たとえば866MHz(初期周波数)で発振しているものとし、このような電流制御発振部101Aの発振周波数fcco を、目的とする800MHzに収束させることにする。
【0282】
なお、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco は、発振制御電流Icnt の着目する制御範囲内では非線形な特性はなく、一例として、256/I[MHz/μA]であるものとする。また、ビット別の1ビット電流源501の最上位ビットの電流値Iは1μAであるとする。
【0283】
この規定電流源109Aの電流値は、標準状態の一例である理想状態(ideal ),25℃(室温)の条件での、クロック周波数または受信データレートの周波数にCCOの発振周波数が一致する入力電流値である。
【0284】
たとえば、周波数比較部170の判定基準周波数f1を、収束値の発振周波数fcco =800MHzとすると、規定電流In(図3の初期電流Iini )での発振周波数fcco =866MHz(初期周波数)の方が収束値の発振周波数fcco =800MHzよりも当然高いため、1回目の探索におけるDA変換部174Aからの出力電流信号Iout は、先ずMSBの1ビット電流源501による電流Iがシンクされ、電流制御発振部101Aの周波数制御入力端子101Ainに供給される発振制御電流Icnt は“In−I”となり、発振周波数fcco は610MHzになる。
【0285】
610MHzは収束値の発振周波数fcco =800MHzよりも低いため、2回目の探索におけるDA変換部174Aからの出力電流信号Iout においては、“MSB−1”の1ビット電流源501による電流I/2がソースされ、電流制御発振部101Aの周波数制御入力端子101Ainに供給される発振制御電流Icnt は“In−I+I/2”となり、発振周波数fcco は738MHzになる。
【0286】
738MHzは収束値の発振周波数fcco =800MHzよりも低いため、3回目の探索におけるDA変換部174Aからの出力電流信号Iout においては、“MSB−2”の1ビット電流源501による電流I/4がソースされ、電流制御発振部101Aの周波数制御入力端子101Ainに供給される発振制御電流Icnt は“In−I+I/2+I/4”となり、発振周波数fcco は802MHzになる。
【0287】
802MHzは収束値の発振周波数fcco =800MHzよりも高いため、4回目の探索におけるDA変換部174Aからの出力電流信号Iout においては、“MSB−3”の1ビット電流源501による電流I/8がシンクされ、電流制御発振部101Aの周波数制御入力端子101Ainに供給される発振制御電流Icnt は“In−I+I/2+I/4−I/8”となり、発振周波数fcco は770MHzになる。
【0288】
このような動作を7回繰り返すと、7回判定後に電流制御発振部101Aの周波数制御入力端子101Ainに供給される発振制御電流Icnt は“In−I+I/2+I/4−I/8+I/16+I/32+I/64”となり、発振周波数fcco は798MHzとなり、収束値(=判定基準周波数)の発振周波数=800MHzにかなり近くなる。7回よりも多く判定を繰り返せば、発振周波数fcco を限りなく800MHzに近づけることも可能となる。
【0289】
さらに、このときのDA変換部174Aから周波数制御入力端子101Ainに供給される出力電流信号Iout =(−I+I/2+I/4−I/8+I/16+I/32+I/64+(8回目以降の判定結果)は、デジタルデータ(この場合は1001000…)としてDA変換部174AのDFFで構成されたデータ保持部480に記憶されているため、電流制御発振部101Aを800MHzで発振させるための初期電流Iini に対する補正分を表わす出力電流信号Iout を、周波数2分探索終了後、ゲイン特性情報取得部107Aの周波数比較結果保持部172は記憶していることを意味する。
【0290】
なお、上記の説明では、電流出力型のDA変換部174Aを構成する1ビット電流源501の電流値が、最上位ビットから1ビットごとに1/2になる例を示した。しかしながら、このままでは1ビット電流源501の電流値がばらつくと、周波数探索精度が大幅に悪化し、ゲイン補正精度も悪化させてしまう。これを回避するために、電流源スケーリングを1/2より大きくする必要がある。この電流源スケーリングの値は、電流制御発振部101Aの製造ばらつきや温度変化による入力電流−発振周波数変換ゲインKcco の変化を考慮して決定するのがよい。
【0291】
<電流源スケーリングについて>
図22〜図25は、DA変換部174Aを構成する各1ビット電流源501の電流値に設定する重付けを示す電流源スケーリングの決定方法を説明する図である。ここで、図22は、電流制御発振部101Aの製造ばらつきや温度変化によって、入力電流−発振周波数変換ゲインKcco が変化する例を示す図である。図23は、DA変換部174Aの必要出力電流レンジを説明する図である。図24は、スケーリングをxとしたときのDA変換部174Aの構成を示した図である。図25は、スケーリングxにおいて周波数探索精度を最も悪化させる事例を示す図である。
【0292】
先ず、図22において、理想状態(ideal )は、設計時の電流制御発振部101Aの特性を示し、高速(fast)は、製造後における電流制御発振部101Aを構成するトランジスタの性能が設計時よりも高くなった場合の特性を示し、低速(slow)は、製造後における電流制御発振部101Aを構成するトランジスタの性能が設計時よりも低くなった場合の特性を示す。
【0293】
また、図22においては、設計時と製造後の状態に加えて温度変化をも加味した特性で示している。温度特性としては、理想状態(ideal )を25℃(室温)とし、製造後の高速(fast)に対してさらに高速にする方向の温度として−40℃で示し、また製造後の低速(slow)に対してさらに低速にする方向の温度として120℃で示している。
【0294】
図中において、25℃(室温)での理想状態の特性における規定電流源109Aからの規定電流In(fcco ,ideal ,25℃)(以下、In(fcco )と記す)は、その条件下で必要となる発振周波数fcco とするための電流値である。
【0295】
この場合、図から分かるように、温度変化まで考慮すれば、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco の特性は、設計時に基準となる25℃(室温)での理想状態の特性から、容易に大きくずれるため、規定電流源109Aの電流値In(初期電流Iini )での電流制御発振部101Aから出力される出力発振信号Vout の発振周波数fcco もばらつくことになる。これを考慮すると、以下のようにすることが好ましいことになる。
【0296】
先ず、DA変換部174Aが出力する出力電流信号Iout の最大値を決定する最上位ビット(MSB)を担当する1ビット電流源501_N-1の電流値I_N-1をImax 、規定電流源109Aの電流値をInとし、全ての1ビット電流源501がシンクした場合とソースした場合の双方を考えると、1つの1ビット電流源501と規定電流源109Aでは、おおよそ“−2Imax +In:全てがシンク時”から、“2Imax +In:全てがソース時”の範囲で電流を可変することができる。なお、Imax は、最上位ビットの周波数制御信号(出力電流信号Iout_1 ,Iout_2 )を規定する値Sの一例である。
【0297】
ここで、図22から分かるように、発振周波数fcco とするために必要となる電流制御発振部101Aの周波数制御入力端子101Ainに供給するべき、25℃(室温)での理想状態の特性における規定電流源109Aからの規定電流In(fcco )では、他の条件下では発振周波数fcco とならず、当然に、発振周波数fcco とするためには規定電流Inとは異なる電流値にする必要がある。たとえば、高速(fast)かつ−40℃の条件下では、規定電流Inよりも少ない電流I(fcco ,fast,−40℃)にすることで目標周波数(たとえば判定基準周波数f1)に一致させる必要があるし、低速(slow)かつ120℃の条件下では、規定電流Inよりも多い電流I(fcco ,slow,120℃)にすることで目標周波数に一致させる必要がある。
【0298】
DA変換部174Aでは、これに対応してゲイン補正可能範囲を確保しておくことが必要となるし、発振周波数fcco として複数種類に対応するようにするには、当然のごとく、同一のDA変換部174Aが、その複数種類の発振周波数fcco について、ゲイン補正可能になっていなければならない。
【0299】
たとえば、図23は、同一のDA変換部174Aにて、発振周波数fcco が400MHz,600MHz,800MHzの3種類に対応する場合を例示している。
【0300】
先にも説明しているが、本実施形態の位相同期部100においては、標準的あるいは理想的な条件下(本例の場合25℃(室温)での理想状態の特性下)において、初期電流Iini (=規定電流In)のみで希望とする周波数と同じ発振周波数fcco が得られるように、希望とする周波数(=発振周波数fcco )の別に、「所望とする出力発振信号Vout の発振周波数fcco に適合させた初期電流Iini (=規定電流In)」を設定する。
【0301】
したがって、たとえば、デジタルデータ列Dinのデータレートが400MHz,600MHz,800MHzの3種類あった場合には、25℃(室温)での理想状態の特性に対応した規定電流源109Aからの規定電流In(fcco )は、In(400MHz),In(600MHz),In(800MHz)の3種類となり、それぞれについて、高速(fast)かつ−40℃の条件下での電流I(fcco ,fast,−40℃)と、低速(slow)かつ120℃の条件下での電流I(fcco ,slow,120℃)を考え、これに対して、DA変換部174Aの補正範囲を適合させる必要がある。これらの関係を式で表わすと、式(5)のようになる。
【0302】
【数5】


【0303】
よって、図23に示す例では、最上位ビット(MSB)を担当する1ビット電流源501の電流値I_N-1として、式(5−1)〜式(5−6)を全て満たすことのできる電流Imax を選択しなければならないことになる。
【0304】
このようにして、最上位ビット(MSB)を担当する1ビット電流源501_N-1の電流値I_N-1(=Imax )を決定した後には、下位ビット側の1ビット電流源501_N-#(#は2,3,,…,N)のそれぞれに設定する電流値I_N-#と、必要となるビット数Nを決定する。
【0305】
各電流値I_N-#に関しては、基本的には、1ビット電流源501_N-1の電流値I_N-1を基準として、各ビットの重みに対応した重付けを行なえばよい。
【0306】
一方、必要となるビット数Nに関しては、必要となる分解能の観点から決定する必要がある。たとえば、周波数比較部170のプログラムカウンタ302の周波数判定分解能は、カウントしている時間によって決定される。カウントしている時間は、イネーブル信号ENの周期(=1/fLow )であるので、プログラムカウンタ302の周波数判定分解能は2・fLow となる。
【0307】
ここで、電流制御発振部101Aの製造ばらつきや温度変化によって取り得る入力電流−発振周波数変換ゲインKcco の最大値をKcco max とし、電流源スケーリングをxとし、DA変換部174Aのビット数をNとすると、周波数2分探索終了後に電流制御発振部101Aの発振周波数fcco がプログラムカウンタ302の周波数判定分解能以下に収束するためには、最下位ビットを担当する1ビット電流源501_0の電流値I_0は、式(6)を満たす必要がある。
【0308】
【数6】


【0309】
ここで、式(6)の右辺は、分解能の側面から規定される電流値であり、式(6)の左辺が、xでスケーリングしたときの最下位ビットを担当する1ビット電流源501_0の電流値I_0となる。
【0310】
図20に示したように、通常は、ビットの重付け(スケーリングx)は、1/2で考えればよく、1ビット電流源501の電流値Iにばらつきがなければ、式(6)に基づき、ビット数Nを決めることができる。
【0311】
しかしながら、実際には、1ビット電流源501の電流値Iには、ばらつきが存在するので、そのばらつきを加味して、スケーリングxとビット数Nとを決定する必要がある。
【0312】
たとえば、図24は、図20に対応するもので、スケーリングをxとして、1ビット電流源501の電流値Iにばらつきσが存在する場合のDA変換部174Aの構成を示した図である。この例では、最上位ビットの1ビット電流源501_N-1の製造ばらつき量をσとしている。下位ビットの1ビット電流源501_N-2,501_N-3,…,501_0のばらつきについては、下位ビットになるにつれて、各1ビット電流源501の電流値I_N-2,I_N-3,…,I_0と同じようにスケーリングされるとする。
【0313】
この場合、図24のように、最上位ビットの1ビット電流源501_N-1の製造ばらつき量がプラス誤差となり、下位ビットの1ビット電流源501_N-2,501_N-3,…,501_0のばらつき量がマイナス誤差となり、図25に示すような周波数2分探索になった場合が、最も周波数探索精度を悪化させる状態となる。
【0314】
図25では、規定電流Inでの電流制御発振部101Aの発振周波数fcco (初期周波数と称する)が、判定基準周波数(つまり目標発振周波数)よりも高い場合を示す。最も周波数探索精度を悪化させる場合における初期周波数と判定基準周波数のずれ量は、周波数比較部170のプログラムカウンタ302の分解能で決まる式(6)の左辺に示された、最下位ビットの1ビット電流源501_0の電流値I_0よりも小さくなる。
【0315】
この場合、1回目の探索により、最上位ビットの1ビット電流源501_N-1は、電流制御発振部101Aの発振周波数fcco が低下するようにシンク動作となる。この結果を受けて、電流制御発振部101Aの発振周波数fcco は低下するので、2回目の探索により、次のビットの1ビット電流源501_N-2は、電流制御発振部101Aの発振周波数fcco を高くるようにソース動作となる。
【0316】
初期周波数と判定基準周波数のずれ量が、式(6)の左辺に示された最下位ビットの1ビット電流源501_0の電流値I_0よりも小さいときには、以降の探索においても、各1ビット電流源501_N-3,…,501_0は、電流制御発振部101Aの発振周波数fcco を高くるようにソース動作となり、電流制御発振部101Aの最終的な発振周波数fcco (最終周波数と称する)が決まる。
【0317】
このような状態においても、周波数探索精度を悪化させないためには、最上位ビットの1ビット電流源501_N-1によるシンク動作の電流量(Imax +σ)を、残りの下位ビットの1ビット電流源501_N-2,…,501_0によるソース動作の総電流量(ばらつき誤差を含む)で相殺したときの残留誤差が、式(6)の左辺に示された最下位ビットの1ビット電流源501_0の電流値I_0よりも小さくなることが必要であり、式(7−1)を満たす必要がある。
【0318】
式(7−1)の右辺は、式(7−2)のように計算できる。この式(7−2)を式(7−1)の右辺に代入すれば、式(7−3)のように変形できる。この式(7−3)は、さらに式(7−4),式(7−5)のように変形でき、最終的には、式(7−6)が得られる。
【0319】
【数7】


【0320】
よって、式(6)と式(7−6)から、周波数探索精度を悪化させないスケーリングxとビット数Nを決定することができる。
【0321】
式(7−6)から分かることは、1ビット電流源501の電流値Iのばらつきσを考慮したときには、少なくとも、スケーリングxは、1/2ではなく、分母をもう少し小さくしておくことが望ましいということである。
【0322】
<ゲイン補正について;第1実施形態>
図26〜図29は、ゲイン特性情報取得部107Aにおける入力電流−発振周波数変換ゲインKcco の補正方法を説明する図である。ここで、図26は、目標発振周波数ごとの2回に亘る周波数2分探索による発振周波数fcco の遷移と、対応する周波数比較結果保持部172_1,172_2に記憶される判定基準周波数f1,f2を与える電流値I(f1),I(f2)に対応するデータD(f1),D(f2)を説明する図である。また、図27は、製造ばらつきや温度変化によって電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco の特性が変化する例と、そのときに周波数比較結果保持部172_2に記憶される判定基準周波数f2を与える電流値I(f2)に対応するデータD(f2)を説明する図である。図28は、第1実施形態の電流電流変換部177の回路構成例を示す図である。図29は、ゲイン補正の線形性を説明する図である。
【0323】
本実施形態のゲイン特性情報取得部107Aにおいては、目標発振周波数ごとに、2種類の判定基準周波数f1,f2で周波数2分探索を行ない、その結果を別々の周波数比較結果保持部172_1,172_2に保持しておく。本実施形態では、第1の判定基準周波数f1での周波数2分探索結果を周波数比較結果保持部172_1に保持し、第2の判定基準周波数f2での周波数2分探索結果を周波数比較結果保持部172_2に保持しておく。
【0324】
このとき、第1の判定基準周波数f1での周波数2分探索時には、マルチプレクサ304の切替制御端子304_3に供給する分周比切替信号Msel をLレベルにしておき、第1の判定基準周波数f1での周波数2分探索後には、その終了を示す信号として、分周比切替信号Msel をLレベルからHレベルに切り替えることで、判定基準周波数を、判定基準周波数f1から判定基準周波数f2に切り替えて、第2の判定基準周波数f2での周波数2分探索を行なう。
【0325】
そのときの、電流制御発振部101Aの周波数制御入力端子101Ainに供給される発振制御電流Icnt の遷移と、各周波数比較結果保持部172_1,172_2に記憶される測定結果データD(f1),D(f2)および対応する電流値I(f1),I(f2)は、図26に示す通りである。
【0326】
図26に示す例では、規定電流In(=初期電流Iini )で電流制御発振部101Aが866MHzで発振していたとき、収束させる周波数として、判定基準周波数f1=800MHz,判定基準周波数f2=750MHzであるとする場合を示している。
【0327】
この場合、先ず、規定電流Inでは初期周波数=866MHzで発振しており、判定基準周波数f1=800MHzでの周波数2分探索処理によって、発振周波数fcco を、判定基準周波数f1=800MHzに漸次、収束させる。その結果、先ず、周波数比較結果保持部172_1には、規定電流Inと800MHzで電流制御発振部101Aが発振するのに必要な電流I(800MHz)の差電流“In−I(800MHz)”を表わすデータD(800MHz)が記憶される。差電流“In−I(800MHz)”は、初期周波数=866MHzと判定基準周波数f1=800MHzとの差に対応したものとなる。
【0328】
図26に示す例では、電流制御発振部101Aは、規定電流Inでは、判定基準周波数f1=800MHzよりも高い周波数(本例では866MHz)で発振しているため、その差電流の極性は負であるが、仮に規定電流Inで電流制御発振部101Aが判定基準周波数f1=800MHzよりも低い周波数で発振していた場合は、その差電流の極性は正になる。この情報は、判定基準周波数f1での周波数比較部170の1回目の判定結果、つまり、周波数比較結果保持部172_1のMSBを担当するデータ保持部480_N-1のデータで分かり、“H”であれば、負である。
【0329】
さらに、判定基準周波数f1=800MHzで収束が終了した後に、判定基準周波数f2=750MHzで周波数2分探索を行なうと、周波数比較結果保持部172_2には、電流制御発振部101Aの発振周波数fcco を800MHzから750MHzに下げるのに必要な電流、つまり800MHzで電流制御発振部101Aが発振するのに必要な電流I(800MHz)と750MHzで電流制御発振部101Aが発振するのに必要な電流I(750MHz)との差電流“I(800MHz)−I(750MHz)”を表わすデータD(750MHz)が記憶される。差電流“I(800MHz)−I(750MHz)”は、判定基準周波数f1=800MHzと判定基準周波数f2=750MHzとの差に対応したものとなる。
【0330】
ここで、差電流“I(800MHz)−I(750MHz)”の極性は、入力電流−発振周波数変換ゲインKcco が正特性(電流が多いと周波数が高くなる特性)であれば、必ず負となる。この情報は、判定基準周波数f2での周波数比較部170の1回目の判定結果、つまり、周波数比較結果保持部172_2のMSBを担当するデータ保持部480_N-1のデータで分かり、1回目の判定時(判定基準周波数f2への切替え直後の判定時)には、発振周波数fcco =800MHz(=判定基準周波数f1)>判定基準周波数f2であるから、必ず“H”となり、負であることが分かる。
【0331】
入力電流−発振周波数変換ゲインKcco は、式(8)に示すように、周波数比較結果保持部170_2に記憶されたデータD(750MHz)によって示される差電流“I(800MHz)−I(750MHz)”で周波数差“800MHz−750MHz”を割ることで求めることができる。
【0332】
【数8】


【0333】
式(8)の分子の値は、判定基準周波数f1,f2の設定で任意に設定できるため、2度の周波数2分探索前に既知である。よって、事実上、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco を測定した結果が周波数比較結果保持部172_2に記憶されたことを意味する。
【0334】
ゲイン特性情報取得部107Aにおいては、事実上、周波数比較結果保持部172_2に記憶された電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco の測定結果を元にして、電流制御発振部101Aの製造ばらつきや温度変化の起因する入力電流−発振周波数変換ゲインKcco のずれを相殺するように、チャージポンプ104CPの電流源105CPの供給するバイアス電流Icpbiasを調整することで、チャージポンプ104CPのチャージポンプ電流Icp(事実上のチャージポンプゲイン)を調整する。
【0335】
たとえば、図27には、電流制御発振部101Aの製造ばらつきや温度変化に起因する入力電流−発振周波数変換ゲインKcco の特性が変化する例と、そのときに周波数比較結果保持部172_2に記憶される情報の関係が示されている。
【0336】
電流制御発振部101Aに製造ばらつきや温度変化がなければ、周波数比較結果保持部172_2に記憶されるデータD(f2)は、理想状態(ideal ),室温(25℃)における入力電流−発振周波数変換ゲインKcco (ideal ,25℃)を表わすことになる。一方、製造ばらつきや温度変化により、発振周波数fcco を高める方向(fast,−40℃)側にずれているときには、周波数比較結果保持部172_2に記憶されるデータD(f2)は、そのときの入力電流−発振周波数変換ゲインKcco (fast,−40℃)を表わすことになる。同様に、発振周波数fcco を低下させる方向(slow,120℃)側にずれているときには、周波数比較結果保持部172_2に記憶されるデータD(f2)は、そのときの入力電流−発振周波数変換ゲインKcco (slow,120℃)を表わすことになる。何れにしても、実動状態の特性を忠実に現わしたものとなる。
【0337】
ここで、通常,帯域ωnとダンピングファクタζは、理想状態(ideal ),室温(25℃)を基準として設定を行なうため、図27のように、製造ばらつきや温度変化により、ずれてしまった入力電流−発振周波数変換ゲインKcco (fast,−40℃),Kcco (slow,120℃)、つまり図27における直線の傾きを、理想状態(ideal ),室温(25℃)の値に補正する必要がある。
【0338】
ゲイン特性情報取得部107Aでは、判定基準周波数f1,f2を使った2度の周波数2分探索終了後に、経路選択スイッチ175を制御して、DA変換部174A_2の出力経路を、電流加算部176A側からチャージポンプ104CP側(その前段の電流電流変換部177側)へと切り替える。
【0339】
電流電流変換部177では、DA変換部174A_2から出力される出力電流信号Iout_2を定数倍(K倍)して、電流源105CP(つまりチャージポンプ104CP)のバイアス電流Icpbiasを決定する。
【0340】
ここで、図28に示すように、電流電流変換部177は、カレントミラー回路で実現することができる。DA変換部174A_2の出力電流信号Iout_2の極性は、図27に示すような入力電流−発振周波数変換ゲインKcco の特性(正特性)では、前述したように必ず負となり電流を引き込む動作となるため、図28に示すように、PMOSトランジスタを用いてカレントミラー回路を実現している。
【0341】
具体的には、図28に示すカレントミラー回路構成の電流電流変換部177は、低電圧用カスコードカレントミラー回路となっており、カレントミラー回路の主要部を構成する4つのPMOSトランジスタ(ミラートランジスタ602,604,606,608)と、カレントミラーの基準電流を規定する基準電流源回路としてのNMOSトランジスタ610および電流源612を備えている。
【0342】
NMOSトランジスタ610のドレインは電源Vddに接続され、ソースは、電流源612を介して基準電位(=接地電位GND )に接続されている。ミラートランジスタ602,604のソースは電源Vddに接続されている。ミラートランジスタ602のドレインはミラートランジスタ606のソースに接続され、ミラートランジスタ604のドレインはミラートランジスタ608のソースに接続されている。
【0343】
ミラートランジスタ602,604のゲートは共通にNMOSトランジスタ610のゲートに接続され、かつ、ミラートランジスタ606のドレインに接続されている。ミラートランジスタ602,604のカレントミラー比(ミラートランジスタ604の電流/ミラートランジスタ602の電流)はm/nとする。なお、カレントミラー比m/nは、図中のmまたはnを、トランジスタのフィンガーの数またはトランジスタの個数とすることで、ミラー抵抗を不要で実現することができる。
【0344】
ミラートランジスタ606,608のゲートは共通にNMOSトランジスタ610のソースと電流源612との接続点に接続されている。ミラートランジスタ602,604からの入力電流に対するミラートランジスタ606,608の電流ゲインはk倍(kは適当な値でよい)であるとする。結果的に、ミラートランジスタ606,608のカレントミラー比(ミラートランジスタ608の電流/ミラートランジスタ606の電流)はk・m/k・n(=m/n)となる。
【0345】
ミラートランジスタ606のドレインは、DA変換部174A_2の電流出力端子174A_outに接続され、ミラートランジスタ608のドレインは、電流源105CPの制御入力端子105CPaに接続されいている。ミラートランジスタ608のドレインから出力される電流が、チャージポンプ104CP用の電流源105CPへの供給電流(制御電流Icpcnt )として利用される。
【0346】
このように、NMOSトランジスタ610を用いたソースフォロワを利用することで、ミラートランジスタ606,608のゲート電圧は、ミラートランジスタ602,604のゲート−ソース間電圧の大きさに応じて変化し、ミラートランジスタ602,604を常に飽和状態で動作させることで、正確なカレントミラー比を実現することができるようにしている。
【0347】
ここで、電流電流変換部177におけるカレントミラー比(=m/n)を、後述する関係式により決定することで、電流制御発振部101Aの製造ばらつきや温度変化による入力電流−発振周波数変換ゲインKcco の理想状態(ideal ),室温(25℃)に対するずれは補正され、帯域ωnとダンピングファクタζを、理想状態(ideal ),室温(25℃)の値に保つことができる。
【0348】
すなわち、第1実施形態の位相同期部100の場合、帯域ωnおよびダンピングファクタζは、式(2)に示したようになるが、これは、式(9)に示すように変形することができる。
【0349】
【数9】


【0350】
環境温度T℃での実動状態(real,T)において、温度Tにおける実動状態のIcp(real,T)・Kcco (real,T)を理想状態(ideal ),室温(25℃)の値に一定に保つためには、標準の入力電流−発振周波数変換ゲインKcco と標準のチャージポンプ電流Icp(駆動信号の一例)との積の一例であるIcp(ideal,20℃)・Kcco (ideal,20℃)にする必要があり、そのためには、式(10)を満たす必要がある。
【0351】
【数10】


【0352】
ここで,Icp(real,T),Kcco (real,T)は、実際に製造された回路の温度T℃のときのチャージポンプ電流Icp,電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco の値であり、同様にIcp(ideal ,25deg ),Kcco (ideal ,25deg )は設計時の室温(25℃)のときの値である。
【0353】
式(10−2)の分母のKcco (real,T)は、製造された電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco であるので、これはゲイン特性情報取得部107Aで測定されたKcco の値そのものであり、式(8)で示されるものと同じである。
【0354】
そこで、式(8)を式(10−2)に代入すると、式(10−2)は式(11−1)のように変形することができる。さらに、Icp(ideal ,25deg )=βIcpbias(ideal ,25deg ),Icp(real,T)=βIcpbias(real,T)と表せるので(βはチャージポンプ電流Icpのバイアス電流Icpbiasに対する倍率)、これを式(11−1)に代入すると、式(11−1)は式(11−2)のように変形することができる。
【0355】
【数11】


【0356】
なお、出力電流信号Iout_2は、周波数比較結果保持部172_2に保持されたデータD(f2)に基づくDA変換部174A_2から出力される出力電流信号である。また、判定基準周波数f1は2種類の判定基準周波数の内の最初の周波数2分探索で使用される判定基準周波数であり、判定基準周波数f2は、周波数切替後の周波数2分探索で使用される判定基準周波数であり、判定基準周波数f1>判定基準周波数f2の関係がある。
【0357】
ここで、Icpbias(ideal ,25deg ),Kcco (ideal ,25deg )は設計時の室温(25℃)のときの値であるため既知であり、判定基準周波数f1−判定基準周波数f2もゲイン特性情報取得部107Aを動作させる前に設定するために既知である。
【0358】
この既知の値から、ゲイン特性情報取得部107Aでは、図28に示したカレントミラー回路構成を持つ電流電流変換部177の電流・電流変換ゲインを示すカレントミラー比(m/n)を、式(12)のように決める。なお、このカレントミラー比(m/n)を、Kcco 補正カレントミラー比と称する。
【0359】
【数12】


【0360】
たとえば、Icpbias(ideal ,25deg )=10μA,Kcco (ideal ,25deg )=0.3MHz/μA,判定基準周波数f1=800MHz,判定基準周波数f2=750MHzであれば、カレントミラー比(m/n)は、3/50となる。
【0361】
式(12)を式(11−2)に代入すると、式(11−2)は式(13)のように変形することができる。
【0362】
【数13】


【0363】
式(13)から分かるように、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco を補正するゲイン特性情報取得部107Aは、測定したKcco (real,T)の情報を、DA変換部174A_2から出力される出力電流信号Iout_2 としてカレントミラー回路構成の電流電流変換部177(のミラートランジスタ602のドレイン)に渡し、その情報を元にして、帯域ωnが一定になるように、電流電流変換部177で制御電流Icpcnt を生成することで、チャージポンプ104CP用のバイアス電流Icpbiasを制御する。
【0364】
その結果として、入力電流−発振周波数変換ゲインKcco に製造ばらつきや温度変化が生じたときでも、その変動分を相殺するべくIcp・Kosciが一定となるようにチャージポンプ電流Icpを調整することができ、帯域ωnやダンピングファクタζが入力電流−発振周波数変換ゲインKcco の製造ばらつきや温度特性の影響を受けないようにすることができるようになる。
【0365】
また、非特許文献1に記載の仕組みとは異なり、ディレイステージ(あるいはディレイセル)の構成に工夫を要することもないし、非特許文献2に記載の仕組みとは異なり、温度や製造ばらつきに依存しない電流を作り出す回路も不要であり、電流制御発振部101Aの回路設計が複雑になることはなく、電流制御発振部101Aとしては通常の回路構成を採ることができる。
【0366】
また、非特許文献3に記載の仕組みとは異なり、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路や、発振制御信号CNに対するゲインを電圧制御発振器の入力前で調整するゲイン制御アンプは不要である。
【0367】
また、カレントミラー比の設定で対処が可能であるので、非特許文献3に記載の仕組みとは異なり、絶対値の管理が不要である分、補正回路(本例のゲイン特性情報取得部107Aや電流源105CP)の設計は簡単であるし、補正の製造ばらつきは非常に小さい。デバイス特性や回路構成上、絶対値の管理では、ばらつきを回避することは事実上不可能であるが、比(本例では電流電流変換部177や電流源105CPのカレントミラー比)の管理は、ばらつきを回避することが簡易であるからである。
【0368】
なお、本実施形態では、電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco のばらつき補正を実行するに当たり、式(12)を満たすように、電流電流変換部177により、Kcco 補正カレントミラー比を設定するようにしていたが、この値は、Icpbias(ideal ,25deg )、Kcco (ideal ,25deg )、判定基準周波数f1,f2によって決まるものであり、素子特性から物理的に決定されるIcpbias(ideal ,25deg )およびKcco (ideal ,25deg )に合わせて、カレントミラー比(m/n)が“2のべき乗分の1”となるように判定基準周波数f1,f2の差を調整すれば、電流電流変換部177を取り外した構成を採ることもできる。
【0369】
具体的には、ゲイン特性情報取得部107Aによる測定完了後における通常の位相同期動作においては、つまり測定完了後に経路選択スイッチ175を電流加算部176A側に戻したときには、データ保持部460からの制御信号 Control[N−#]およびデータ保持部480からのアップ・ダウン信号UpDown[N−#]の電流出力型のDA変換部174A_2への入力を下位ビット側にビットシフトすることで、事実上、カレントミラー比(m/n)を“2のべき乗分の1”とする対処が可能である。
【0370】
Control[N−#],UpDown[N−#]のDA変換部174A_2への入力をビットシフトさせるには、そのための経路選択スイッチを設ければよい。このような構成では、DA変換部174A_2と、ビットシフトさせるための経路選択スイッチとで、出力電流信号Iout_2をK倍することで制御電流Icpcnt を取得する信号変換部が構成されることになる。
【0371】
たとえば、Icpbias(ideal ,25deg )=10μA,Kcco (ideal ,25deg )=0.3MHz/μA,判定基準周波数f1=800MHzであるときに、判定基準周波数f2=752MHzとすれば、カレントミラー比(m/n)は3/48=1/16となるので、 Control[N−#],UpDown[N−#]のDA変換部174A_2への入力を、4ビット分下位側に入力するように経路選択スイッチを切り替えるとよい。ここで、判定基準周波数f1側ではなく判定基準周波数f2の設定を調整したのは、通常の位相同期動作における目標周波数に判定基準周波数f1を設定することに起因する。
【0372】
もちろん、電流電流変換部177を備えた構成を採れば、判定基準周波数f2の設定の自由度が増える利点がある。
【0373】
なお、本実施形態の仕組みでは、2種類の判定基準周波数f1,f2を使って入力信号−発振周波数変換ゲインKosci(第1実施形態では入力電流−発振周波数変換ゲインKcco ,第3実施形態では入力電圧−発振周波数変換ゲインKvco )を測定するので、そのゲインKosciを測定する際に使用する判定基準周波数f1,f2の差、換言すれば周波数差を与える電流差や電圧差を小さくすることができる。
【0374】
その結果、図29から分かるように、発振部101(第1実施形態の電流制御発振部101A、第3実施形態の電圧制御発振部101B)が非線形なゲイン特性を持つものであっても、ゲイン測定を行なう際に入力する判定基準周波数f1,f2での発振制御電流Icnt の差を小さくすれば、その範囲では、事実上、ゲイン特性を線形と見なすことができるため、非線形なゲイン特性も不都合なく補正することが可能となる。
【0375】
このため、電流制御発振部101Aとしては通常の回路構成を採ることができるし、非特許文献1,2に記載の仕組みのように、入力電流−発振周波数変換ゲインKcco が非線形な場合には完全に補正をすることができないということもない。
【0376】
以上説明したように、第1実施形態の位相同期部100によれば、PLL(位相同期回路)における電流制御発振回路(前例では電流制御発振部101A)の発振周波数fcco を、位相同期回路として動作させる前に、デジタルデータ列Dinに一致させ、位相同期回路のアクイジション時間を短縮させると同時に、入力電流−発振周波数変換ゲインKcco の非線形な特性を補正でき、補正終了後には、DC動作(補正後の値を使った静的動作)とすることで、位相同期回路のノイズ源にならないため、ゲイン特性情報取得部107Aを追加したことによるジッタの増加を防ぐことができるし、低消費電力を実現することができる。加えて、図4との比較から分かるように、デジタルデータ列Dinに基づくクロック再生に当たって、周波数シンセサイザ部180が不要となる。
【0377】
<<位相同期部;第2実施形態>>
図30は、位相同期部(位相同期回路)100の第2実施形態を示す機能ブロック図である。第2実施形態の位相同期部100は、第1実施形態において比較例として示した図4と同様に、チャージポンプ部104に2つのチャージポンプ104CP,104rdを使用するようにした点に特徴を有する。全体としては、発振部101および制御系(ループフィルタ部106Aおよびゲイン特性情報取得部107A)の何れもが電流モードで動作する点で第1実施形態と同様である。以下、第1実施形態との相違点を中心に説明する。
【0378】
第2実施形態の位相同期部100において、先ず、ゲイン特性情報取得部107Aは、制御電流Icpcnt を出力する電流電流変換部177に代えて、制御電流Icpcnt と制御電流Irdcnt とを出力する電流電流変換部178を備える。
【0379】
また、第2実施形態の位相同期部100において、チャージポンプ部104は、チャージポンプ104CPおよび電流源105CPに加えて、位相比較部103から出力された比較結果信号Vcompに応じた駆動電流(チャージポンプ電流Irdと称する)を入出力するチャージポンプ104RDと、チャージポンプ104RDにバイアス電流Irdbiasを供給する電流値可変型の電流源105RDとを備えている。
【0380】
ゲイン特性情報取得部107A側の電流電流変換部177からは、第2のDA変換部174A_2の出力電流信号Iout_2 をK倍にした電流を制御電流Icpcnt として、電流値可変型の電流源105CPの制御入力端子105CPaに供給するととともに、同様にして、出力電流信号Iout_2 をK倍にした電流を制御電流Irdcnt として、電流値可変型の電流源105RDの制御入力端子105RDaに供給する。
【0381】
電流値可変型の電流源105RDは、電流源105CPと同様に、制御入力端子105RDaに供給される制御電流Irdcnt をカレントミラー形式(カレントミラー比は1:1でよい)で受けてチャージポンプ104RDにバイアス電流Irdbiasを供給するようになっている。カレントミラー比が1:1のときには、制御電流Irdcnt =バイアス電流Irdbiasである。チャージポンプ104RDは、バイアス電流Irdbiasに対してβ倍のチャージポンプ電流Irdを出力する。
【0382】
また、第2実施形態のループフィルタ部106Aは、抵抗素子162を取り外しているとともに、電圧電流変換部166の後段に電流加算部168を有している。電流加算部168は、電圧電流変換部166から出力されたループフィルタ出力電流Ilpとチャージポンプ104RDから出力されたチャージポンプ電流Irdとを加算して電流加算部108Aに供給する。
【0383】
<位相同期部のループ特性;第2実施形態>
ところで、第1実施形態の構成では、複数種類の光ディスクPDのそれぞれに適合するように式(2−1)に従って帯域ωnを設定すると、式(2−2)から分かるように帯域ωnに比例してダンピングファクタζも変化してしまう。
【0384】
一方、位相同期回路の安定動作のためには、ダンピングファクタζが一定であることが好ましく、全体としては、ダンピングファクタζが一定の元で帯域ωnの設定を行なわなければならないことになる。
【0385】
これを実現するための回路構成の一例が第2実施形態で採用したループフィルタ部106Aの構成である。この場合、帯域ωnとダンピングファクタζは、式(14−1)および式(14−2)のように表すことができる。なお、式(1)との比較から、式(14−3)および式(14−4)に示す関係があることが分かる。
【0386】
【数14】


【0387】
式(14)から分かるように、第2実施形態の構成では、複数種類の光ディスクPDのそれぞれに適合するように式(14−1)に従ってチャージポンプ電流Icp(あるいは分周比α)を調整して帯域ωnを設定したとき、Ird/Icp・Gmの値を調整することで、ダンピングファクタζを一定にしたままで帯域ωnを変えることが可能となる。
【0388】
また、この場合、第1実施形態における式(9)は、式(14−1)および式(14−2)を変形することで、式(15)に示すように対応付けられる。
【0389】
【数15】


【0390】
<ゲイン補正について;第2実施形態>
したがって、第2実施形態においては、式(15−1)から、入力電流−発振周波数変換ゲインKcco が変化してもチャージポンプ電流Icpを調整することでIcp・Kcco の値を常に一定に保つことができれば、帯域ωnを複数種類の光ディスクPDのそれぞれに適合するようにした値に一定にすることができる。この点は、第1実施形態と同じである。
【0391】
よって、第2実施形態において、入力電流−発振周波数変換ゲインKcco のばらつきを補正する際には、第1実施形態と同様にして、式(10)〜式(13)に従った考え方を適用することができる。
【0392】
すなわち、第2実施形態においても、式(13)から分かるように、ゲイン特性情報取得部107Aは、測定したKcco (real,T)の情報を、DA変換部174A_2から出力される出力電流信号Iout_2 としてカレントミラー回路構成の電流電流変換部177(のミラートランジスタ602のドレイン)に渡し、その情報を元にして、帯域ωnが一定になるように、電流電流変換部178で制御電流Icpcnt を生成することで、チャージポンプ104CP用のバイアス電流Icpbiasを制御すればよい。
【0393】
加えて、この調整によりチャージポンプ電流Icpが変化しても、Ird/Icpが一定となるようにチャージポンプ電流Irdを調整すれば、ダンピングファクタζも一定に保つことができる。
【0394】
ここで、第2実施形態の位相同期部100において、Ird/Icpを一定にするためには、チャージポンプ電流Icpがβ倍になれば、チャージポンプ電流Irdもβ倍になるように、電流電流変換部178によりチャージポンプ104CP,104RDのバイアス電流Icpbias,Irdbiasを調整するのがよい。これを実現するのが、電流電流変換部178である。
【0395】
図31は、第2実施形態のゲイン特性情報取得部107Aに設けられる電流電流変換部178の回路構成例を示す図である。図28に示した第1実施形態の電流電流変換部177では、第2のDA変換部174A_2の出力電流信号Iout_2 をK倍に増幅して制御電流Icpcnt として出力するようにしていたが、第2実施形態の電流電流変換部178では、第2のDA変換部174A_2の出力電流信号Iout_2 をK倍に増幅して制御電流Icpcnt および制御電流Irdcnt として出力するようにしている。
【0396】
そのために、電流電流変換部178は、ミラートランジスタ604と並列にミラートランジスタ605を配置し、またミラートランジスタ608と並列にミラートランジスタ609を配置している。ミラートランジスタ605のドレインはミラートランジスタ609のソースに接続されている。
【0397】
ミラートランジスタ605のゲートは、ミラートランジスタ602,604のゲートと共通にNMOSトランジスタ610のゲートに接続され、かつ、ミラートランジスタ606のドレインに接続されている。ミラートランジスタ602,605のカレントミラー比(ミラートランジスタ605の電流/ミラートランジスタ602の電流)は、ミラートランジスタ602,604のカレントミラー比と同様に、m/nとする。
【0398】
ミラートランジスタ609のゲートは、ミラートランジスタ606,608のゲートと共通にNMOSトランジスタ610のソースと電流源612との接続点に接続されている。ミラートランジスタ605からの入力電流に対するミラートランジスタ609の電流ゲインはk倍であるとする。結果的に、ミラートランジスタ606,609のカレントミラー比(ミラートランジスタ609の電流/ミラートランジスタ606の電流)は、ミラートランジスタ606,608のカレントミラー比と同様に、k・m/k・n(=m/n)となる。
【0399】
ミラートランジスタ609のドレインは、電流源105RDの制御入力端子105RDaに接続されいている。ミラートランジスタ609のドレインから出力される電流が、チャージポンプ104RD用の電流源105RDへの供給電流(制御電流Irdcnt )として利用される。
【0400】
制御電流Icpcnt 側のカレントミラー比と制御電流Irdcnt 側のカレントミラー比とが同じであるので、制御電流Icpcnt やこれを反映したチャージポンプ電流Icpがβ倍になれば、制御電流Irdcnt やこれを反映したチャージポンプ電流Irdもβ倍になる。
【0401】
<<位相同期部;第3実施形態>>
図32は、位相同期部(位相同期回路)100の第3実施形態を示す機能ブロック図である。第3実施形態の位相同期部100は、第1実施形態と同様に、チャージポンプ部104に、1つのチャージポンプ104CPを使用する点では第1実施形態と同じであるが、全体としては、発振部101および制御系(ループフィルタ部およびゲイン特性情報取得部)の何れもが電圧モードで動作する点で第1および第2実施形態と異なる。以下、第1実施形態との相違点を中心に説明する。
【0402】
第3実施形態の位相同期部100は、発振部として電圧制御発振回路(VCO)を採用している点に第1の特徴を有するとともに、電圧制御発振回路の周波数変換ゲイン特性の製造ばらつきや温度特性を補正する電流制御発振回路の周波数変換ゲイン特性の製造ばらつきや温度特性を補正するゲイン特性情報取得部107として電圧出力型のもの(ゲイン特性情報取得部107B)を備えている点に第2の特徴を有する。
【0403】
具体的には、第3実施形態の位相同期部100は、電流制御発振部101Aに代えて電圧制御発振部(VCO)101Bを備える。また、第3実施形態の位相同期部100においては、さらに、ゲイン特性情報取得部107Aをゲイン特性情報取得部107Bに置き換えている。
【0404】
ゲイン特性情報取得部107Bは、電流出力型のDA変換部174A_1,174A_2に代えて、電圧出力型のDA変換部174B_1,174B_2を使用する。また、これに対応して、電流加算部176Aを電圧加算部176Bに置き換えている。また、電流電流変換部177を、第2のDA変換部174B_2の出力電圧信号Vout_2 を出力電流信号Iout_2 に変換し、さらにその出力電流信号Iout_2 をK倍(Kはカレントミラー比)に増幅して制御電流Icpcnt として出力する電圧電流変換部179に置き換えている。電圧加算部176Bは、出力電圧信号Vout_1 と出力電圧信号Iout_2 との加算結果を周波数制御電圧Vosciとして出力する。
【0405】
電圧制御発振部101Bは、周波数制御入力端子101Binに供給される発振制御電圧Vcnt と自己の入力電圧−発振周波数変換ゲインKvco とに従い、発振制御電圧Vcnt に対応した発振周波数fvco の出力発振信号Vout を出力端子101Bout から出力する。
【0406】
なお、電圧制御発振部101Bの後段には、必要に応じて、電圧制御発振部101Bの出力端子101Aout から出力された出力発振信号Vout の発振周波数fvco を1/αに分周して分周発振信号Vout1を取得する分周部102を設けてもよい。この点は第1実施形態と同様である。
【0407】
また、第3実施形態の位相同期部100においては、ループフィルタ部106Aをループフィルタ部106Bに置き換えているとともに、電流加算部108Aを電圧加算部108Bに置き換え、さらに規定電流源109Aを規定電圧源109Bに置き換えている。
【0408】
電圧加算部108Bは、各部からの電圧信号を加算することで、出力発振信号Vout の位相がデジタルデータ列Dinの位相に同期するように発振制御電圧Vcnt を生成する発振制御信号生成部の一例である。
【0409】
ループフィルタ部106Bは、電圧制御発振部101Bに適合するように電圧出力に対応した構成となっている。具体的には、ループフィルタ部106Bは、抵抗素子162とコンデンサ164の直列回路を基準電位との間に備える。なお、位相同期部100をIC(半導体集積回路)で構成する場合、抵抗素子162およびコンデンサ164は、そのICの外部で接続する。
【0410】
ループフィルタ部106Bでは、チャージポンプ104CPから出力されたチャージポンプ電流Icpに基づいて抵抗素子162およびコンデンサ164で構成された直列回路の一方(つまり電圧加算部108Bの入力)に電圧信号(チャージポンプ電圧Vcpと称する)が生成される。ループフィルタ部106Bは、このチャージポンプ電圧Vcpをそのままループフィルタ出力電圧Vlpとして、そのまま電圧加算部108Bに渡す。
【0411】
また、電圧加算部108Bは、各部からの電圧信号を加算して電圧制御発振部101Bの周波数制御入力端子101Binに供給する。規定電圧源109Bは、電圧加算部108Bに所望とする出力発振信号Vout の発振周波数fvco に適合させた初期電圧Vini を供給する。
【0412】
ここで、「所望とする出力発振信号Vout の発振周波数fvco に適合させた初期電圧Vini 」とは、標準的あるいは理想的な条件下において、電圧加算部108Bへの他の電圧入力(ループフィルタ出力電圧であるチャージポンプ電圧Vcpおよびゲイン特性情報取得部107Bからの周波数制御電圧Vosci)がなく初期電圧Vini のみで希望とする周波数と同じ発振周波数fvco が得られるような電圧値を意味する。
【0413】
希望とする周波数(=発振周波数fvco )が複数種類となる場合には、その希望とする周波数(=発振周波数fvco )の別に最適化させた初期電圧Vini を設定する。このため、デジタルデータ列Dinのデータレート(周波数)が切り替わるごとに、規定電圧源109Bの初期電圧Vini を切り替える。
【0414】
このための仕組みとしては、図示を割愛するが、各周波数の別に、その周波数に適合した個別の初期電圧Vini が設定されている周波数別の規定電圧源109Bを用意しておき、デジタルデータ列Dinのデータレート(周波数)が切り替わるごとに、その周波数別の規定電圧源109Bを、その周波数に適合したものに切り替える構成を採るのがよい。
【0415】
こうすることで、ゲイン特性情報取得部107Bによるゲイン補正処理に基づく周波数制御電圧Vosciは、初期電圧Vini (およびチャージポンプ電圧Vcp)下での実動状態の発振周波数fvco と希望とする周波数とのずれを補正できる分であればよいことになる。その結果、ある希望周波数に適合させた1つの初期電圧Vini としておき、複数種類の希望周波数への対応をゲイン特性情報取得部107Bからの周波数制御電圧Vosciで対応する場合よりも、ゲイン特性情報取得部107Bが対処すべき補正電圧量(=周波数制御電圧Vosci)を少なくすることができる。
【0416】
<位相同期部のループ特性;第3実施形態>
第3実施形態の位相同期部100におけるループ特性(帯域ωnとダンピングファクタζ)は、式(16−1)および式(16−2)のように表すことができる。なお、式(1)との比較から、式(16−3)および式(16−4)に示す関係があることが分かる。また、式(2−2)と式(16−2)を比較すると、式(16−5)に示す関係があることが分かる。これらの式は、第1実施形態の式(2)と同じであることが分かる。
【0417】
【数16】


【0418】
式(16)から分かるように、第3実施形態の構成では、ループ特性は、入力電流−発振周波数変換ゲインKcco を入力電圧−発振周波数変換ゲインKvco に置き換えただけであり、第1実施形態と同じように考えることができる。
【0419】
よって、式(16−1)および式(16−2)を変形することで、式(17)に示すように対応付けられる。この式は、第1実施形態の式(9)と同じである。
【0420】
【数17】


【0421】
<DA変換部の構成例と動作;第3実施形態>
図33は、電圧出力型のDA変換部174Bの詳細な構成例を示す図である。この図33に示す構成は、第1実施形態の図24に示したDA変換部174Aに対応するもので、スケーリングxと電流ばらつきを考慮した構成を採っている。
【0422】
具体的には、図33に示すように、DA変換部174Bは、第1実施形態で示した電流出力型のDA変換部174Aに類似した構成のDA変換部174Cを包含するとともに、その電流出力端子174C_outの後段に、反転型の電流電圧変換部520を備えている。
DA変換部174Aに類似した構成のDA変換部174Cは、後段に接続される電流電圧変換部520が反転型であることに対応して、インバータ512の配置位置が、ANDゲート514の一方の入力端子側ではなく、ANDゲート516の一方の入力端子側に変更している。
【0423】
ANDゲート514は、一方の入力端子にアップ・ダウン信号UpDown[N−#]が入力され、他方の入力端子に周波数比較結果保持部172の対応するビットの制御信号 Control[N−#](#は1,2,3…:1がMSB側)が入力され、その出力がソース電流源502側の出力スイッチ506の制御端子に供給される。ANDゲート516は、一方の入力端子にアップ・ダウン信号UpDown[N−#]をインバータ512で論理反転した信号が入力され、他方の入力端子に制御信号 Control[N−#]が入力され、その出力がシンク電流源504側の出力スイッチ508の制御端子に供給される。
【0424】
電流電圧変換部520は、ゲインが理想的に無限大である演算増幅回路522と、抵抗値R526の抵抗素子526とを有している。演算増幅回路522は、反転入力端子(−)がDA変換部174Cの電流出力端子174C_outに接続され、非反転入力端子(+)が基準電位(=接地電位GND )に接続され、出力端子と反転入力端子(−)との間に抵抗素子526が接続され、その出力端子が、電圧出力端子174B_outに接続されている。
【0425】
この電流電圧変換部520の電流・電圧変換ゲインは、演算増幅回路522のゲインを無限大、抵抗素子526の値をR526とすればR526となる。
【0426】
<ゲイン補正について;第3実施形態>
図34および図35は、第3実施形態のゲイン特性情報取得部107Bにおける入力電圧−発振周波数変換ゲインKvco の補正方法を説明する図である。ここで、図34は、第1実施形態の図26に対応するもので、目標発振周波数ごとの2回に亘る周波数2分探索による発振周波数fvco の遷移と、対応する周波数比較結果保持部172_1,172_2に記憶される判定基準周波数f1,f2を与える電圧値V(f1),V(f2)に対応するデータD(f1),D(f2)を説明する図である。図35は、第3実施形態のゲイン特性情報取得部107Bに設けられる電圧電流変換部179の回路構成例を示す図である。図示を割愛するが、第1実施形態の図27に対応するものは、横軸の発振制御電流Icnt を発振制御電圧Vcnt に置き換え、縦軸を発振周波数fvco に置き換えて考えればよい。
【0427】
第3実施形態においては、式(17−1)から、入力電圧−発振周波数変換ゲインKvco が変化してもチャージポンプ電流Icpを調整することでIcp・Kvco の値を常に一定に保つことができれば、帯域ωnを複数種類の光ディスクPDのそれぞれに適合するようにした値に一定にすることができる。この点は、第1実施形態と同じである。
【0428】
よって、第3実施形態において、入力電圧−発振周波数変換ゲインKvco のばらつきを補正する際には、第1実施形態における入力電流−発振周波数変換ゲインKcco を入力電圧−発振周波数変換ゲインKvco に置き換えるとともに、第1実施形態と同様にして、式(10)〜式(13)と同様の考え方を適用することができる。
【0429】
たとえば、第3実施形態のゲイン特性情報取得部107Bにおいては、目標発振周波数ごとに、2種類の判定基準周波数f1,f2で周波数2分探索を行ない、その結果を、別々の周波数比較結果保持部172_1,172_2に保持しておく。第1実施形態と同様に、第1の判定基準周波数f1での周波数2分探索結果を周波数比較結果保持部172_1に保持し、第2の判定基準周波数f2での周波数2分探索結果を周波数比較結果保持部172_2に保持しておく。
【0430】
このとき、第1の判定基準周波数f1での周波数2分探索時には、マルチプレクサ304の切替制御端子304_3に供給する分周比切替信号Msel をLレベルにしておき、第1の判定基準周波数f1での周波数2分探索後には、その終了を示す信号として、分周比切替信号Msel をLレベルからHレベルに切り替えることで、判定基準周波数を、判定基準周波数f1から判定基準周波数f2に切り替えて、第2の判定基準周波数f2での周波数2分探索を行なう。
【0431】
そのときの、電圧制御発振部101Bの周波数制御入力端子101Binに供給される発振制御電圧Vcnt の遷移と、各周波数比較結果保持部172_1,172_2に記憶される測定結果データD(f1),D(f2)および対応する電圧値V(f1),V(f2)は、図34に示す通りである。
【0432】
図34に示す例では、規定電圧Vn(=初期電圧Vini )で電圧制御発振部101Bが866MHzで発振していたとき、収束させる周波数として、判定基準周波数f1=800MHz,判定基準周波数f2=750MHzであるとする場合を示している。
【0433】
この場合、先ず、規定電圧Vnでは866MHzで発振しており、判定基準周波数f1=800MHzでの周波数2分探索処理によって、発振周波数fvco を、判定基準周波数f1=800MHzに漸次、収束させる。その結果、先ず、周波数比較結果保持部172_1には、規定電圧Vnと800MHzで電圧制御発振部101Bが発振するのに必要な電圧V(800MHz)の差電圧“Vn−V(800MHz)”を表わすデータD(800MHz)が記憶される。
【0434】
図34に示す例では、電圧制御発振部101Bは、規定電圧Vnでは、判定基準周波数f1=800MHzよりも高い周波数(本例では866MHz)で発振しているため、その差電圧の極性は負であるが、仮に規定電圧Vnで電圧制御発振部101Bが判定基準周波数f1=800MHzよりも低い周波数で発振していた場合は、その差電圧の極性は正になる。この情報は、判定基準周波数f1での周波数比較部170の1回目の判定結果、つまり、周波数比較結果保持部172_1のMSBを担当するデータ保持部480_N-1のデータで分かり、“H”であれば、負である。
【0435】
さらに、判定基準周波数f1=800MHzで収束が終了した後に、判定基準周波数f2=750MHzで周波数2分探索を行なうと、周波数比較結果保持部172_2には、電圧制御発振部101Bの発振周波数fvco を800MHzから750MHzに下げるのに必要な電圧、つまり800MHzで電圧制御発振部101Bが発振するのに必要な電圧V(800MHz)と750MHzで電圧制御発振部101Bが発振するのに必要な電圧V(750MHz)との差電圧“V(800MHz)−V(750MHz)”を表わすデータD(750MHz)が記憶される。
【0436】
ここで、差電圧“V(800MHz)−V(750MHz)”の極性は、入力電圧−発振周波数変換ゲインKvco が正特性(電圧が高いと周波数が高くなる特性)であれば、必ず負となる。この情報は、判定基準周波数f2での周波数比較部170の1回目の判定結果、つまり、周波数比較結果保持部172_2のMSBを担当するデータ保持部480_N-1のデータで分かり、1回目の判定時(判定基準周波数f2への切替え直後の判定時)には、発振周波数fvco =800MHz(=判定基準周波数f1)>判定基準周波数f2であるから、必ず“H”となり、負であることが分かる。
【0437】
入力電圧−発振周波数変換ゲインKvco は、式(18)に示すように、周波数比較結果保持部170_2に記憶されたデータD(750MHz)によって示される差電圧“V(800MHz)−V(750MHz)”で周波数差“800MHz−750MHz”を割ることで求めることができる。
【0438】
【数18】


【0439】
式(18)の分子の値は、判定基準周波数f1,f2の設定で任意に設定できるため、2度の周波数2分探索前に既知である。よって、事実上、電圧制御発振部101Bの入力電圧−発振周波数変換ゲインKvco を測定した結果が周波数比較結果保持部172_2に記憶されたことを意味する。
【0440】
ゲイン特性情報取得部107Bにおいては、事実上、周波数比較結果保持部172_2に記憶された電流制御発振部101Aの入力電流−発振周波数変換ゲインKcco の測定結果を元にして電圧制御発振部101Bの製造ばらつきや温度変化の起因する入力電圧−発振周波数変換ゲインKvco のずれを相殺するように、チャージポンプ104CPの電流源105CPの供給するバイアス電流Icpbiasを調整することで、チャージポンプ104CPのチャージポンプ電流Icp(事実上のチャージポンプゲイン)を調整する。この点は、第1実施形態と同様である。ただし、DA変換部174B_2(DA変換部174B_1もであるが)が電圧出力型である点を考慮した電圧電流変換部179の対応が必要になる。
【0441】
たとえば、第3実施形態の位相同期部100においては、チャージポンプ部104Bは、第1実施形態と同様に、電流モードで動作をし、それによって得られたチャージポンプ電圧Vcpを電圧加算部108Bに供給する。
【0442】
入力電圧−発振周波数変換ゲインKvco のばらつき補正に関しては、第1実施形態での入力電流−発振周波数変換ゲインKcco のばらつき補正と同様に、ゲイン特性情報取得部107Bは、測定したKvco (real,T)の情報に基づいて、帯域ωnが一定になるように、電圧電流変換部179で制御電流Icpcnt を生成することで、チャージポンプ104CP用のバイアス電流Icpbiasを制御する。この際、第3実施形態では、電圧出力型のDA変換部174Bを使用しているので、電圧電流変換部179は、その電圧出力を電流出力に変換する機能を持つようにしている。
【0443】
具体的には、図35に示すように、電圧電流変換部179は、第1実施形態の電流電流変換部177をそのまま包含するとともに、ミラートランジスタ606のドレイン側に、電圧電流変換部620を備えている。
【0444】
電圧電流変換部620は、ゲインが理想的に無限大である演算増幅回路622と、トランジスタ624と、電圧電流変換ゲインを決定する抵抗値Rviの抵抗素子626とを有している。
【0445】
トランジスタ624は、ドレインがミラートランジスタ606のドレインに接続され、ソースが、抵抗素子626を介して基準電位(=接地電位GND )に接続されている。演算増幅回路622は、出力端子がトランジスタ624のゲートに接続され、反転入力端子(−)がトランジスタ624のソースに接続され、非反転入力端子(+)が、電圧出力型のDA変換部174B_2の電圧出力端子174B_outに接続されるようになっている。
【0446】
このような構成の電圧電流変換部179においては、電圧・電流変換ゲインは、演算増幅回路622のゲインを無限大、電圧電流変換ゲインを決定する抵抗素子626の値をRvi、カレントミラー比をm/nとすれば、1/Rvi×m/nとなる。
【0447】
この電圧・電流変換ゲイン1/Rvi×m/nが、入力電流−発振周波数変換ゲインKcco についてのばらつき補正時に適用された式(12)で示したKcco 補正カレントミラー比に対応するものとなり、入力電圧−発振周波数変換ゲインKvco についてのばらつき補正に当たっては、この電圧・電流変換ゲイン1/Rvi×m/nを次のように決定する。
【0448】
先ず、電流制御発振部101Aのときと同様に、環境温度T℃での実動状態(real,T)において、Icp(real,T)・Kvco (real,T)を、理想状態(ideal ),室温(25℃)の値に一定に保つためには、式(19)を満たす必要がある。
【0449】
【数19】


【0450】
ここで,Icp(real,T),Kvco (real,T)は、実際に製造された回路の温度T℃のときのチャージポンプ電流Icp,電圧制御発振部101Bの入力電圧−発振周波数変換ゲインKvco の値であり、同様にIcp(ideal ,25deg ),Kvco (ideal ,25deg )は設計時の室温(25℃)のときの値である。
【0451】
式(19−2)の分母のKvco (real,T)は、製造された電圧制御発振部101Bの入力電圧−発振周波数変換ゲインKvco であるので、これはゲイン特性情報取得部107Bで測定されたKvco の値そのものであり、式(18)で示されるものと同じである。
【0452】
そこで、式(18)を式(19−2)に代入すると、式(19−2)は式(20−1)のように変形することができる。さらに、Icp(ideal ,25deg )=βIcpbias(ideal ,25deg ),Icp(real,T)=βIcpbias(real,T)と表せるので(βはチャージポンプ電流Icpのバイアス電流Icpbiasに対する倍率)、これを式(20−1)に代入すると、式(20−1)は式(20−2)のように変形することができる。
【0453】
【数20】


【0454】
なお、出力電圧信号Vout_2は、周波数比較結果保持部172_2に保持されたデータD(f2)に基づくDA変換部174B_2から出力される出力電圧信号である。また、判定基準周波数f1は2種類の判定基準周波数の内の最初の周波数2分探索で使用される判定基準周波数であり、判定基準周波数f2は、周波数切替後の周波数2分探索で使用される判定基準周波数であり、判定基準周波数f1>判定基準周波数f2の関係がある。
【0455】
ここで、Icpbias(ideal ,25deg ),Kvco (ideal ,25deg )は設計時の室温(25℃)のときの値であるため既知であり、判定基準周波数f1−判定基準周波数f2もゲイン特性情報取得部107Bを動作させる前に設定するために既知である。
【0456】
この既知の値から、ゲイン特性情報取得部107Bでは、図35に示したカレントミラー回路構成を持つ電圧電流変換部179の電圧・電流変換ゲインを、式(21)のように決める。なお、この電圧・電流変換ゲインを、Kvco 補正電圧・電流変換ゲインと称する。
【0457】
【数21】


【0458】
式(21)を式(20−2)に代入すると、式(20−2)は式(22)のように変形することができる。
【0459】
【数22】


【0460】
式(22)から分かるように、第3実施形態においても、電圧制御発振部101Bの入力電圧−発振周波数変換ゲインKvco を補正するゲイン特性情報取得部107Bは、測定したKvco (real,T)の情報を、DA変換部174B_2から出力される出力電圧信号Vout_2 を電圧電流変換部179で電流信号に変換してカレントミラー回路構成の電流電流変換部177(のミラートランジスタ602のドレイン)に渡し、その情報を元にして、帯域ωnが一定になるように、電圧電流変換部179で制御電流Icpcnt を生成することで、チャージポンプ104CP用のバイアス電流Icpbiasを制御すればよい。
【0461】
なお、本実施形態では、電圧制御発振部101Bの入力電圧−発振周波数変換ゲインKvco のばらつき補正を実行するに当たり、式(21)を満たすように、電圧電流変換部179により、第1実施形態のKcco 補正カレントミラー比に対応するKvco 補正電圧・電流変換ゲインを設定するようにしていたが、この値は、Icpbias(ideal ,25deg )、Kvco (ideal ,25deg )、判定基準周波数f1,f2によって決まるものであり、第1実施形態での変形例の説明と同様に、素子特性から物理的に決定されるIcpbias(ideal ,25deg )およびKvco (ideal ,25deg )に合わせて、カレントミラー比(m/n)が“2のべき乗分の1”となるように判定基準周波数f1,f2の差を調整すれば、電流電流変換部177を包含した電圧電流変換部179を取り外して簡単な電圧電流変換部に置き換えた構成を採ることもできる。
【0462】
具体的には、ゲイン特性情報取得部107Bによる測定完了後における通常の位相同期動作においては、つまり測定完了後に経路選択スイッチ175を電圧加算部176B側に戻したときには、データ保持部460からの制御信号 Control[N−#]およびデータ保持部480からのアップ・ダウン信号UpDown[N−#]の電圧出力型のDA変換部174B_2への入力を下位ビット側にビットシフトすることで、事実上、カレントミラー比(m/n)を“2のべき乗分の1”とする対処が可能である。 Control[N−#],UpDown[N−#]のDA変換部174B_2への入力をビットシフトさせるには、そのための経路選択スイッチを設ければよい。
【0463】
たとえば、Icpbias(ideal ,25deg )=10μA,Kcco (ideal ,25deg )=0.3MHz/μA,判定基準周波数f1=800MHzであるときに、判定基準周波数f2=752MHzとすれば、カレントミラー比(m/n)は3/48=1/16となるので、 Control[N−#],UpDown[N−#]のDA変換部174B_2への入力を、4ビット分下位側に入力するように経路選択スイッチを切り替えるとよい。
【産業上の利用可能性】
【0464】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【0465】
また、上記の実施形態は、クレーム(請求項)にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【0466】
たとえば、通常の位相同期動作時には、ゲイン特性情報取得部107で取得された補正信号(Icpcnt やVcpcnt )に基づいて、測定により取得された入力信号−発振周波数変換ゲイン(Kcco やKvco )と駆動部104Zがループフィルタ部106を駆動する駆動信号(IcpやVdr)との積が一定となるように駆動部104Zを制御するに当たり、式(10)〜式(12)や式(19)〜式(21)などにおいて、標準の入力信号−発振周波数変換ゲインKosciや標準の駆動信号(IcpやVdr)を、設計値から特定される理想状態(ideal ),25℃(室温)の条件での値としていたが、これは一例であって、その他の値を標準値とすることもできる。
【0467】
たとえば、設計パラメータの側面から決定する場合であっても、25℃に限らず、その他の温度(たとえば20℃)を室温として、そのときの設計パラメータをそれぞれの標準値としてもよい。
【0468】
また、設計パラメータの側面から標準値を決めるではなく、任意の実物(サンプル)を選択して、それの周波数変換ゲインや駆動信号について、通常の条件下(たとえば室温(20℃や25℃など))で測定したものを、標準値としてもよい。この場合、複数のサンプル(実物)の測定結果の平均値や中央値などから標準値を決定するようにしてもよい。
【0469】
また、前述の各実施形態では、入力信号−発振周波数変換ゲインKosciのばらつき補正をチャージポンプ104CP用のバイアス電流Icpbiasを制御することで実現している。加えて、第1および第2実施形態では、発振部101を電流モードで制御される電流制御発振部101Aとし、それに合わせて、ゲイン特性情報取得部107のDA変換部174も電流出力型のDA変換部174Aを使用する。一方、第3実施形態では、発振部101を電圧モードで制御される電圧制御発振部101Bとし、それに合わせて、ゲイン特性情報取得部107のDA変換部174も電圧出力型のDA変換部174Bを使用するようにしている。しかしながら、回路理論上、電流と電圧との間には「双対の理」の関係があるので、電流モードと電圧モードの置換とそれに伴う回路変更が可能であり、その組合せを、様々なものに変更することができる。
【0470】
たとえば、発振部101とゲイン特性情報取得部107の組合せにおいて、電流モードと電圧モードの置換について考えたときには、以下のことが言える。
【0471】
たとえば、ゲイン特性情報取得部107の電流源105CPに対する制御としては電流制御型としつつ、DA変換部174としては電圧出力型のDA変換部174Bを採用する場合において、発振部101を電流制御発振部101Aとするときには、少なくとも、電流制御発振部101Aの周波数制御入力端子101Ainでは電流モードの発振制御電流Icnt になっていることが必要であり、その限りにおいて、電圧電流変換部を何れかの箇所に設ければよい。
【0472】
たとえば、図36に示す第4実施形態のように、ループフィルタ部106やゲイン特性情報取得部107としては第3実施形態と同様の構成を採用しつつ、電圧加算部108Bの出力と周波数制御入力端子101Ainとの間に、発振制御電圧Vcnt を発振制御電流Icnt に変換する電圧電流変換部710を設けるとよい。この場合、入力信号−発振周波数変換ゲインKosciのばらつき補正の全体の動作としては、第3実施形態における入力電圧−発振周波数変換ゲインKvco を入力電流−発振周波数変換ゲインKcco に置き換えるだけでよく、後は、第3実施形態と同じように考えることができる。
【0473】
また、ゲイン特性情報取得部107の電流源105CPに対する制御としては電流制御型としつつ、DA変換部174としては電流出力型を採用する場合において、発振部101として電圧制御発振部101Bを使用する場合には、少なくとも、電圧制御発振部101Bの周波数制御入力端子101Binでは電圧モードの発振制御電圧Vcnt になっていることが必要であり、その限りにおいて、電流電圧変換部を何れかの箇所に設ければよい。
【0474】
たとえば、図37に示す第5実施形態のように、ループフィルタ部106やゲイン特性情報取得部107としては第1もしくは第2実施形態と同様の構成を採用しつつ(図では第1実施形態をベースとして示す)、電流加算部108Aの出力と周波数制御入力端子101Binとの間に、発振制御電流Icnt を発振制御電圧Vcnt に変換する電流電圧変換部712を設けるとよい。この場合、入力信号−発振周波数変換ゲインKosciのばらつき補正の全体の動作としては、第1もしくは第2実施形態における入力電流−発振周波数変換ゲインKcco を入力電圧−発振周波数変換ゲインKvco に置き換えるだけでよく、後は、第1もしくは第2実施形態と同じように考えることができる。
【0475】
また、入力信号−発振周波数変換ゲインKosciのばらつき補正を実行する機構としては、ゲイン特性情報取得部107にて測定したKosci(real,T)の情報に基づくDA変換部174_2から出力される出力信号(Iout_2 もしくはVout_2 )を元にして、帯域ωnを一定にするべくチャージポンプ電流Icpと入力信号−発振周波数変換ゲインKosciとの積が一定となるように制御電流Icpcnt を生成して、チャージポンプ104CP用のバイアス電流Icpbiasを制御するようにしていたが、この部分に関しても、回路理論上、電流モードと電圧モードの置換が可能であり、その組合せを、様々なものに変更することができる。
【0476】
たとえば、図38に示す第6実施形態のように、ループフィルタ部106やゲイン特性情報取得部107としては第1もしくは第2実施形態と概ね同様の構成を採用しつつ(図では第2実施形態をベースとして示す)、ゲイン特性情報取得部107の出力を電圧形式にすることで、チャージポンプ部104のチャージポンプ電流Icpやチャージポンプ電流Irdを電圧モードで制御する構成を採ることができる。すなわち、電流値可変型の電流源105CP,105RDを、電圧モードでチャージポンプ電流Icp,Irdを制御可能な構成にすることができる。
【0477】
このような構成としては、電流電流変換部177,178もしくは電圧電流変換部179から出力された制御電流Icpcnt を変換ゲインγで電圧信号に変換する電流電圧変換部720を用意し、その電流電圧変換部720から出力された制御電圧Vcpcnt ,Vrdcnt で電流源105CP,105RDのバイアス電流Icpbias,Irdbiasを制御変換ゲインηで制御する構成を採ればよい。なお、図では、電流電圧変換部720をゲイン特性情報取得部107A内に設けてゲイン特性情報取得部107Aを電圧制御型に変更しているが、ゲイン特性情報取得部107Aは電流制御型としつつ、電流電圧変換部720をチャージポンプ部104内に設けてもよい。
【0478】
バイアス電流Icpbias,Irdbiasを制御変換ゲインηで制御する構成としては、制御入力端子105CPa,105RDaに供給される制御電圧Vcpcnt ,Vrdcnt でカレントミラーの基準電流源側に流れる電流量を制御し、それを受けてチャージポンプ104CP,104RDにバイアス電流Icpbias,Irdbiasを供給するように構成すればよい。
【0479】
具体的には、制御電圧Vcpcnt ,Vrdcnt をカレントミラー形式で受けるように、たとえば、NMOSトランジスタをカレントミラー接続し、ゲート端子と共通接続された一方のドレイン端子を制御入力端子105CPa,105RDaとして制御変換ゲインηを規定する電流制御抵抗を介して制御電圧Vcpcnt ,Vrdcnt を供給し、他方のドレイン端子にバイアス電流Icpbias,Irdbiasを得る構成を採ることができる。
【0480】
この場合、電流電圧変換部720の変換ゲインγとバイアス電流Icpbias,Irdbiasについての制御変換ゲインηとの積γ・ηが“1”となるようにしておけば、入力信号−発振周波数変換ゲインKosciのばらつき補正に関しては、前述の第1〜第3実施形態と同様にして考えることができる。また、積γ・ηが“1”以外の場合には、その分を相殺するように、補正に関する式(13)や式(22)を調整すればよい。
【0481】
また、電流電流変換部177,178や電圧電流変換部179は、その基本部分を、カレントミラー構成とし、Icpbias(ideal ,25deg ),Kcco (ideal ,25deg ),判定基準周波数f1,f2(何れも既知)に合わせて、カレントミラー比(m/n)を設定することによって、入力信号−発振周波数変換ゲインKosciのばらつき補正を実現するようにしていたが、この部分に関しても、電流モードではなく電圧モードで動作させるように変形することができる。
【0482】
たとえば、第6実施形態との組合せにおいては、DA変換部174を電圧出力型のDA変換部174Bとし、電流電流変換部177,178や電圧電流変換部179と電流電電流電圧変換部720との組合せを変換ゲインKの電流電流変換部に置き換えることができる。
【0483】
ただし、一般的に、回路構成上は、電圧モードでの電圧比を設定する回路と、電流モードでの電流比を設定する回路とでは、カレントミラー形式を利用可能な電流モードでの電流比を設定する回路の方が取り扱い易い。
【0484】
よって、ゲイン特性情報取得部107を具備した位相同期部100の全体として考えた場合には、電流電流変換部177,178や電圧電流変換部179は基本要素としてカレントミラー形式を採用して電流モード出力とし、チャージポンプ部104に対しては電流モードでバイアス電流Icpbias,Icpbiasを制御する構成を採るのが好ましい。さらに、これとの関係では、発振部101は電流制御発振部101Aとし、これに対応して、ゲイン特性情報取得部107も、電流出力型のDA変換部174Aを具備したゲイン特性情報取得部107Aを採用するのが、最もコンパクトな構成となると考えられる。
【0485】
また、前記実施形態では、ゲイン特性情報取得部107は、実動状態の入力信号−発振周波数変換ゲインKosciを測定し、その測定結果に基づいて、入力信号−発振周波数変換ゲインKosciのばらつきを相殺するように、ループフィルタ部106を駆動する駆動部104Zの一例であるチャージポンプ部104の駆動能力(チャージポンプ電流Icp,Ird)の大きさを、入力信号−発振周波数変換ゲインKosciとチャージポンプ電流Icp,Irdの積が一定となるように制御していたが、この点に関しても、「双対の理」を適用して、電流モードではなく、電圧モードで制御するように変更することができる。
【0486】
たとえば、実動状態の入力信号−発振周波数変換ゲインKosciを測定し、その測定結果に基づいて、入力信号−発振周波数変換ゲインKosciのばらつきを相殺するように、ループフィルタ部106を駆動する駆動部104Zの駆動能力(駆動電圧Vlp)の大きさを、入力信号−発振周波数変換ゲインKosciと駆動電圧Vlpの積が一定となるように制御すればよい。
【0487】
このためには、たとえば、図39に示す第7実施形態のように(図では第3実施形態と第6実施形態との組合せをベースとして示す)、駆動部104Zを電流出力型のチャージポンプ部104ではなく電圧出力型の電圧駆動部104Dを備えた構成とするとともに、ループフィルタ部106は、抵抗素子162を電圧駆動部104Dの出力と電圧加算部108Bとの間に配し、コンデンサ164は、抵抗素子162と電圧加算部108Bとの接続点と接地との間に配する構成を採る。
【0488】
電圧駆動部104Dを備えた駆動部104Zでは、位相比較部103から出力された比較結果信号Vcompに応じた駆動電圧Vdrを出力する構成とするととともに、駆動電圧Vdrと入力信号−発振周波数変換ゲインKosci(図では入力電圧−発振周波数変換ゲインKvco )との積が一定となるように制御する構成を採ればよい。
【0489】
このためのゲイン特性情報取得部107による制御は、第1〜第5と同様の電流モード(電流制御型の制御電流Icpcnt )でもよいし、図のように第6実施形態と同様の電圧モード(電圧制御型の制御電圧Vcpcnt )の何れもよい。この点は、チャージポンプ電流Icp,Irdを制御するための電流源105CP,105RDに対する制御が、電流モードおよび電圧モードの何れもよいのと同様である。ただし、組合せの効率化の点では、ゲイン特性情報取得部107も電圧制御型にするのが好ましい。
【0490】
また、前述の実施形態では、位相同期部100を光ディスク装置1に適用した場合で説明したが、各実施形態で説明した位相同期部100を適用し得る装置は、光ディスク装置1に限定されるものではなく、たとえば、各種の通信装置や送受信機などにも適用できるものである。
【0491】
何れにしても、本実施形態の位相同期部100によれば、磁気あるいは光ディスク再生系や高速シリアル通信などに利用されるPLL(位相同期回路)における発振部(電流制御発振部101Aや電圧制御発振部101B)の発振周波数fosciを、位相同期回路として動作させる前に、入力クロック周波数または受信データレート(本実施形態のデジタルデータ列Dinに相当)に一致させ、PLLのアクイジション時間を短縮させると同時に(クロック再生の場合はシンセサイザを不要にする)、非線形な発振器の入力信号−発振周波数変換ゲインKosciの特性を補正でき、補正終了後は、DC動作で低消費電力を実現し、PLLのノイズ源にならないため、補正回路を追加したことによるジッタの増加を防ぐことができる。
【図面の簡単な説明】
【0492】
【図1】位相同期回路を具備した光ディスク装置の一実施形態を示すブロック図である。
【図2】記録・再生信号処理部の一構成例を示す機能ブロック図である。
【図3】位相同期部の第1実施形態を示す機能ブロック図である。
【図4】比較例としての、ゲイン特性情報取得部を適用しない場合の位相同期部の構成例を示す図である。
【図5】位相同期部で使用する発振部の一構成例を示す図である。
【図6】図5に示した発振部の入力信号−発振周波数変換ゲインKosciの特性例を示す図である。
【図7】ゲイン特性情報取得部の動作手順の一例を示すフローチャートであり
【図8】ゲイン特性情報取得部の動作のタイミングチャート(N=6で例示)である。
【図9】周波数比較部の詳細な構成例を示す図である。
【図10】周波数比較部に使用されるプログラマブルカウンタの動作を説明するタイミングチャートである。
【図11】計測時間とプログラマブルカウンタの出力の関係を説明する図である。
【図12】プログラマブルカウンタにおける誤動作を説明する図である。
【図13】周波数比較結果保持部の詳細な構成例を示す図である。
【図14】周波数比較結果保持部を構成するセット信号生成部の詳細な構成例(第1例)を示す図である。
【図15】図14に示すセット信号生成部410の詳細な構成例において使用されるDFFの構成例を示す図である。
【図16】周波数2分探索の処理サイクルを判定基準信号の1クロック分とする場合におけるセット信号生成部の動作を説明するタイミングチャート(N=10で例示)である。
【図17】周波数2分探索の処理サイクルを判定基準信号の2クロック分とする場合における図14に示す構成のセット信号生成部の動作を説明するタイミングチャート(N=10で例示)である。
【図18】周波数比較結果保持部を構成するデータ保持部の1ビット分の構成要素の詳細を示す図である。
【図19】周波数2分探索の処理サイクルを判定基準信号f0の2クロック分とする場合における周波数比較部と周波数比較結果保持部の全体動作を説明するタイミングチャートである。
【図20】電流出力型のDA変換部の詳細な構成例(基本形)を示す図である。
【図21】ゲイン特性情報取得部の全体動作を説明する図である。
【図22】電流制御発振部の製造ばらつきや温度変化によって、入力電流−発振周波数変換ゲインKcco が変化する例を示す図である。
【図23】DA変換部の必要出力電流レンジを説明する図である。
【図24】スケーリングをxとしたときのDA変換部の構成を示した図である。
【図25】スケーリングxにおいて周波数探索精度を最も悪化させる事例を示す図である。
【図26】第1実施形態において、周波数2分探索による発振周波数の遷移と判定基準周波数を与える電流値に対応するデータを説明する図である。
【図27】製造ばらつきや温度変化によって周波数変換ゲイン特性が変化する例と、判定基準周波数を与える電流値に対応するデータを説明する図である。
【図28】第1実施形態の電流電流変換部の回路構成例を示す図である。
【図29】ゲイン補正の線形性を説明する図である。
【図30】位相同期部の第2実施形態を示す機能ブロック図である。
【図31】第2実施形態のゲイン特性情報取得部に設けられる電流電流変換部の回路構成例を示す図である。
【図32】位相同期部の第3実施形態を示す機能ブロック図である。
【図33】電圧出力型のDA変換部の詳細な構成例を示す図である。
【図34】第3実施形態において、周波数2分探索による発振周波数の遷移と判定基準周波数を与える電圧値に対応するデータを説明する図である。
【図35】第3実施形態のゲイン特性情報取得部に設けられる電圧電流変換部の回路構成例を示す図である。
【図36】位相同期部の第4実施形態を示す機能ブロック図である。
【図37】位相同期部の第5実施形態を示す機能ブロック図である。
【図38】位相同期部の第6実施形態を示す機能ブロック図である。
【図39】位相同期部の第7実施形態を示す機能ブロック図である。
【図40】図40は、位相同期回路を一般的に表わした回路ブロック図である。
【図41】非特許文献1の仕組みを示す図である。
【図42】非特許文献2の仕組みを示す図である。
【図43】非特許文献3の仕組みを示す図である。
【符号の説明】
【0493】
1…光ディスク装置、100…位相同期部、101B…電圧制御発振部、101A…電流制御発振部、102…分周部、103…位相比較部、104…チャージポンプ部、104CP,104RD…チャージポンプ、104Z…駆動部、105CP,105RD…電流源、106A,106B…ループフィルタ部、107A,107B…ゲイン特性情報取得部、108A…電流加算部、108B…電圧加算部、109B…規定電圧源、109A…規定電流源、166…電圧電流変換部、168…電流加算部、170…周波数比較部、172…周波数比較結果保持部、174A,174B…DA変換部、175…経路選択スイッチ、176A,176C…電流加算部、176B…電圧加算部、177,178…電流電流変換部、179…電圧電流変換部
【出願人】 【識別番号】000002185
【氏名又は名称】ソニー株式会社
【出願日】 平成18年9月12日(2006.9.12)
【代理人】 【識別番号】100086298
【弁理士】
【氏名又は名称】船橋 國則


【公開番号】 特開2008−72166(P2008−72166A)
【公開日】 平成20年3月27日(2008.3.27)
【出願番号】 特願2006−246327(P2006−246327)