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【発明の名称】 位相同期回路
【発明者】 【氏名】古田 学

【要約】 【課題】セレクタ3によるクロックの切り替え時に、効果的に出力クロックfoの波形の乱れを抑制することは困難であった。

【構成】複数のクロックのいずれかを入力クロックとして選択するセレクタ3と、入力クロックを分周する1/m分周器4と、出力クロックfoを分周する1/n分周器5と、1/m分周器4により分周されたクロックと1/n分周器5により分周されたクロックとの位相差を検出する位相差検出器7と、位相差検出器7により検出されたその位相差に応じて電圧レベルが変動する入力電圧に基づいて出力クロックfoを出力する電圧制御発振器9と、を備え、その入力電圧の電圧レベルが実質的に一定に保持されたうえで、セレクタ3によって入力クロックとして選択されるクロックが変更される。
【特許請求の範囲】
【請求項1】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第1分周器と、
出力クロックを分周する第2分周器と、
前記第1分周器により分周されたクロックと前記第2分周器により分周されたクロックとの位相差を検出する位相差検出器と、
前記位相差検出器により検出された前記位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【請求項2】
前記位相差検出器と前記電圧制御発振器との間の節点に並列接続されるローパスフィルタ回路と、をさらに備えることを特徴とする請求項1記載の位相同期回路。
【請求項3】
前記位相差検出器は、
前記第1分周器により分周されたクロックに同期した第1タイミング信号を出力し、前記第2分周器により分周されたクロックに同期した第2タイミング信号を出力するタイミング検出回路と、
前記第1タイミング信号及び前記第2タイミング信号に基づいて前記第1分周器により分周されたクロックと前記第2分周器により分周されたクロックとの位相差に応じた位相差電流を生成するチャージポンプ回路と、
を備えることを特徴とする請求項2記載の位相同期回路。
【請求項4】
前記タイミング検出回路は、前記第1分周器により分周されたクロックの立上り又は立下りに同期した第1タイミング信号を出力し、前記第2分周器により分周されたクロックの立上り又は立下りに同期した第2タイミング信号を出力することを特徴とする請求項3記載の位相同期回路。
【請求項5】
前記第1分周器により分周されたクロックに代えて、実質的に一定の電圧が前記タイミング検出回路に与えられ、
前記第2分周器により分周されたクロックに代えて、実質的に一定の電圧が前記タイミング検出回路に与えられ、
前記チャージポンプ回路により前記位相差電流が生成されないように前記第1タイミング信号及び前記第2タイミング信号の電圧レベルが設定され、
前記入力電圧の電圧レベルが実質的に一定に保持されることを特徴とする請求項4記載の位相同期回路。
【請求項6】
前記第1分周器がリセット状態に設定され、当該第1分周器から前記タイミング検出回路に実質的に一定の電圧が与えられ、
前記第2分周器がリセット状態に設定され、当該第2分周器から前記タイミング検出回路に実質的に一定の電圧が与えられることを特徴とする請求項5記載の位相同期回路。
【請求項7】
制御回路からの制御信号に基づいて、実質的に一定の電圧又は前記第1分周器により分周されたクロックのいずれかを前記タイミング検出回路に選択的に出力する第1スイッチ回路と、
制御回路からの制御信号に基づいて、実質的に一定の電圧又は前記第2分周器により分周されたクロックのいずれかを前記タイミング検出回路に選択的に出力する第2スイッチ回路と、をさらに備え、
前記第1スイッチ回路及び前記第2スイッチ回路の出力は実質的に一定の電圧の出力に設定され、前記チャージポンプ回路により前記位相差電流が生成されないように前記第1タイミング信号及び前記第2タイミング信号の電圧レベルが設定され、前記入力電圧の電圧レベルが実質的に一定に保持されることを特徴とする請求項4記載の位相同期回路。
【請求項8】
前記チャージポンプ回路により前記位相差電流が生成されないように前記第1タイミング信号及び前記第2タイミング信号の電圧レベルが設定され、前記入力電圧の電圧レベルを実質的に一定に保持することを特徴とする請求項3記載の位相同期回路。
【請求項9】
前記タイミング検出回路がリセット状態に設定され、前記チャージポンプ回路により前記位相差電流が生成されないように前記第1タイミング信号及び前記第2タイミング信号の電圧レベルが設定されることを特徴とする請求項8記載の位相同期回路。
【請求項10】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第1分周器と、
出力クロックを分周する第2分周器と、
前記第1分周器により分周されたクロックに同期した第1タイミング信号を出力し、前記第2分周器により分周されたクロックに同期した第2タイミング信号を出力するタイミング検出回路と、
前記第1タイミング信号及び前記第2タイミング信号に基づいて電圧レベルが変動する入力電圧に応じて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【請求項11】
前記第1タイミング信号及び前記第2タイミング信号に基づいて前記第1分周器により分周されたクロックと前記第2分周器により分周されたクロックとの位相差に応じた位相差電流を生成するチャージポンプ回路と、
前記位相差検出器と前記電圧制御発振器との間の節点に並列接続されるローパスフィルタ回路と、をさらに備えることを特徴とする請求項10記載の位相同期回路。
【請求項12】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第1分周器と、
出力クロックを分周する第2分周器と、
前記第1分周器により分周されたクロックと前記第2分周器により分周されたクロックとの位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、位相同期回路に関する。
【背景技術】
【0002】
従来から、入力クロックに同期した出力クロックを生成する、いわゆる位相同期回路(以下、PLL(Phase Locked Loop)回路)が広く知られている。
【0003】
特許文献1には、複数のクロックの1つを入力クロックとして選択するセレクタを含んで構成されるPLL回路が示されている。
【特許文献1】特開2001−94420
【0004】
図8に、特許文献1記載のPLL回路を示す。図8に示すように、PLL回路100は、セレクタ101、1/M分周器(1/M DIV)102、位相比較器(PD)103、ループフィルタ(RF)104、電圧制御発振器(VCO)105、1/M分周器(1/M DIV)106、1/L固定分周器(1/L DIV)107、制御回路108を有する。
【0005】
ポートP3からセレクタ101に、「系切り替え信号」が与えられる。セレクタ100は、「系切り替え信号」に基づいて、ポートP1から与えられるクロックf1又はポートP2から与えられるクロックf2のいずれかを入力クロックとして選択し、1/M分周器(1/M DIV)102に与える。
【0006】
入力クロックは、1/M分周器102により分周され、位相比較器103に与えられる。また、1/L分周器107、1/M分周器106により分周された出力クロックfoも位相比較器103に与えられる。位相比較器103は、与えられた2つのクロックの位相差を比較する。位相比較器103からの出力される位相差信号は、ループフィルタ104によりその交流成分が除かれたうえで、電圧制御発振器95に与えられる。電圧制御発振器95から出力される出力クロックfoの周波数は、ループフィルタ104から与えられる電圧に基づいて制御される。
【0007】
図8に示すように、PLL回路100における「系切り替え」が行われる際、ポートP3から入力される「系切り替え信号」は、セレクタ101のほか、制御回路108にも与えられる。制御回路108は、「系切り替え信号」を受けて、セレクタ101によるクロックの切り替えが行われた直後に、1/M分周器(1/M DIV)102、106の分周比を所定の分周比よりも小さく設定する(分周比Mの値を小さくする)。その後、分周器102、106、107をリセットして、分周比を所定の分周比に切り替える。
【0008】
このような動作によって、セレクタ101によるクロックの切り替え時に、出力クロックfoが新たな入力クロックに比較的短時間で同期することが可能となる。
【0009】
しかしながら、特許文献1では、セレクタ101によるクロックの切り替え時に、VCO105に与えられる入力電圧を制御することができない。すなわち、セレクタ101によるクロックの選択の変更が行われるとき、1/M分周器102から位相比較器103に与えられるクロックと、1/M分周器106から位相比較器103に与えられるクロックとの位相差は不定であり、許容範囲外の入力電圧が電圧制御発振器95に与えられるおそれがある。結果として、電圧制御発振器95の出力クロックfoの波形は乱れてしまう。出力クロックfoの波形の乱れは、PLL100の後続に接続される回路の動作に影響を与えるおそれもある。
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述のように、セレクタによるクロックの切り替え時に、効果的に出力クロックの波形の乱れを抑制することは困難であった。
【課題を解決するための手段】
【0011】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第1分周器と、出力クロックを分周する第2分周器と、前記第1分周器により分周されたクロックと前記第2分周器により分周されたクロックとの位相差を検出する位相差検出器と、前記位相差検出器により検出された前記位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【0012】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第1分周器と、出力クロックを分周する第2分周器と、前記第1分周器により分周されたクロックに同期した第1タイミング信号を出力し、前記第2分周器により分周されたクロックに同期した第2タイミング信号を出力するタイミング検出回路と、前記第1タイミング信号及び前記第2タイミング信号に基づいて電圧レベルが変動する入力電圧に応じて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【0013】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第1分周器と、出力クロックを分周する第2分周器と、前記第1分周器により分周されたクロックと前記第2分周器により分周されたクロックとの位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【0014】
位相差検出器から電圧制御発振器に与えられる出力電圧の電圧レベルが実質的に一定に保持されたうえで、セレクタによってクロックの選択が変更される。よって、セレクタによるクロックの選択の変更がされるとき、出力クロックの波形が乱れることが抑制される。
【発明の効果】
【0015】
セレクタによるクロックの切り替え時に、効果的に出力クロックの波形の乱れを抑制することができる。
【発明を実施するための最良の形態】
【0016】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【0017】
〔第1の実施の形態〕
図1に、第1の実施の形態にかかる位相同期回路1(PLL回路1)のブロック図を示す。尚、制御回路2もあわせて図1に示す。
【0018】
図1に示すように、PLL回路1は、セレクタ3、1/m分周器(1/m DIV)4、1/n分周器(1/n DIV)5、スイッチ回路6a、6b、位相差検出器7、ローパスフィルタ回路8、電圧制御発振器(VCO)9、を備える。
【0019】
PLL回路1は、制御回路2から与えられる制御信号(CCS(Clock Change Signal)、DIVreset、Set(m)、Set(n)、Mask)に基づいて、入力クロックとして選択されるクロックの選択を切り替える。制御回路2は、制御ポート15から与えられる「系切り替え信号(FCS(Fase Change Signal))」に基づいて、制御信号(CCS、DIVreset、Set(m)、Set(n)、Mask)を生成する。制御回路2により生成される制御信号(CCS、DIVreset、Set(m)、Set(n)、Mask)は、PLL回路1に、所定の順番で所定のタイミングで与えられる。
【0020】
(セレクタ3)
セレクタ3は、第1入力ポート12からクロックf1(第1クロック)が入力される。また、セレクタ3は、第2入力ポート13からクロックf2(第2クロック)が入力される。セレクタ3は、制御回路2から与えられる制御信号CCS(クロック切り替え信号)に基づいて、クロックf1又はクロックf2のいずれかを入力クロックとして選択する。制御信号CCSがローレベルの信号(L)であれば、セレクタ3はクロックf1を選択して出力し、制御信号CCSがハイレベル信号(H)であれば、セレクタ3はクロックf2を選択して出力する。セレクタ3により選択された入力クロックは、1/m分周器4に出力される。
【0021】
(1/m分周器4)
セレクタ3には、1/m分周器4が接続される。1/m分周器4は、セレクタ3から与えられる入力クロックを分周し、分周して得たクロック(第1分周クロック)を出力する。1/m分周器4は、いわゆるカウンタとして構成される。
【0022】
制御回路2から与えられる制御信号DIVresetにより、1/m分周器4のカウント状態はリセットされる。また、制御回路2から与えられる制御信号Set(m)により、1/m分周器4における分周比mは設定される。
【0023】
(1/n分周器5)
1/n分周器5は、後述する電圧制御発振器9に接続される。1/n分周器5は、電圧制御発振器9から出力される出力クロックfoを分周し、分周して得たクロック(第2分周クロック)を出力する。なお、1/n分周器5は、1/m分周器4と同様に、カウンタで構成される。
【0024】
制御回路2から与えられる制御信号DIVresetにより、1/n分周器5のカウント状態はリセットされる。また、制御回路2から与えられる制御信号Set(n)により、1/n分周器5における分周比nは設定される。
【0025】
(スイッチ回路6a、6b)
本実施形態では、1/m分周器4から出力されるクロックが、位相差検出器7(後述するタイミング検出回路10の入力端子a)に入力される前段階で、スイッチ回路6aに入力される。また、1/n分周器5から出力されるクロックが、位相差検出器7(後述するタイミング検出回路10の入力端子b)に入力される前段階で、スイッチ回路6bに入力される。
【0026】
かかる構成を採用することにより、入力クロックとして選択されるクロックが切り替えられる、いわゆる「系切り替え」が行われるときでも、電圧制御発振器9から出力される出力クロックfoの波形に乱れが生じることを抑制できる。この点については、後述する説明からも明らかとなる。
【0027】
スイッチ回路6aは、NAND20から構成される。NAND20は、2入力1出力の論理回路である。NAND20の入力端子aは、1/m分周器4の出力に接続され、1/m分周器4により分周されたクロックが与えられる。NAND20の入力端子bには、制御回路2に接続され、制御回路2から制御信号Maskが与えられる。
【0028】
NAND20の出力状態は、制御回路2から与えられる制御信号Maskに基づいて決定される。すなわち、NAND20は、制御信号Maskがハイレベルの電圧であれば、1/m分周器4から出力されるクロックを反転して出力する。制御信号Maskがローレベルの電圧であれば、NAND20は、常にハイレベルの信号を出力する。
【0029】
すなわち、スイッチ回路6aは、制御回路2から与えられる制御信号Maskに基づいて、1/m分周器4により分周されたクロック又はハイレベルの電圧信号(実質的に一定の電圧)のいずれかを位相差検出回路7(後述するタイミング検出回路10の入力端子a)に選択的に出力する。
【0030】
スイッチ回路6bの構成はスイッチ回路6aの構成に等しい。つまり、スイッチ回路6bを構成するNAND21は、スイッチ回路6aを構成するNAND20に相当する。
【0031】
ただし、NAND21の入力端子aは、1/n分周器5の出力に接続され、1/n分周器5により分周されたクロックが与えられる。NAND21の入力端子bは、制御回路2に接続され、制御回路2から制御信号Maskが与えられる。
【0032】
NAND21の出力状態は、NAND20と同様に、制御回路2から与えられる制御信号Maskに基づいて決定される。すなわち、NAND21は、制御信号Maskがハイレベルの電圧信号であれば、1/n分周器5から出力されるクロックを反転して出力する。制御信号Maskがローレベルの電圧信号であれば、NAND21は、常にハイレベルの電圧信号を出力する。
【0033】
すなわち、スイッチ回路6bは、制御回路2から与えられる制御信号Maskに基づいて、1/n分周器5により分周されたクロック又はハイレベルの電圧信号(実質的に一定の電圧)のいずれかを位相差検出回路7(後述するタイミング検出回路10の入力端子b)に選択的に出力する。
【0034】
(位相差検出器7)
図1に示すように、位相差検出器7は、タイミング検出回路(TDC)10、チャージポンプ回路11を備える。
【0035】
タイミング検出回路10は、2入力2出力の論理回路である。タイミング検出回路10の入力端子aは、スイッチ回路6aの出力端子に接続される。タイミング検出回路10の入力端子bは、スイッチ回路6bの出力端子に接続される。タイミング検出回路10の出力UPは、後述するチャージポンプ回路11の第1制御端子(P型のMOS(Metal Oxide Semiconductor)トランジスタTR1のゲート)に接続される。タイミング検出回路10の出力端子DOWNは、後述するチャージポンプ回路11の第2制御端子(N型のMOSトランジスタTR2のゲート)に接続される。
【0036】
タイミング検出回路10は、入力端子aに与えられるクロックの立下りを検出すると、出力端子UPbarから出力されていた電圧信号(第1タイミング信号)をハイレベルからローレベルに変更する。また、タイミング検出回路10は、入力端子bに与えられるクロックの立下りを検出すると、出力端子DOWNから出力されていた電圧信号(第2タイミング信号)をローレベルからハイレベルに変更する。
【0037】
チャージポンプ回路11は、直列接続されたP型のMOSトランジスタTR1とN型のMOSトランジスタTR2とから構成されるインバータを出力段に含んで構成される。TR1のソースは、電源電位(VDD)に接続される。TR1のゲート(第1制御端子)は、タイミング検出回路10の出力端子UPbarに接続される。TR1のドレインは、TR2のドレインに接続される。TR2のゲート(第2制御端子)は、タイミング検出回路10の出力端子DOWNに接続される。TR2のソースは、接地電位(GND)に接続される。
【0038】
チャージポンプ回路11は、1/m分周器4により分周されたクロックと1/n分周器5により分周されたクロックとの間の位相差に応じた電流(位相差電流)を生成する。チャージポンプ回路11の動作については、図2を用いて後述する。
【0039】
(ローパスフィルタ回路8)
図1に示すように、ローパスフィルタ回路8は、位相差検出器7と後述する電圧制御発振器9との間の節点N1に並列接続される。ローパスフィルタ回路8は、少なくとも1つのキャパシタを含んで構成される。
【0040】
1/m分周器4により分周されたクロックと1/n分周器5により分周されたクロックとの間の位相差に応じた電流(位相差電流)がチャージポンプ回路11で生成されると、ローパスフィルタ回路8に含まれるキャパシタは充電(チャージ)又は放電(ディスチャージ)される。ローパスフィルタ回路8に含まれるキャパシタの充放電に基づいて、節点N1における電圧は変動する。これによって、電圧制御発振器9の出力クロックfoの周波数が調整される。尚、節点N1における電圧は、電圧制御発振器9の入力電圧を構成する。
【0041】
(電圧制御発振器9)
図1に示すように、電圧制御発振器9は、入力端子が位相差検出器7、ローパスフィルタ回路8に接続され、出力端子が出力ポート14、1/n分周器5に接続される。電圧制御発振器9から出力される出力クロックfoは、出力ポート14に与えられる。また、出力クロックfoは、上述の1/n分周器5に与えられる。
【0042】
電圧制御発振器9は、入力端子に入力される入力電圧の電圧レベル(節点N1における電圧レベル)に応じた周波数の出力クロックfoを出力する。すなわち、入力電圧(節点N1の電圧)の電圧レベルが低くなると、電圧制御発振器9から出力される出力クロックfoの周波数は低くなる。入力電圧の電圧レベル(節点N1の電圧)が高くなると、電圧制御発振器9から出力される出力クロックfoの周波数は高くなる。
【0043】
ここで、図2を用いて、チャージポンプ回路11の動作について説明する。
【0044】
図2に示すように、タイミング検出回路10の出力端子UPbarから出力される第1タイミング信号がローレベルであり、出力端子DOWNから出力される第2タイミング信号がローレベルであるとき、チャージポンプ回路11は「チャージ状態」にある。すなわち、第1タイミング信号がローレベルであるとき、TR1はオン状態であり、第2タイミング信号がローレベルであるとき、TR2はオフ状態である。そして、チャージポンプ回路11からローパスフィルタ回路8に電流が入力される。換言すると、ローパスフィルタ回路8に含まれるキャパシタは、チャージポンプ回路11にて生成された電流により充電される。
【0045】
なお、この状態において、第2タイミング信号がハイレベルに変化すると、タイミング検出回路10はリセット状態となる。よって、チャージポンプ回路11が「チャージ状態」にあるとき、チャージポンプ回路11からローパスフィルタ回路8に入力される電流は、1/m分周器4により分周されたクロックと、1/n分周器5により分周されたクロックとの位相差に応じた位相差電流となる。具体的には、出力クロックfoの位相遅れ量を反映した電流である。
【0046】
また、図2に示すように、第1タイミング信号がハイレベルであり、第2タイミング信号がハイレベルであれば、チャージポンプ回路11は「ディスチャージ状態」にある。すなわち、第1タイミング信号がハイレベルであれば、TR1はオフ状態であり、第2タイミング信号がハイレベルであれば、TR2はオン状態である。そして、ローパスフィルタ回路8からチャージポンプ回路11に電流が入力される。換言すると、ローパスフィルタ回路8に含まれるキャパシタからチャージポンプ回路11に電流が入力され、チャージポンプ回路11に電流が生成される。
【0047】
なお、この状態において、第1タイミング信号がローレベルに変化すると、タイミング検出回路10はリセット状態となる。よって、チャージポンプ回路11が「ディスチャージ状態」にあるとき、チャージポンプ回路11からローパスフィルタ回路8に入力される電流は、1/m分周器4により分周されたクロックと、1/n分周器5により分周されたクロックとの位相差に応じた位相差電流となる。具体的には、出力クロックfoの位相進み量を反映した電流である。
【0048】
(タイミングチャート)
ここで、図3を用いて、制御回路2からPLL回路1に与えられる制御信号に基づいて、PLL回路1が入力クロックとして選択するクロックを切り替える(系切り替え)動作について説明する。
【0049】
系切り替えが行われる前の時刻t1〜時刻t2の間においては、タイミング検出回路10の入力端子aには、1/m分周器4により分周されたクロックが、スイッチ回路6aにより反転されたうえで与えられる。また、タイミング検出回路10の入力端子bには、1/n分周器5により分周されたクロックが、スイッチ回路6bにより反転されたうえで与えられる。
【0050】
時刻t2では、制御端子15から制御回路2に与えられる「系切り替え信号(FCS)」がローレベル(L)からハイレベル(H)に変更される。これを受けて、制御回路2は制御信号(CCS、DIVreset、Set(m)、Set(n)、Mask)を生成する。なお、「系切り替え信号」がハイレベルのときクロックf2が選択され、「系切り替え信号」がローレベルのときクロックf1が選択される。
【0051】
時刻t3では、制御回路2からスイッチ回路6aの入力端子b、及びスイッチ回路6bの入力端子bに与えられる制御信号Maskがハイレベル(H)からローレベル(L)に変更される。このとき、上述のとおり、スイッチ回路6aの出力は、ハイレベルの電圧信号に固定される。同様に、スイッチ回路6bの出力も、ハイレベルの電圧信号に固定される。制御信号Maskは、時刻t8までローレベルに維持される。
【0052】
タイミング検出回路10は、上述のとおり、入力端子aに入力されるクロックの立下りを検出し、入力端子bに入力されるクロックの立下りを検出する。入力端子a、入力端子bの入力電圧が上述のようにハイレベルの電圧信号(実質的に一定の電圧)に固定されることにより、タイミング検出回路10の出力端子UPbarから出力される電圧信号(第1タイミング信号)及び出力端子DOWNから出力される電圧信号(第2タイミング信号)は変更されなくなる。すなわち、タイミング検出回路10の出力端子UPbarから出力される電圧信号はハイレベルに維持される。また、タイミング検出回路10の出力端子DOWNから出力される電圧信号はローレベルに維持される。そして、チャージポンプ回路11のTR1、TR2は、ともにオフ状態となる。
なお、電圧制御発振器9は、時刻t3にて出力していた周波数で出力クロックfoを出力し続ける。換言すると、電圧制御発振器9は自走状態にある。
【0053】
時刻t4では、制御回路2から1/m分周器4及び1/n分周器5に与えられる御信号DIVresetがハイレベル(H)からローレベル(L)に変更される。1/m分周器4及び1/n分周器5は、リセット端子にローレベル電圧が与えられ、カウンタ値がリセットされる。制御信号DIVresetは、時刻t7までローレベルに維持される。
【0054】
時刻t5では、制御回路2からセレクタ3に与えられる制御信号CCSがローレベル(L)からハイレベル(H)に変更される。これにより、セレクタ3は、入力クロックとして選択するクロックをクロックf1からクロックf2に変更する。
【0055】
また、時刻t5では、制御回路2から1/m分周器4に分周比mを設定する制御信号Set(m)が与えられる。また、時刻t5では、制御回路2から1/n分周器5に分周比nを設定する制御信号Set(n)が与えられる。制御信号Set(m)、Set(n)は、時刻t6までアクティブ(ac)な状態が維持され、時刻t6経過後にはインアクティブ(iac)な状態となる。
【0056】
時刻t7では、制御回路2から1/m分周器4及び1/n分周器5に与えられていた制御信号DIVresetが、ローレベル(L)からハイレベル(H)に変更される。これによって、1/m分周器4及び1/n分周器5は、同時にカウントを始める。
【0057】
時刻t8では、制御回路2からスイッチ回路6a、6bに与えられていた制御信号Maskがローレベル(L)からハイレベル(H)に変更される。これと同時に、タイミング検出回路10の入力端子aには、第1分周クロックが反転されたクロックが与えられる。また、タイミング検出回路10の入力端子bには、第2分周クロックが反転されたクロックが与えられる。
【0058】
電圧制御発振器9は、時刻t8までは、時刻t3において出力していた出力クロックfoの周波数と同じ周波数の出力クロックfoを出力し続ける。時刻t8以降は、クロックf2に同期した出力クロックfoを出力する。節点N1の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックfoの波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【0059】
なお、FCSがハイレベル(H)からローレベル(L)に変更される場合も上述の同様の説明が当てはまる。すなわち、入力クロックとして選択されるクロックがf2からf1に変更される場合についても上述と同様に説明が当てはまる。ただし、FCSがハイレベル(H)からローレベル(L)に変更される場合には、これに対応して、CCSはハイレベル(H)からローレベル(L)に変更される。
【0060】
本実施形態においては、上述のように、セレクタ3によって入力クロックとして選択されるクロックが、クロックf1からクロックf2に切り替わる前、あらかじめ制御回路2からスイッチ回路6a、6bに与えられる制御信号Maskがローレベルに設定される。これにより、スイッチ回路6a、6bの出力信号は、ハイレベルに設定される。そして、タイミング検出回路10から出力される第1タイミング信号及び第2タイミング信号も所定の電圧レベルに設定される。そして、チャージポンプ回路11には、比較されるクロックの位相差に応じた位相差電流が生成されなくなる。これにより、実質的に節点N1の電圧変動が抑制される。
【0061】
上述のように節点N1の電圧の変動を抑制した状態で、セレクタ3によりクロックf1からクロックf2への選択の切り替えを行う。また、この状態で、1/m分周器4及び1/n分周器5をリセットし、1/m分周器4及び1/n分周器5のそれぞれの分周比をクロックf2に対応したものに変更する。これによって、電圧制御発振器9を自走状態とさせたままで、かつ、出力クロックfoの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、PLL回路30の動作を完全にリセットさせることなく、「系切り替え」を行えるとともに、「系切り替え」の際に、出力クロックfoの波形が乱れることも抑制される。
なお、1/m分周器4及び1/n分周器5をリセットするタイミングは、セレクタ3によるクロックの選択の切り替えと同時に行う必要はない。
【0062】
〔第2の実施の形態〕
第2の実施の形態にかかるPLL回路30について説明する。第1の実施の形態と異なる点は、タイミング検出回路10をリセット状態とし、タイミング検出回路10から出力される第1タイミング信号、第2タイミング信号を、チャージポンプ回路11に電流が発生しないように設定することである。
【0063】
図4に示すように、PLL回路30は、1/m分周器4により分周された第1分周クロックは、バッファ31により反転された上で、タイミング検出回路10の入力端子aに入力される。また、1/n分周器5により分周された第2分周クロックは、バッファ32により反転された上で、タイミング検出回路10の入力端子bに入力される。
【0064】
タイミング検出回路10が、入力端子aに入力されるクロックの立下りを検出する点、入力端子bに入力されるクロックの立下りを検出する点は、第1の実施の形態と同様である。また、チャージポンプ回路11の動作、ローパスフィルタ回路8の動作、電圧制御発振器9の動作も同様である。
【0065】
本実施形態においては、制御回路2からタイミング検出回路10のリセット端子に制御信号TDCresetが与えられる。制御信号TDCresetがローレベルに維持されている間は、タイミング検出回路10はリセット状態となる。そして、タイミング検出回路10の出力端子UPbarから出力される第1タイミング信号はハイレベルに設定される。また、タイミング検出回路10の出力端子DOWNから出力される第2制御信号はローレベルに設定される。このとき、TR1、TR2はオフ状態となる。よって、チャージポンプ回路11からローパスフィルタ回路8に電流が入力されることもない。また、ローパスフィルタ回路8からチャージポンプ回路11に電流が入力されることもない。すなわち、チャージポンプ回路11に位相差電流が生成されることはない。したがって、節点N1の電圧は、実質的に一定の電圧に保持される。
【0066】
なお、制御信号TDCresetがハイレベルに維持されている間は、タイミング検出回路10は通常の動作状態にある。
【0067】
(タイミングチャート)
ここで、図5のタイミングチャートを用いて、PLL回路30の動作について説明する。
【0068】
系切り替え(入力クロックとして選択されるクロックの変更)が行われる前の時刻t1〜時刻t2の間においては、タイミング検出回路10の入力端子aには、1/m分周器4により分周されたクロックがバッファ31で反転されたうえで与えられる。また、タイミング検出回路10の入力端子bには、1/n分周器5により分周されたクロックがバッファ32で反転されたうえで与えられる。
【0069】
時刻t2では、制御ポート15から「系切り替え信号(FCS)」が制御回路2に与えられる。これを受けて、制御回路2は制御信号(CCS、DIVreset、Set(m)、Set(n)、TDCreset)を生成する。
【0070】
時刻t3では、制御回路2からタイミング検出回路10に与えられる制御信号TDCresetがハイレベル(H)からローレベル(L)に変更される。そして、タイミング検出回路10の出力端子UPbarは、ハイレベルの電圧信号に設定される。同様に、タイミング検出回路10の出力端子DOWNは、ローレベルの電圧信号に設定される。制御信号TDCresetは、時刻t8までローレベルに維持される。
【0071】
タイミング検出回路10は、上述のとおり、入力端子aに入力されるクロックの立下りを検出し、入力端子bに入力されるクロックの立下りを検出する。入力端子a、入力端子bの入力電圧が上述のようにハイレベル(実質的に一定の電圧)に設定されることによって、タイミング検出回路10は出力端子UPbarから出力される電圧信号(第1タイミング信号)及び出力端子DOWNから出力される電圧信号(第2タイミング信号)は変更されなくなる。すなわち、タイミング検出回路10の出力端子UPbarから出力される電圧信号は、ハイレベルに維持される。また、タイミング検出回路10の出力端子DOWNから出力される電圧信号は、ローレベルに維持される。そして、チャージポンプ回路11のTR1、TR2は、ともにオフ状態となる。なお、電圧制御発振器9は、時刻t3にて出力していた周波数で出力クロックfoを出力し続ける。
【0072】
時刻t4〜時刻t7までの動作は、第1の実施の形態と同様である。従って、重複する説明は省略する。
【0073】
時刻t8では、制御回路2からタイミング検出回路10に与えられる制御信号TDCresetがローレベル(L)からハイレベル(H)に設定される。そして、タイミング検出回路10の入力端子aには、第1分周クロックが反転されたクロックが与えられる。また、タイミング検出回路10の入力端子bには、第2分周クロックが反転されたクロックが与えられる。
【0074】
電圧制御発振器9は、時刻t8までは、時刻t3において出力していた出力クロックfoの周波数と同じ周波数の出力クロックfoを出力し続ける。時刻t8以降は、クロックf2に同期した出力クロックfoを出力する。節点N1の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックfoは波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【0075】
なお、FCSがハイレベル(H)からローレベル(L)に変更される場合も、第1の実施の形態と同様に、上述の同様の説明が当てはまる。ただし、FCSがハイレベル(H)からローレベル(L)に変更される場合には、これに対応して、CCSはハイレベル(H)からローレベル(L)に変更される。
【0076】
上述のように「系切り替え」の際、あらかじめ制御回路2からタイミング検出回路10に与えられる制御信号TDCresetはローレベルに設定される。これにより、タイミング検出回路10から出力される第1タイミング信号及び第2タイミング信号の信号レベルは、チャージポンプ回路11に位相差電流が生成されないように設定される。これにより、節点N1の電圧変動が抑制される。
【0077】
そして、このように節点N1の電圧の変動を抑制した状態で、セレクタ3によりクロックf1からクロックf2への選択の切り替えを行う。また、この状態で、1/m分周器4及び1/n分周器5をリセットし、1/m分周器4及び1/n分周器5のそれぞれの分周比をクロックf2に対応したものに変更する。これによって、電圧制御発振器9を自走状態とさせたままで、かつ、出力クロックfoの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、PLL回路30の動作を完全にリセットさせることなく、「系切り替え」を行えるとともに、「系切り替え」の際に、出力クロックfoの波形が乱れることが抑制される。
なお、1/m分周器4及び1/n分周器5をリセットするタイミングは、セレクタ3によるクロックの選択の切り替えと同時に行う必要はない。
【0078】
〔第3の実施の形態〕
第3の実施の形態にかかるPLL回路50について、以下説明する。第1の実施の形態と異なる点は、1/m分周器51及び1/n分周器52をリセット状態とし、タイミング検出回路10の入力端子a及び入力端子bに入力される電圧をハイレベルに設定する点である。これにより、タイミング検出回路10から出力される第1タイミング信号、第2タイミング信号は、チャージポンプ回路11に電流が発生しないように設定される。以下、具体的に説明する。
【0079】
(1/m分周器51)
1/m分周器(1/m DIV)51の入力端子は、セレクタ3に接続される。1/m分周器51の出力端子は、タイミング検出回路10の入力端子aに接続される。
1/m分周器51は、セレクタ3から与えられる入力クロックを分周し、分周して得たクロック(第1分周クロック)を反転して出力する。1/m分周器51は、いわゆるカウンタとして構成される。
【0080】
1/m分周器51のカウント状態は、制御回路2から与えられる制御信号DIVresetによりリセットされる。本実施形態においては、1/m分周器51がリセット状態にあるとき、1/m分周器51の出力端子からはハイレベルの電圧信号(実質的に一定の電圧)が出力される。
制御回路2から与えられる制御信号Set(m)により、1/m分周器51における分周比mが設定される点は、第1の実施の形態と同様である。
【0081】
(1/n分周器52)
1/n分周器(1/n DIV)52の入力端子は、電圧制御発振器9に接続される。1/n分周器52の出力端子は、タイミング検出回路10の入力端子bに接続される。1/n分周器52は、電圧制御発振器9から与えられる出力クロックfoを分周し、分周して得たクロック(第2分周クロック)を反転して出力する。なお、1/n分周器52は、1/m分周器51と同様に、カウンタで構成される。
【0082】
1/n分周器52のカウント状態は、制御回路2から与えられる制御信号DIVresetによりリセットされる。本実施形態においては、1/n分周器52がリセット状態にあるとき、1/n分周器52の出力端子からはハイレベルの電圧信号(実質的に一定の電圧)が出力される。
制御回路2から与えられる制御信号Set(n)により、1/n分周器51における分周比nが設定される点は、第1の実施の形態と同様である。
【0083】
上述のように、本実施形態では、制御回路2から与えられる制御信号DIVresetにより、1/m分周器51がリセット状態にあるとき、1/m分周器51からタイミング検出回路の入力端子aにハイレベルの電圧信号が入力される。同様に、制御回路2から与えられる制御信号DIVresetにより、1/n分周器52がリセット状態にあるとき、1/n分周器52からタイミング検出回路の入力端子bにハイレベルの電圧信号が入力される。
【0084】
タイミング検出回路は、第1の実施の形態と同様に、入力端子aに入力される電圧信号の立下りを検出して、第1タイミング信号を出力する。同様に、タイミング検出回路は、入力端子bに入力される電圧信号の立下りを検出して、第2タイミング信号を出力する。
【0085】
1/m分周器51がリセット状態にあり、タイミング検出回路10に与えられる電圧信号がハイレベルの電圧信号(実質的に一定の電圧)に設定されていれば、タイミング検出回路の出力端子UPbarから出力される第1タイミング信号も所定の信号レベルに設定される。同様に、1/n分周器52がリセット状態にあり、タイミング検出回路10に与えられる電圧信号がハイレベルの電圧信号(実質的に一定の電圧)に設定されていれば、タイミング検出回路の出力端子DOWNから出力される第2タイミング信号も所定の信号レベルに設定される。
【0086】
すなわち、タイミング検出回路10の出力端子UPbarから出力される第1タイミング信号はハイレベルに設定される。また、タイミング検出回路10の出力端子DOWNから出力される第2タイミング信号はローレベルに設定される。このとき、TR1、TR2はオフ状態となる。よって、チャージポンプ回路11からローパスフィルタ回路8に電流が入力されることもない。また、ローパスフィルタ回路8からチャージポンプ回路11に電流が入力されることもない。すなわち、チャージポンプ回路11に位相差電流が生成されることはない。したがって、節点N1の電圧は、実質的に一定の電圧に保持される。
【0087】
(タイミングチャート)
ここで、図7のタイミングチャートを用いて、PLL回路50の動作について説明する。
【0088】
系切り替え(入力クロックとして選択されるクロックの変更)が行われる前の時刻t1〜時刻t2の間においては、タイミング検出回路10の入力端子aには、1/m分周器51により分周反転されたクロックが与えられる。また、タイミング検出回路10の入力端子bには、1/n分周器5により分周反転されたクロックが与えられる。
【0089】
時刻t2では、制御ポート15から「系切り替え信号(FCS)」が制御回路2に与えられる。これを受けて、制御回路2は制御信号(CCS、DIVreset、Set(m)、Set(n))を生成する。
【0090】
時刻t3では、制御回路2から1/m分周器51、1/n分周器52に与えられる制御信号DIVresetがハイレベル(H)からローレベル(L)に変更される。そして、1/m分周器51から出力は、ハイレベルの電圧信号に設定される。同様に、1/n分周器52の出力は、ハイレベルの電圧信号に設定される。
【0091】
このとき、上述のとおり、タイミング検出回路10の出力端子UPbarから出力される第1タイミング信号はハイレベルに設定される。また、タイミング検出回路10の出力端子DOWNから出力される第2タイミング信号はローレベルに設定される。そして、TR1、TR2はオフ状態となる。よって、チャージポンプ回路11からローパスフィルタ回路8に電流が入力されることもない。また、ローパスフィルタ回路8からチャージポンプ回路11に電流が入力されることもない。すなわち、チャージポンプ回路11に位相差電流が生成されることはない。したがって、節点N1の電圧は、実質的に一定の電圧に保持される。
制御信号DIVresetは、時刻t6までローレベルに維持される。なお、電圧制御発振器9は、時刻t3にて出力していた周波数で出力クロックfoを出力し続ける。
【0092】
時刻t4では、第1の実施の形態と同様に、制御回路2からセレクタ3に与えられる制御信号CCSがローレベル(L)からハイレベル(H)に変更される。これにより、セレクタ3は、入力クロックとして選択するクロックをクロックf1からクロックf2に変更する。
【0093】
また、時刻t4では、制御回路2から1/m分周器51に分周比mを設定する制御信号Set(m)が与えられる。また、時刻t4では、制御回路2から1/n分周器52に分周比nを設定する制御信号Set(n)が与えられる。制御信号Set(m)、Set(n)は、時刻t5までアクティブ(ac)な状態が維持され、時刻t5経過後にはインアクティブ(iac)な状態となる。
【0094】
時刻t6では、制御回路2から1/m分周器51及び1/n分周器52に与えられていた制御信号DIVresetが、ローレベル(L)からハイレベル(H)に変更される。これによって、1/m分周器51及び1/n分周器52は、同時にカウントを始める。そして、タイミング検出回路10の入力端子aには、1/m分周器51で分周反転されたクロックが与えられる。また、タイミング検出回路10の入力端子bには、1/n分周器52で分周反転されたクロックが与えられる。
【0095】
電圧制御発振器9は、時刻t6までは、時刻t3において出力していた出力クロックfoの周波数と同じ周波数の出力クロックfoを出力し続ける。時刻t6以降は、クロックf2に同期した出力クロックfoを出力する。節点N1の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックfoの波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【0096】
なお、FCSがハイレベル(H)からローレベル(L)に変更される場合も、第1の実施の形態と同様に、上述の同様の説明が当てはまる。ただし、FCSがハイレベル(H)からローレベル(L)に変更される場合には、これに対応して、CCSはハイレベル(H)からローレベル(L)に変更される。
【0097】
上述のように「系切り替え」の際、あらかじめ制御回路2から1/m分周器51、1/n分周器52に与えられる制御信号DIVresetはローレベルに設定される。これにより、タイミング検出回路10の入力端子a、bに与えられる電圧はハイレベル(実質的に一定の電圧)となる。そして、タイミング検出回路10から出力される第1タイミング信号及び第2タイミング信号の信号レベルは、チャージポンプ回路11に位相差電流が生成されないように設定される。これにより、節点N1の電圧変動が抑制される。
【0098】
そして、このように節点N1の電圧の変動を抑制した状態で、セレクタ3によりクロックf1からクロックf2への選択の切り替えを行う。また、この状態で、1/m分周器51及び1/n分周器52のそれぞれの分周比をクロックf2に対応したものに変更する。これによって、電圧制御発振器9を自走状態とさせたままで、かつ、出力クロックfoの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、PLL回路30の動作を完全にリセットさせることなく「系切り替え」を行えるとともに、この「系切り替え」の際に、出力クロックfoの波形が乱れることが抑制される。
なお、1/m分周器51及び1/n分周器52の分周比を設定するタイミングは、セレクタ3によるクロックの選択の切り替えと同時に行う必要はない。
【0099】
本実施形態においては、PLL回路50の構成に必要な1/m分周器51、1/n分周器52をリセット状態とすることで、節点N1の電圧レベルが変動しないように構成する。よって、第1の実施の形態、第2の実施の形態よりも、PLL回路の構成を簡素なものとすることができる。また、「系切り替え」に要する時間を短縮することもできる。
【0100】
本発明の技術的範囲は、上述の実施の形態に限定されない。電圧制御発振器9の入力電圧を無変動とするため、他の技術を用いることも可能である。
【図面の簡単な説明】
【0101】
【図1】第1の実施の形態にかかるPLL回路1の構成を説明するための概略図である。
【図2】チャージポンプ回路11の動作を説明するための表である。
【図3】入力クロックとして選択するクロックを変更するPLL回路1の動作を説明するためのタイミングチャートである。
【図4】第2の実施の形態にかかるPLL回路30の構成を説明するための概略図である。
【図5】入力クロックとして選択するクロックを変更するPLL回路30の動作を説明するためのタイミングチャートである。
【図6】第3の実施の形態にかかるPLL回路50の構成を説明するための概略図である。
【図7】入力クロックとして選択するクロックを変更するPLL回路50の動作を説明するためのタイミングチャートである。
【図8】従来のPLL回路100の構成を説明するための概略図である。
【符号の説明】
【0102】
1 位相同期回路
2 制御回路
3 セレクタ
4 1/m分周器
5 1/n分周器
6a スイッチ回路
6b スイッチ回路
7 位相差検出器
8 ローパスフィルタ回路
9 電圧制御発振器
10 タイミング検出回路
10 電圧制御発振器
11 チャージポンプ回路
31 バッファ
32 バッファ
f1 クロック
f2 クロック
fo 出力クロック
m、n 分周比
N1 節点
TR1 トランジスタ
TR2 トランジスタ
【出願人】 【識別番号】302062931
【氏名又は名称】NECエレクトロニクス株式会社
【出願日】 平成18年8月31日(2006.8.31)
【代理人】 【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健


【公開番号】 特開2008−60895(P2008−60895A)
【公開日】 平成20年3月13日(2008.3.13)
【出願番号】 特願2006−235193(P2006−235193)