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【発明の名称】 周波数比較回路、PLL周波数シンセサイザテスト回路及びそのテスト方法
【発明者】 【氏名】市川 智治

【要約】 【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、第1、第2の信号(例えば、NCLK信号およびMCLK信号)の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、PLL周波数シンセサイザテスト回路及びそのテスト方法を提供する。

【構成】NCLK信号の立ち上がりもしくは立ち下がりのエッジを検出し、基準クロックで同期化されたUP信号を生成するエッジ検出回路111aと、MCLK信号の立ち上がりもしくは立ち下がりのエッジを検出し、基準クロックで同期化されたDown信号を生成するエッジ検出回路111bと、UP信号及びDown信号をカウントし、そのカウント値をQ、Q信号で出力する2ビットアップダウンカウンタ112と、Q、Q信号に基づいて、NCLK信号の周波数とMCLK信号の周波数とが一致しているか否かを判定する判定回路113と、を有する。
【特許請求の範囲】
【請求項1】
第1の信号と第2の信号とを比較してその周波数が一致しているか否かを判定する周波数比較回路であって、
前記第1の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第1のエッジ検出信号を生成する第1のエッジ検出手段と、
前記第2の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第2のエッジ検出信号を生成する第2のエッジ検出手段と、
前記第1のエッジ検出信号をアップ信号としてカウントし、前記第2のエッジ信号をダウン信号としてカウントし、そのカウント値をカウント信号として出力するカウント信号出力手段と、
前記カウント信号に基づいて、前記第1の信号の周波数と前記第2の信号の周波数とが一致しているか否かを判定する判定手段と、を有することを特徴とする周波数比較回路。
【請求項2】
前記判定手段によって得られた判定結果を信号として外部に出力する出力手段、をさらに有することを特徴とする請求項1に記載の周波数比較回路。
【請求項3】
前記アップ信号及び前記ダウン信号並びに前記カウント信号を、基準となるクロックに同期させる同期手段、をさらに有することを特徴とする請求項1または請求項2に記載の周波数比較回路。
【請求項4】
PLL周波数シンセサイザに付随してPLLループの引き込み状態をテストするテスト回路であって、
請求項1から請求項3の何れか一項に記載の周波数比較回路、を有することを特徴とするPLL周波数シンセサイザテスト回路。
【請求項5】
PLL周波数シンセサイザに付随してPLLループの引き込み状態をテストする方法であって、
前記PLL周波数シンセサイザによって周波数が制御される第1の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第1のエッジ検出信号を生成するステップと、
前記PLL周波数シンセサイザの電圧制御発信器から出力された第2の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第2のエッジ検出信号を生成するステップと、
前記第1のエッジ検出信号をアップ信号としてカウントし、前記第2のエッジ信号をダウン信号としてカウントし、そのカウント値をカウント信号として出力するステップと、
前記カウント信号に基づいて、前記第1の信号の周波数と前記第2の信号の周波数とが一致しているか否かを判定するステップと、を有することを特徴とするPLL周波数シンセサイザのテスト方法。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、周波数比較回路、PLL周波数シンセサイザテスト回路及びそのテスト方法に関するものである。
【背景技術】
【0002】
図7は、第1従来例を示す図である。集積化されたPLL周波数シンセサイザをテストするための方法としては、例えば図7に示すような構成が従来から知られている。なお、図7に示す構成としては、例えば特開2002−300029号公報が参照される。
図7を参照すると、PLL回路20の入力信号X1の所定サイクル期間にわたり、アップダウンカウンタ24で前記出力信号Φのサイクル数を計数した計数結果が、PLL回路20の逓倍数と前記計数期間とで定められる値(逓倍数保持レジスタ22の値)と一致するか否か比較し、前記計数結果から、前記入力信号X1の次の前記計数期間にわたり、前記出力信号Φを1サイクル計数する毎に減算していった結果が、零値(“0”値保持レジスタ21の値)と一致するか否か比較し、両方の結果が共に一致する時、ロック状態であることを示す判定信号が比較回路23より出力される。
【0003】
一方、図8は、第2従来例を示す図である。少ない素子数で、2系統の入力信号の周波数比較を簡単に行う周波数比較回路としては、例えば、図8に示すような構成が従来から知られている。図9は、図8に示した回路の動作を説明するためのタイミイグ図である。なお、図8に示す構成としては、例えば特公平7−95083号公報が参照される。
【0004】
図8を参照すると、第1の入力端子Aと第2の入力端子Bにはそれぞれ周波数を比較するための基準入力信号と被比較入力信号が印加される。第1の入力端子Aに基準入力信号のリーディングエッジ(即ち、パルスの立ち上がり)が到来し、第2の入力端子Bに印加される被比較入力信号のレベルが‘1’に移行しないうちに、基準入力信号のリーディングエッジが再び到来する場合は、SRフリップフロップ30がセットされ端子Gは‘1’のレベルとなる(図9の実線)。また、図9の破線で示すように、基準入力信号のリーディングエッジが到来して、さらに次のリーディングエッジが到来するまでの間に被比較入力信号のリーディングエッジが到来する場合は、SRフリップフロップ30がセットされることはなく、端子Gは‘0’のレベルとなる。
【特許文献1】特開2002−300029号公報
【特許文献2】特公平7−95083号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
ところで、第1の従来例では、逓倍数が大きくなるに従い回路規模が大きくなるという問題点を有している。集積化された回路においては、より少ない素子数で実現されることが望まれている(第1の問題点)。
また、第2の従来例では、図10に示すように、基準入力信号が‘1’のレベルとなる前に被比較入力信号のリーディングエッジが到達し、基準入力信号が‘0’のレベルとなった後で被比較入力信号のトレーリングエッジ(即ち、パルスの立下り)が到達するようなタイミングで、基準入力信号及び被比較入力信号が入力端子A及びBにそれぞれ入力されると、これら各信号の周波数が一致しているにも関わらず出力がセットされる(即ち、‘1’のレベルを出力する)期間が発生し、周波数を正しく比較できないおそれがあった(問題点2)。
【0006】
そこで本発明は、上記の問題点1、2に鑑みてなされたものであって、周波数比較回路を少ない素子数で構成できるようにすると共に、第1、第2の信号(例えば、NCLK信号およびMCLK信号)の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、PLL周波数シンセサイザテスト回路及びそのテスト方法の提供を目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するために、発明1の周波数比較回路は、第1の信号と第2の信号とを比較してその周波数が一致しているか否かを判定する周波数比較回路であって、前記第1の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第1のエッジ検出信号を生成する第1のエッジ検出手段と、前記第2の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第2のエッジ検出信号を生成する第2のエッジ検出手段と、前記第1のエッジ検出信号をアップ信号としてカウントし、前記第2のエッジ信号をダウン信号としてカウントし、そのカウント値をカウント信号として出力するカウント信号出力手段と、前記カウント信号に基づいて、前記第1の信号の周波数と前記第2の信号の周波数とが一致しているか否かを判定する判定手段と、を有することを特徴とするものである。
【0008】
発明2の周波数比較回路は、発明1の周波数比較回路において、前記判定手段によって得られた判定結果を信号として外部に出力する出力手段、をさらに有することを特徴とするものである。
発明3の周波数比較回路は、発明1または発明2の周波数比較回路において、前記アップ信号及び前記ダウン信号並びに前記カウント信号を、基準となるクロックに同期させる同期手段、をさらに有することを特徴とするものである。ここで、「基準となるクロックに同期させる」とは、例えば基準クロックの立ち上がり(または立ち下がり)にタイミングを合わせてパルスが変化するように調整する、ということである。
発明4のPLL周波数シンセサイザテスト回路は、PLL周波数シンセサイザに付随してPLLループの引き込み状態をテストするテスト回路であって、発明1から発明3の何れか一に記載の周波数比較回路、を有することを特徴とするものである。
【0009】
発明5のPLL周波数シンセサイザのテスト方法は、PLL周波数シンセサイザに付随してPLLループの引き込み状態をテストする方法であって、前記PLL周波数シンセサイザによって周波数が制御される第1の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第1のエッジ検出信号を生成するステップと、前記PLL周波数シンセサイザの電圧制御発信器から出力された第2の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第2のエッジ検出信号を生成するステップと、前記第1のエッジ検出信号をアップ信号としてカウントし、前記第2のエッジ信号をダウン信号としてカウントし、そのカウント値をカウント信号として出力するステップと、前記カウント信号に基づいて、前記第1の信号の周波数と前記第2の信号の周波数とが一致しているか否かを判定するステップと、を有することを特徴とするものである。
【発明の効果】
【0010】
本発明によれば、例えば、図10に示したようなタイミングで、第1、第2の信号が周波数比較回路に入力されたとしても、これら各信号の周波数が一致しているか否かを正しく判定することができる。また、図7に示した構成と比べて、より少ない素子数で周波数比較動作を実現することができ、逓倍数に関係無く素子数を一定にすることが可能である。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施の形態について図面を参照しながら説明する。
図1は、本発明の実施の形態に係るPLL(phase−locked loop)周波数シンセサイザ10の構成例と、周波数比較回路11の構成例とを示すブロック図である。
図1に示すように、PLL周波数シンセサイザ10は、例えば、第1の分周器(DIV1)101と、第2の分周器(DIV2)102と、位相周波数比較器(PFC)103と、チャージポンプ(charge pump)104と、ループフィルタ(LPF)105と、電圧制御発振器(VCO)106とを含んだ構成となっている。このPLL周波数シンセサイザ10は、基準クロックを分周器(DIV1)101で分周することによってNCLK信号を生成すると共に、電圧制御発振器(VCO)106の出力Φを分周器(DIV2)102で分周することによってMCLK信号を生成する。そして、これらNCLK信号とMCLK信号とを位相周波数比較器(PFC)103で比較し、この比較の結果に基づいて前記NCLK信号と前記MCLK信号との位相及び周波数が一致するように出力Φを制御する。
【0012】
また、この実施形態では、PLL周波数シンセサイザ10から周波数比較回路11にNCLK信号及びMCLK信号と、基準クロックとが入力されるようになっており、これらNCLK信号及びMCLK信号の周波数が一致しているか否かの判定信号が周波数比較回路11から出力されるようになっている。図1に示すように、周波数比較回路11は、例えば、エッジ検出回路111と、2ビットアップダウンカウンタ112と、判定回路113と、を含んだ構成となっている。
【0013】
エッジ検出回路111は、例えば二つのエッジ検出回路111a、111bで構成されている。エッジ検出回路111aは分周器101に接続されており、分周器101からNCLK信号が入力されるようになっている。また、エッジ検出回路111aには基準クロックも入力されるようになっている。エッジ検出回路111aは、このようなNCLK信号および基準クロックの入力を受けて、NCLK信号の立ち上がりエッジ(もしくは、立ち下りエッジ)を検出し、基準クロックに同期してUp信号を出力する。
【0014】
同様に、エッジ検出回路111bは分周器102に接続されており、分周器102からMCLK信号が入力されるようになっている。また、エッジ検出回路111bには基準クロックも入力されるようになっている。エッジ検出回路111bは、このようなMCLK信号および基準クロックの入力を受けて、MCLK信号の立ち上がりエッジ(もしくは、立ち下りエッジ)を検出し、基準クロックに同期してDown信号を出力する。
【0015】
図2は、エッジ検出回路111aの構成例を示す回路図である。図2に示すように、エッジ検出回路111aは、例えば、3つのフリップフロップFF1、FF2、FF3と、AND回路151と、OR回路153と、を含んだ構成となっている。3つのフリップフロップFF1〜FF3は直列に接続されている。前段のフリップフロップFF1のD端子は電源に接続され、C(クロック)端子にはNCLKが入力されるようになっている。中段のフリップフロップFF2のC端子と、後段のフリップフロップFF3のC端子には基準クロックがそれぞれ入力されるようになっており、基準クロックに同期して信号を出力するようになっている。
【0016】
また、図2に示すように、AND回路151は2つの入力端子を有し、その一方はフリップフロップFF2のQ端子に接続されており、その他方はフリップフロップFF3のQN端子に接続されている。つまり、AND回路151には、フリップフロップFF2のQ端子から出力される信号と、フリップフロップFF3のQN端子から出力される信号とが入力されるようになっている。このエッジ検出回路111aでは、AND回路151の2つの入力端子に‘1’が入力され、AND回路151から‘1’が出力されると、NCLKの立ち上がりエッジの検出を意味するUP信号がエッジ検出回路111aの外へ出力される。また、これと同時に、AND回路151からOR回路153へ向けて‘1’が出力され、フリップフロップFF1がリセットされるようになっている。
【0017】
なお、エッジ検出回路111bの構成例も例えば図2と同様である。図2の回路構成をエッジ検出回路111bとした場合には、図中で括弧書きしているように、1段目のフリップフロップFF1のC端子にMCLKが入力される。また、AND回路151の入力が何れも‘1’であり、AND回路151から‘1’が出力されると、MCLKの立ち上がりエッジの検出を意味するDown信号がエッジ検出回路111bの外へ出力される。
【0018】
図1に戻って、2ビットアップダウンカウンタ112は、エッジ検出回路111に接続されており、基準クロックで同期化されたUp信号とDown信号とがそれぞれ入力されるようになっている。また、2ビットアップダウンカウンタ112には、基準クロックも入力されるようになっている。2ビットアップダウンカウンタ112は、Up信号とDown信号とをカウントし、そのカウント値(即ち、Q、Q信号)を基準クロックに同期して出力する。
【0019】
判定回路113は、2ビットアップダウンカウンタ112に接続されており、Q、Q信号と、基準クロックとが入力されるようになっている。判定回路113は、これらQ、Q信号に基づいて、NCLK信号の周波数とMCLK信号の周波数とが一致しているか、あるいは一致していないかを判定し、その判定結果(即ち、判定信号)を基準クロックに同期して出力する。
【0020】
図3は判定回路113の構成例を示す回路図である。図3に示すように、判定回路113は、AND回路161と、OR回路163と、フリップフロップFF4とを含んだ構成となっている。QN、QNが共に‘1’であるとき、AND回路161から‘1’が出力され、OR回路163を通ってフリップフロップFF4のD端子に‘1’が入力され、基準クロックに同期してQ端子から信号‘1’が出力されるようになっている。また、この判定回路113では、フリップフロップFF4のQ端子から出力された信号が前段のOR回路163にフィードバックされるようになっている。このため、Q端子から信号‘1’がひとたび出力された後は、R(リセット)端子に初期化信号が入力されるまで、フリップフロップFF4は信号‘1’を保持し続けることができる。
【0021】
次に、本発明の実施の形態における周波数比較回路の動作を説明する。図4、図5および図6は、周波数比較回路11の回路動作例を説明するためのタイミング図である。
PLL周波数シンセサイザ10がロック状態にある時、NCLK信号とMCLK信号の周波数は一致している。図4はこの状態を示すタイミング図である。エッジ検出回路111によりNCLK信号の立ち上がりエッジが検出され、次の基準クロックの立ち上がりエッジでUp信号が出力される。MCLK信号に対しても同様にDown信号が出力される。Up信号及びDown信号が共に‘1’のレベルにあるため、2ビットアップダウンカウンタ112は初期値(Q=‘0’、Q=‘1’)のまま変化せず、判定回路は‘0’のレベルのままとなる。
【0022】
次に、MCLK信号の方がNCLK信号よりも周波数が高い場合を説明する。図5はこの状態を示すタイミング図である。初期化信号解除後、MCLK信号の立ち上がりエッジの検出回数が、NCLK信号の立ち上がりエッジの検出回数より2回多くなると、エッジ検出回路111から2ビットアップダウンカウンタ112にDown信号が2回多く出力され、2ビットアップダウンカウンタ112の出力は、Q=‘0’、Q=‘1’(即ち、“01”)から、“00”、“11”へと変化する。その結果、判定回路113は判定信号‘1’のレベルを出力し、初期化信号が入るまでその状態を保持する。
【0023】
同様に、MCLK信号の方がNCLK信号よりも周波数が低い場合を説明する。図6はこの状態を示すタイミング図である。初期化信号解除後、MCLK信号の立ち上がりエッジの検出回数が、NCLK信号の立ち上がりエッジの検出回数より2回少なくなると、エッジ検出回路111から2ビットアップダウンカウンタ112にUP信号が2回多く出力され、2ビットアップダウンカウンタ112の出力は“01”から、“10”、“11”へと変化する。その結果、判定回路113は判定信号‘1’のレベルを出力し、初期化信号が入るまでその状態を保持する。
【0024】
このように、本発明の実施の形態によれば、NCLK信号の周波数とMCLK信号の周波数が一致している状態であれば判定回路113は判定信号‘0’のレベルを出力した状態のままとなる。NCLK信号の周波数とMCLK信号の周波数が一致していない場合、初期化信号解除後、NCLK信号とMCLK信号の立ち上がりエッジ検出回数の差が2となると判定回路113は判定信号‘1’のレベルを出力保持し、周波数の不一致を知ることができる。
【0025】
たとえ図10に示したようなタイミングで、NCLK信号およびMCLK信号が周波数比較回路11に入力されたとしても、これら各信号の周波数が一致しているか否かを正しく判定することができ、周波数比較回路の誤作動を防止することができる。また、NCLK、MCLKの立ち上がり(もしくは立ち下がり)の変化のみを検出するだけでよいため、図7に示した構成と比べて、より少ない素子数で周波数比較動作を実現することができ、逓倍数に関係無く素子数を一定にすることが可能である。
【0026】
なお、NCLK信号の周波数とMCLK信号の周波数との比較精度は、初期化信号解除後の待ち時間により調整される。待ち時間を長く取るほど周波数の比較精度を上げることができるが、当然、テスト時間はその分長くなり、テストに要するコストは上昇してしまう。従って、要求される性能とコストバランスを考えて待ち時間を設定することが好ましい。また、このような方法により、効率的なテストを実現することができる。
【0027】
この実施の形態では、NCLK信号が本発明の「第1の信号」に対応し、MCLK信号が本発明の「第2の信号」に対応している。また、基準クロックが本発明の「基準信号」及び「基準となるクロック」に対応している。さらに、Up信号が本発明の「第1のエッジ検出信号」に対応し、Down信号が本発明の「第2のエッジ検出信号」に対応している。さらに、Q、Q信号が本発明の「カウント信号」に対応している。また、エッジ検出回路111aが本発明の「第1のエッジ検出手段」に対応し、エッジ検出回路111bが本発明の「第2のエッジ検出手段」に対応している。さらに、2ビットアップダウンカウンタ112が本発明の「カウント信号出力手段」し、判定回路113が本発明の「判定手段」と「出力手段」の両方に対応している。また、エッジ検出回路111及び2ビットアップダウンカウンタ112の組み合わせが本発明の「同期手段」に対応し、周波数比較回路11が本発明の「周波数比較回路」と「PLL周波数シンセサイザテスト回路」の両方に対応している。
【図面の簡単な説明】
【0028】
【図1】PLL周波数シンセサイザ10及び周波数比較回路11の構成例を示す図。
【図2】エッジ検出回路111a(111b)の構成例を示す図。
【図3】判定回路113の構成例を示す図。
【図4】NCLK信号の周波数とMCLK信号の周波数が一致しているときの、周波数比較回路11の回路動作例を示すタイミング図。
【図5】NCLK信号よりもMCLK信号の方が周波数が高いときの、周波数比較回路11の回路動作例を示すタイミング図。
【図6】NCLK信号よりもMCLK信号の方が周波数が低いときの、周波数比較回路11の回路動作例を示すタイミング図。
【図7】第1従来例を示す図。
【図8】第2従来例を示す図。
【図9】図7に示した回路の動作を説明するためのタイミイグ図。
【図10】第2従来例の問題点を示すタイミング図。
【符号の説明】
【0029】
10 PLL周波数シンセサイザ
11 周波数比較回路
20 PLL回路
21 “0”値保持レジスタ
22 逓倍数保持レジスタ
23 比較回路
24 アップダウンカウンタ
30 SRフリップフロップ
101 分周器
102 分周器
103 位相周波数比較器
104 チャージポンプ
105 ループフィルタ
106 電圧制御発振器
111 エッジ検出回路
111a (NCLK用の)エッジ検出回路
111b (MCLK用の)エッジ検出回路
112 2ビットアップダウンカウンタ
113 判定回路
151、161 AND回路
153、163 OR回路
FF1〜FF4 フリップフロップ
【出願人】 【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
【出願日】 平成18年7月28日(2006.7.28)
【代理人】 【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也

【識別番号】100075579
【弁理士】
【氏名又は名称】内藤 嘉昭

【識別番号】100103850
【弁理士】
【氏名又は名称】崔 秀▲てつ▼


【公開番号】 特開2008−35217(P2008−35217A)
【公開日】 平成20年2月14日(2008.2.14)
【出願番号】 特願2006−206422(P2006−206422)