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【発明の名称】 DLL回路
【発明者】 【氏名】藤原 秀雄

【要約】 【課題】第1のクロック出力をLPFで平滑化した値と、第1のクロック信号を遅延した第2のクロック信号の位相比較を行い、位相比較器の出力結果であるUP/DN信号のエッジを1/2に分周したクロック信号の出力をLPFで平滑化した値を、オペアンプを用いた負帰還制御で調整するDLL回路を提供する。

【構成】第1のクロック信号PH0をLPF20で平滑化した第1の電圧値と、位相比較した出力信号のエッジを検出し、かつその検出結果を論理和出力した信号を1/2に分周した信号をLPF21で平滑化した第2の電圧値と、をオペアンプ22に入力し、このオペアンプ22の出力電圧で、第1と第2の平滑化した電圧が同じになるように、前記充/放電電流を調整する。
【特許請求の範囲】
【請求項1】
基準となるDuty50%の差動クロック信号を入力し、複数段の差動バッファを用い、前記差動クロック信号を順に遅延させて、それぞれのタップから位相差の異なる多相クロック信号を生成する多相クロック信号生成手段と、初段の差動バッファを介してシングルエンド信号に変換した第1のクロック信号と最終段の差動バッファを介してシングルエンド信号に変換した第2のクロック信号の位相を比較する位相比較手段と、前記第1のクロック信号と前記第2のクロック信号の比較結果に基づいて、所定の電流を充電もしくは放電する充/放電手段と、充/放電の出力結果を平滑化し、所望の電圧を生成するLPFと、このLPFの出力電圧によって、前記差動バッファの遅延量を調整するDLL回路において、前記第1のクロック信号を前記LPFで平滑化した第1の電圧値と、前記位相比較した出力信号のエッジを検出しかつその検出結果を論理和出力した信号を1/2に分周した信号を前記LPFで平滑化した第2の電圧値と、をオペアンプに入力し、このオペアンプの出力電圧で、前記第1と第2の平滑化した電圧が同じになるように、前記充/放電電流を調整することを特徴とするDLL回路。
【請求項2】
前記基準クロック信号を1/2に分周した信号を、前記初段の差動バッファの入力とすることを特徴とする請求項1記載のDLL回路。
【請求項3】
前記電流の充/放電手段は、第1及び第2の充電手段と第1及び第2の放電手段を含み、前記第1及び第2の充電手段と前記第1の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第2の放電手段は前記オペアンプの出力電位を用いて制御することを特徴とする請求項1又は2記載のDLL回路。
【請求項4】
前記電流の充/放電手段は、第1及び第2の充電手段と第1及び第2の放電手段を含み、前記第1の充電手段と前記第1及び第2の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第2の充電手段は前記オペアンプの出力電位を用いて制御することを特徴とする請求項1又は2記載のDLL回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、高速シリアル通信、高速シリアルデータ伝送システム等で使用されるDLL(ディレイ・ロックド・ループ)回路に関するものである。
【背景技術】
【0002】
最近では、製品のインターフェイス速度が高速化しており、高速シリアル通信を使ったシステムの開発が進んでいる。そのようなシステムの場合、伝送される信号はデータのみであり、受信側でクロック信号を供給してデータを抽出する必要がある。
外部データと回路内のクロック信号の位相は同期していないので、データを抽出するためにCDR(クロックデータリカバリ)回路が用いられるが、システムの転送レートが高速化し、位相同期させるのが難しくなってきている。
【0003】
図4は、データ抽出手段としての高速シリアル受信システムの構成例を示す回路図である。図4において、図示してないPLL(位相ロックド・ループ)回路からの基準クロック信号をDLL回路1へ入力し、このDLL回路1で生成した多相クロック信号をオーバサンプリング回路2へ供給する。
レシーバ3で2値化したデータを、オーバサンプリング回路2で、サンプリング処理を実施し、その後のCDR回路4によって、外部データに対する位相同期を実現している。
CDR回路4は、サンプリングしたデータに対し、所定の応答性があって、最適なクロック信号の位相を選択し、データを復元化する。従って、外部データの位相変動に対して、CDR回路4でのクロック信号の位相が追従し、正確なデータの読み出しを行なうことができる。
【0004】
図5は従来技術のDLL回路1の構成を示す回路図である。図示してないPLL回路等から、基準となる差動のクロック信号をDLL回路1へ入力する。差動クロック信号を複数段の差動バッファ1a、1b、1c、1d、1eで遅延させ、それぞれのタップから出力することで、多相クロック信号を生成している。
1段目の差動バッファ1aを介してシングルエンド信号に変換したクロック信号PH0と5段目の差動バッファ1eを介してシングルエンド信号に変換したPH4bをPD(位相比較器)5に入力し、その位相差が180°となるように調整している。
図5に示す回路構成では、5段の差動バッファ1a、1b、1c、1d、1eが並んでおり、それぞれの出力を反転することで位相の異なる8つのクロック信号を生成する。
PD5はクロック信号PH0とPH4bの立ち上がりエッジを観測し、クロック信号PH0、PH4b間の位相差に対してUP(アップ)信号を、クロック信号PH4b、PH0間の位相差に対してDN(ダウン)信号を生成し、次のCP(チャージポンプ)回路6へ信号を送る。
【0005】
CP6は、所定の電流量を設定し、PD5からのUP/DN信号に基づいて、次段のLPF(ループフィルタ)7に対して、電流の充放電動作を行なう。その時、充電する電流量と放電する電流量は同じになるように設定している。
クロック信号PH0とPH4bの位相差が180°よりも小さければ、UP信号の幅が短く、DN信号の幅が長くなり、180°よりも大きければ、UP信号の幅が長く、DN信号の幅が短くなる。
【0006】
次に、LPF7で平滑化した電圧によって、差動バッファ1a、1b、1c、1d、1eの遅延制御を行い、これによりクロック信号PH0とPH4bの位相を制御している。
よって、差動バッファ1a、1b、1c、1d、1eの遅延量を、負帰還を掛けて制御することで、下記式(1)となるように位相調整を行なうので、ロックした時にUP信号とDN信号の幅が同じとなり、クロック信号PH0とPH4bの位相差が180°となる。1段あたりのバッファの遅延量は、1周期に対して、1/8位相となり、クロック信号PH0からPH7は、等間隔の位相差をもつ8つのクロック信号となる。
UP信号パルス幅×充電電流=DN信号パルス幅×放電電流 (1)
【0007】
図6は、図5のDDL回路構成内のCP回路6の構成を示す回路図である。CP回路6は1つの充電手段8及び1つの放電手段9から構成されている。
図7は、図5の従来のDDL回路1のタイミングチャートである。図7では、8つのクロック信号、図5の5段目の差動バッファ1eを介してシングルエンド信号に変換したPH4b、クロック信号PH0とPH4bの位相差UP信号及びDN信号を示している。図8はオーバサンプリング回路2を示す概略図である。多相クロック信号のサンプリングデータを示している。
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、上記動作は、CP回路の充放電電流が同じ量の時に成り立ち、充電電流と放電電流の量にずれが生じた時は、ロック時のUP/DN信号幅にずれが生じる。プロセスや温度、電源電圧等が変動した時に、充放電の電流量にずれが生じ易くなるが、その時にPH0とPH4bの位相差が180°でなくなる。
また、高速シリアル通信では、回路動作の高速化のために微細プロセスを使用する事が多くなっている。そのために、トランジスタサイズの縮小が要因となって、電源電圧仕様が低下し、カレントミラー回路で生成する電流量の絶対値にずれが生じる傾向にある。
例えば、充電電流が放電電流より大きくなった場合は、図7のようにUP信号のパルス幅がDN信号のパルス幅よりも小さくなったところでロックする。すると、8つの位相は図7のようになり、PH7とPH0で位相差が等間隔でなくなる。電流量の絶対値にずれが大きい場合は、位相差が逆転することもある。
【0009】
位相差にずれが生じると、オーバサンプリング回路2(図4)でサンプリング処理するデータにDutyずれが生じる。例えば、最小の1UIのデータを処理する場合は、理想的な位相差を持った多相クロック信号で処理すると、図7のように8ビットが単位のデータとなるが、それが位相ずれを生じた場合、7ビットや9ビットになる。
すると、次段のCDR回路で位相差を補正する場合に誤動作が生じる。シリアルデータでのエラーレート(BER)は下記式(2)が一般的であるので、大量のデータ伝送に対して正常動作を保証する必要がある。しかし、DLL回路内部で位相誤差を持つ場合、受信データにジッターを含んだことと同じ状態となり、エラーレートが悪化する懸念が生じる。
BER=10-12 (2)
【0010】
そこで、本発明の目的は、上述した実情を考慮して、第1のクロック信号出力をLPFで平滑化した値と、第1のクロック信号を遅延した第2のクロック信号の位相比較を行い、位相比較器の出力結果であるUP/DN信号のエッジを1/2に分周したクロック信号の出力をLPFで平滑化した値を、オペアンプを用いた負帰還制御で調整するDLL回路を提供することにある。
【課題を解決するための手段】
【0011】
上記の課題を解決するために、請求項1に記載の発明は、基準となるDuty50%の差動クロック信号を入力し、複数段の差動バッファを用い、前記差動クロック信号を順に遅延させて、それぞれのタップから位相差の異なる多相クロック信号を生成する多相クロック信号生成手段と、初段の差動バッファを介してシングルエンド信号に変換した第1のクロック信号と最終段の差動バッファを介してシングルエンド信号に変換した第2のクロック信号の位相を比較する位相比較手段と、前記第1のクロック信号と前記第2のクロック信号の比較結果に基づいて、所定の電流を充電もしくは放電する充電/放電手段と、充/放電の出力結果を平滑化し、所望の電圧を生成するLPFと、このLPFの出力電圧によって、前記差動バッファの遅延量を調整するDLL回路において、前記第1のクロック信号を前記LPFで平滑化した第1の電圧値と、前記位相比較した出力信号のエッジを検出しかつその検出結果を論理和出力した信号を1/2に分周した信号を前記LPFで平滑化した第2の電圧値とをオペアンプに入力し、このオペアンプの出力電圧で、前記第1と第2の平滑化した電圧が同じになるように、前記充/放電電流を調整するDLL回路を特徴とする。
【0012】
また、請求項2に記載の発明は、前記基準クロック信号を1/2に分周した信号を、前記初段の差動バッファの入力とする請求項1記載のDLL回路を特徴とする。
また、請求項3に記載の発明は、前記電流の充/放電手段は、第1及び第2の充電手段と第1及び第2の放電手段を含み、前記第1及び第2の充電手段と前記第1の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第2の放電手段は前記オペアンプの出力電位を用いて制御する請求項1又は2記載のDLL回路を特徴とする。
また、請求項4に記載の発明は、前記電流の充/放電手段は、第1及び第2の充電手段と第1及び第2の放電手段を含み、前記第1の充電手段と前記第1及び第2の放電手段はそれぞれ所定のバイアス電圧を用いて制御し、前記第2の充電手段は前記オペアンプの出力電位を用いて制御する請求項1又は2記載のDLL回路を特徴とする。
【発明の効果】
【0013】
本発明によれば、Duty50%の第1のクロック信号出力をLPFで平滑化した値と、第1のクロック信号を遅延した第2のクロック信号の位相比較を行い、位相比較器の出力結果であるUP/DN信号のエッジを1/2に分周したクロック信号の出力をLPFで平滑化した値を、オペアンプを用いた負帰還制御で調整することで、プロセスや温度、電圧等の外部変動が生じた時でも、安定してUP/DN信号の幅を合わせ込むことができる。
【発明を実施するための最良の形態】
【0014】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。図1は本発明によるDLL回路10の実施の形態の構成を示す回路図である。図1では、従来例で説明したと同様に、図示してないPLL等から、Duty50%である基準となる差動のクロック信号をDLL回路10へ入力する。
差動クロック信号を複数段の差動バッファで遅延させ、それぞれのタップの出力から、多相クロック信号を生成している。図1に示す回路構成では、5段の差動バッファ10a、10b、10c、10d、10eが並んでおり、それぞれの出力を反転することで位相の異なる8つのクロック信号を生成する。
【0015】
1段目の差動バッファ10aを介してシングルエンド信号に変換したクロック信号PH0と5段目の差動バッファ10eを介してシングルエンド信号に変換したPH4bをPD15に入力し、その位相差が180°となるように調整する。
PD15はPH0とPH4bの立ち上がりエッジを観測し、PH0、PH4b間の位相差に対してUP信号を、PH4b、PH0間の位相差に対してDN信号を生成し、CP回路16へ信号を送る。
【0016】
図2は、本発明によるCP回路16の構成を示す回路図である。図3は図1の本発明によるDDL回路10のタイミングチャートである。CP回路16は、図2に示すように、2つの充電手段23、24と2つの放電手段25、26を有している。
【0017】
図3では、8つのクロック信号、図1の5段目の差動バッファ10eを介してシングルエンド信号に変換したPH4b、クロック信号PH0とPH4bの位相差UP信号及びDN信号、UP信号エッジ検出信号、DN信号エッジ検出信号、エッジOR(論理和)信号、エッジOR(論理和)信号の1/2分周信号等を示している。
2つの充電手段23、24と、1つの放電手段25は、従来通り、所定の制御電圧をバイアス電圧とする。所定の制御電圧は、例えば、鏡に映されたように、入力した電流と同じ向きの電流を出力するカレントミラー回路を介して生成する。もう1つの放電手段26は別の制御電圧によって制御する。
【0018】
図1及び図2を参照して、その制御電圧を説明すると、基準となるクロック信号PH0はDuty50%であり、それをLPF20で平滑化した電圧を基準電圧とする。次に、位相比較器15からの出力であるUP/DN信号の立ち上がりエッジを検出するエッジ検出手段18を設け、検出した結果をOR(論理輪)出力したものを1/2分周回路19で1/2に分周する。
1/2に分周した信号をLPF21で平滑化した比較用電圧を生成し、オペアンプ22を用いて前記基準電圧と比較動作を行なう。オペアンプ22の出力電圧をDLL回路10の遅延制御とし、負帰還処理を掛けることで、基準電圧と、前記比較用電圧が同じとなるように動作する。
【0019】
前述した電流の充/放電手段は、第1と第2の充電手段23、24と第1と第2の放電手段25、26を設け、第1と第2の充電手段23、24と第1の放電手段25はそれぞれ所定のバイアス電圧を用いて制御し、第2の放電手段26はオペアンプ22の出力電位を用いて制御する。
このように、オペアンプ22を用いた負帰還制御で調整することによって、プロセスや温度、電圧等の外部変動が生じた時でも、安定してUP/DN信号の幅を合わせ込むことができ、また、プロセスや温度、電圧等の外部変動が生じた時に発生する充放電電流のオフセットを、自動補正することができる。
【0020】
2つの充電手段23、24の充電電流の和(IP1+IP2)が2つの放電手段25、26の放電電流の和(IN1+IN2)よりも大きい場合、UP信号よりDN信号のパルス幅が長くなり、比較用電圧は基準電圧よりも低くなる。
その時に、オペアンプ22から出力されるCP制御電圧を上げることで、CP回路16の放電手段26の放電電流(IN2)が大きくなり、比較電圧が基準電圧と同じになるように調整する。
例えば、充電電流IP1とIP2が10μAで放電電流IN1が9μAの場合、放電電流IN2を11μAに制御することで、充放電電流のバランスが取れ、UP/DN信号のエッジ検出信号を1/2に分周した信号がDuty50%となり、比較用電圧と基準電圧が等しくなる。
【0021】
充電電流の和(IP1+IP2)が放電電流の和(IN1+IN2)よりも小さい場合、UP信号よりDN信号のパルス幅が短くなり、比較用電圧は基準電圧よりも高くなる。
その時に、オペアンプ22から出力されるCP制御電圧を下げることで、CP回路16の放電手段26の放電電流(IN2)が小さくなり、比較電圧が基準電圧と同じになるように調整する。
例えば、充電電流IP1とIP2が9μAで放電電流IN1が10μAの場合、放電電流IN2を8μAに制御することで、充放電電流のバランスが取れ、UP/DN信号のエッジ検出信号を1/2に分周した信号がDuty50%となり、比較用電圧と基準電圧が等しくなる。
【0022】
上述した実施の形態は、1つの放電手段をDuty調整用として使用していたが、別の実施の形態では、1つの充電手段をDuty調整用とすることも可能である。
この場合に、1つの充電手段と、2つの放電手段は、従来通り、所定の制御電圧をバイアス電圧とする。所定の制御電圧はカレントミラー回路を介して生成する。もう1つの充電手段はオペアンプの出力電圧によって制御する。
また、さらに別の実施の形態として、基準の差動クロック信号に対して、1/2に分周してからDLL回路へ入力する入力手段がある。すると、基準クロック信号のDutyがずれていても、DLL回路の入力クロック信号に対して、Duty50%が保証できるのと、周波数を半分に落とすことで、DLL回路全体の動作マージンが向上するメリットがある。
【0023】
このように、基準となる差動クロック信号がDuty50%で無い場合に、1/2に分周することで、Dutyを50%に保つことができ、かつ、周波数を落とすことで、DLL回路全体の動作マージンを増やすことができる。
【図面の簡単な説明】
【0024】
【図1】本発明によるDLL回路の実施の形態の構成を示す回路図である。
【図2】本発明によるCP回路の構成を示す回路図である。
【図3】図1の本発明によるDDL回路のタイミングチャートである。
【図4】データを抽出するためのデータ抽出手段としての高速シリアル受信システムの構成例を示す回路図である。
【図5】従来技術のDLL回路の構成を示す回路図である。
【図6】図5のDLL回路構成のCP回路の構成を示す回路図である。
【図7】図5の従来のDLL回路のタイミングチャートである。
【図8】オーバサンプリング処理を示す概略図である。
【符号の説明】
【0025】
10 DLL回路、10a 多相クロック信号生成手段(初段の差動バッファ)、10b 多相クロック信号生成手段(差動バッファ)、10c 多相クロック信号生成手段(差動バッファ)、10d 多相クロック信号生成手段(差動バッファ)、10e 多相クロック信号生成手段(最終段の差動バッファ)、15 PD(位相比較器)、16 CP(チャージポンプ)回路、17 LPF(ループフィルタ)、18 エッジ検出手段、19 1/2分周回路、20、21 LPF(ループフィルタ)、22 オペアンプ、23、24 充電手段、25、26 放電手段、PH0 第1のクロック信号、PH4b 第2のクロック信号、IP1 充電手段23の充電電流、IP2 充電手段24の充電電流、IN1 放電手段25の放電電流、IN2 放電手段26の放電電流
【出願人】 【識別番号】000006747
【氏名又は名称】株式会社リコー
【出願日】 平成18年7月14日(2006.7.14)
【代理人】
【公開番号】 特開2008−22480(P2008−22480A)
【公開日】 平成20年1月31日(2008.1.31)
【出願番号】 特願2006−194709(P2006−194709)