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【発明の名称】 クロック生成回路
【発明者】 【氏名】瀬尾 隆造

【要約】 【課題】

【構成】
【特許請求の範囲】
【請求項1】
外部から入力されてきた外部クロック信号を遅延することにより該外部クロック信号に同期した同期クロック信号を生成するディレイロックループ回路と、
前記ディレイロックループ回路のデューティ比劣化テスト用にパルス幅を変化させたテスト信号を生成するテスト信号生成回路と、
外部から入力されてきた外部クロック信号および前記テスト信号生成回路で生成されたテスト信号のうちの一方の信号を選択して前記ディレイロックループ回路に入力する選択回路とを備えたことを特徴とするクロック生成回路。
【請求項2】
前記テスト信号生成回路は、前記テスト信号のパルス幅を、制御信号に基づいて調整する回路であることを特徴とする請求項1記載のクロック生成回路。
【請求項3】
前記テスト信号生成回路は、
互いに周波数が等しく、かつ互いに位相が異なる複数のソースクロック信号を生成するソースクロック生成回路と、
前記ソースクロック生成回路から出力される複数のソースクロック信号のうちの、前記制御信号に応じて選択された2個のソースクロック信号の排他的論理和の信号を前記テスト信号として出力するソースクロック選択回路とを備えたものであることを特徴とする請求項2記載のクロック生成回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、外部から入力されてきた外部クロック信号に同期した同期クロック信号を生成するクロック生成回路に関する。
【背景技術】
【0002】
従来、高速なデータ転送レートを実現するDDR(ダブル・データ・レート)方式のSDRAMがある。DDRSDRAMでは、外部クロック信号の位相と入出力されるデータ信号の位相を一致させるため、外部クロック信号に同期した同期クロック信号を生成するディレイロックループ(DLL)回路を搭載して、同期クロック信号によりデータ信号の出力タイミングを制御している(例えば、特許文献1参照。)。DLL回路は、入力された外部クロック信号を遅延させ、この遅延量を制御することで外部クロック信号に対し所望の位相関係を維持して同期する同期クロック信号を生成している。
【特許文献1】特開2002−42469号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
DLL回路では、外部クロック信号のデューティ比(1周期に対するハイレベル期間の比率)が、生成された同期クロック信号でも維持されることが重要であり、同期クロック信号でのデューティ比の変化量は、生成される同期クロック信号の周波数、および、立上がりエッジの遅延量と立下がりエッジの遅延量のずれにより決定される。ここで、立上がりエッジの遅延量と立下がりエッジの遅延量のずれは製造プロセスのばらつき等により生じる。このため、DLL回路を搭載したDDRSDRAM等のLSI製品においては、このデューティ比がどれだけ劣化するかを判別することにより、DLL回路を搭載したLSIが、その内部回路動作に要求されるデューティ比に対応できるか否かを判別する必要がある。
【0004】
図4は、従来技術における、DLL回路のテストを説明するブロック図である。
【0005】
LSI500において、DLL回路510は、I/Oバッファ512およびバッファ513を通じて外部から入力されたクロック信号に対し、遅延したクロック信号を生成してユーザロジック511に供給している。
【0006】
従来は、図4に示すように、LSI500の外部からデューティ比を変化させたクロックを入力して、DLL回路510のテストを行っていた。例えば、LSI500のサンプルに2nSのパルスを入力して、そのパルスがDLL回路510を通過してくれば、DLL回路510のデューティ比劣化は2nS以下であり、通過後にパルスが消滅していた場合は、デューティ比劣化が2nS以上であるとみなし、そのサンプルは出荷しないようにしていた。
【0007】
近年、LSIの動作速度の向上に伴い、デューティ比の劣化に対する要求は強まっている。このような場合、例えば0.5nSのパルスでテストを行う必要があるが、このようなパルスを外部より入力してテストを行うことは困難である。なぜならば、外部よりクロックを入力した場合、DLL回路に到達するまでの、I/Oや他のバッファによるデューティ比変化の影響が大きくなるため、DLL回路単体のデューティ比劣化を正確にテストすることが不可能だからである。
【0008】
本発明は、上記事情に鑑み、要求されるデューティ比の同期クロック信号を生成できるか否かが正確に判別可能なクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成する本発明のクロック生成回路は、外部から入力されてきた外部クロック信号を遅延することによりこの外部クロック信号に同期した同期クロック信号を生成するディレイロックループ回路と、
上記ディレイロックループ回路のデューティ比劣化テスト用にパルス幅を変化させたテスト信号を生成するテスト信号生成回路と、
外部から入力されてきた外部クロック信号および上記テスト信号生成回路で生成されたテスト信号のうちの一方の信号を選択して上記ディレイロックループ回路に入力する選択回路とを備えたことを特徴とする。
【0010】
本発明のクロック生成回路は、内蔵されたテスト信号生成回路でテスト信号を生成して、ディレイロックループ(DLL)回路に入力するため、入力されるテスト信号のデューティ比がI/Oパッドやバッファ回路等からの影響を受けない。このため、高い周波数に対応した短いパルス幅の信号を入力できるので、DLL回路が、要求されるデューティ比の同期クロック信号を生成できるか否かを正確に判別できる。
【0011】
ここで、上記本発明のクロック生成回路において、上記テスト信号生成回路は、上記テスト信号のパルス幅を、制御信号に基づいて調整する回路であることが好ましい。
【0012】
テスト信号のパルス幅を調整することにより、DLL回路が、要求されるデューティ比の同期クロック信号を生成できるか否かをより正確に判別できる。
【0013】
また、上記本発明のクロック生成回路において、上記テスト信号生成回路は、
互いに周波数が等しく、かつ互いに位相が異なる複数のソースクロック信号を生成するソースクロック生成回路と、
上記ソースクロック生成回路から出力される複数のソースクロック信号のうちの、上記制御信号に応じて選択された2個のソースクロック信号の排他的論理和の信号を上記テスト信号として出力するソースクロック選択回路とを備えたものであることが好ましい。
【0014】
位相が異なる2個のソースクロック信号の排他的論理和により、位相差に応じたパルス幅のテスト信号を出力することができる。このため簡易な方法で、要求されるデューティ比の同期クロック信号を生成できるか否かを正確に判別できる。
【発明の効果】
【0015】
以上説明したように、本発明によれば、要求されるデューティ比の同期クロック信号を生成できるか否かが正確に判別可能なクロック生成回路が実現する。
【発明を実施するための最良の形態】
【0016】
以下図面を参照して本発明のクロック生成回路の実施の形態を説明する。
【0017】
図1は、本発明のクロック生成回路をDDRSDRAMに適用した場合の第1実施形態を示すブロック図である。
【0018】
図1に示すように、DDRSDRAM10には、DDRSDRAM機能回路200と、DDRSDRAM機能回路200に同期クロック信号Sclkを供給するクロック生成回路100とが備えられている。これらの回路は、単一の半導体基板10a上に形成されている。
【0019】
DDRSDRAM機能回路200は、同期クロック信号Sclkの立上がりエッジおよび立下がりエッジにより、データSdataの書き込みや読出しを行う回路であり、DDRSDRAM10の主たる機能を果たしている。
【0020】
クロック生成回路100は、DDRSDRAM機能回路200から入出力されるデータの書き込み読出しを行うために用いるクロック信号を、外部クロック信号に対し所望の位相関係を維持して同期させる回路である。クロック生成回路100には、ディレイロックループ回路110(以下、DLL回路110と略記する。)と、テスト信号生成回路120と、選択回路130が備えられている。なお、DDRSDRAM10には、I/Oパッド11およびバッファ回路12、13も備えられ、外部クロック信号Sextclkは、I/Oパッド11およびバッファ回路12、13を経由してクロック生成回路100に入力される。
【0021】
テスト信号生成回路120は、DLL回路110のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Stestを生成する。
【0022】
選択回路130は、外部から入力されてきた外部クロック信号Sextclkおよびテスト信号生成回路120で生成されたテスト信号Stestのうちの一方の信号を選択し、クロック信号SinclkとしてDLL回路110に入力する。信号の選択は、外部から供給されるDLLテストモード信号Stmodeのレベルに応じて行われる。例えば、テスト動作時はDLLテストモード信号StmodeをHレベルとして、テスト信号Stestが選択されてDLL回路110に入力され、通常動作の時はDLLテストモード信号StmodeをLレベルとして、外部クロック信号Sextclkが選択される。このようにして、外部から供給されるテストモード信号により、クロック生成回路100の動作状態を制御することができる。
【0023】
DLL回路110は、選択回路130により選択されたクロック信号Sinclkを遅延することにより、クロック信号Sinclkに同期した同期クロック信号Sclkを生成する。
【0024】
ここで、クロック生成回路100の動作の概要を説明する。まずDDRSDRAM10が電子機器等に組み込まれて通常の動作を行う場合、DLLテストモード信号StmodeとしてLレベルの信号が供給され、選択回路130は、外部クロック信号Sextclkを選択しクロック信号SinclkとしてDLL回路110に入力する。これによりDLL回路110は、外部クロック信号Sextclkを遅延して同期クロック信号Sclkを生成する。例えば、DDRSDRAM機能回路200において、同期クロック信号Sclkの立上がりエッジで、データSdataを取り込む場合、クロック生成回路100では、外部クロック信号Sextclkの立上がりから同期クロック信号Sclkの立上がりまでの時間が、データを取り込むことのできる一定の時間となるように、外部クロック信号Sextclkを遅延して同期クロック信号Sclkを生成する。
【0025】
ここで、通常の動作において、DLL回路110における立上がりエッジの遅延量と立下がりエッジの遅延量が一致しないと、供給される外部クロック信号Sextclkのデューティ比(1周期に対するハイレベル期間の比率)が仮に50%であっても、生成される同期クロック信号Sclkのデューティ比は50%とならない。同期クロック信号Sclkのデューティ比は、上記遅延量のずれと、外部クロック信号Sextclkの周期との相対的な関係により定まる。製品で使用する外部クロック信号Sextclkの周波数が高くなると、生成される同期クロック信号Sclkに要求されるデューティ比は厳しくなり、機能回路では誤動作を起こす可能性がある。ここで、DLL回路110における立上がりエッジの遅延量と立下がりエッジの遅延量とのずれは製造プロセスのばらつき等に依存する。このため、通常、電子機器等に組み込まれる前のいずれかの段階で、DLL回路110の立上がりエッジ遅延量と立下がりエッジ遅延量が、要求されるデューティ比の同期クロック信号に対応できるか否かを判別するためのテストが行われる。
【0026】
次に、DLL回路110の立上がりエッジ遅延量と立下がりエッジ遅延量とのずれがテストされる場合には、DLLテストモード信号StmodeとしてHレベルの信号が供給され、選択回路130は、テスト信号生成回路120が生成するテスト信号Stestを選択しクロック信号SinclkとしてDLL回路110に入力する。
【0027】
ここで、テスト信号生成回路120には、ソースクロック生成回路としてのPLL回路121と、ソースクロック選択回路122と、排他的論理和回路123が備えられている。PLL回路121は、図示しない電圧制御発振器(VCO)や位相比較器、ループフィルタ等を有し、基準周波数信号とVCOの発振信号または発振信号を分周した信号と位相が同期したソースクロック信号を出力する。この基準周波数信号は、PLL回路121に発振器を内蔵してこの発振器に生成させることができるが、クロック生成回路100の外部から供給することとしてもよい。本実施形態のPLL回路121はマルチタップのPLLであり、PLL回路121では、互いに周波数が等しく、かつ互いに位相が異なる8種類のソースクロック信号が生成される。8種類のソースクロック信号は、それぞれ、1/8周期すなわち45度ずつ位相がシフトしたものとなっている。すなわち8種類のソースクロック信号は、基準となるソースクロック信号S0d、ソースクロック信号S0dより位相が45度遅れたソースクロック信号S45d、位相がさらに45度遅れたソースクロック信号S90d、そして、さらに位相が45度ずつの遅れで続くソースクロック信号S135d、ソースクロック信号S180d、ソースクロック信号S225d、ソースクロック信号S270d、およびソースクロック信号S315dからなる。例えば、周波数がそれぞれ250MHzのソースクロック信号S0d、S45d、S90d、S135d、S180d、S225d、S270d、S315dが生成される場合、これらのソースクロック信号はそれぞれ順に0.5nSずつ遅れた信号となる。
【0028】
ソースクロック選択回路122は、制御信号Sctrlに基づいて8種類のソースクロック信号から2個のソースクロック信号を選択する。また、排他的論理和回路123は、ソースクロック選択回路122により選択された2個のソースクロック信号の排他的論理和の信号をテスト信号Stestとして出力する。ここで、8種類のソースクロック信号S0d、S45d、S90d、S135d、S180d、S225d、S270d、S315dは、位相が45度ずつシフトしたものなので、これらソースクロック信号のうち、制御信号Sctrlに応じて選択されたソースクロック信号の組合せによって排他的論理和の信号のパルス幅が変化する。つまり、テスト信号StestのHレベル期間とLレベル期間とのデューティ比を、制御信号Sctrlに基づいて調整することが可能となっている。例えば、周波数がそれぞれ250MHzであるソースクロック信号S0d〜S315dのうちの、ソースクロック信号S0dおよびソースクロック信号S45dが選択されると、ソースクロック信号S0d、S45dの位相差により0.5nSのパルス幅のテスト信号Stestが生成される。また別の例として、ソースクロック信号S0dおよびソースクロック信号S90dが選択されると、これらの選択されたソースクロック信号S0d、S90dの位相差である1.0nSのパルス幅のテスト信号Stestが生成される。このようにして、ソースクロック信号のパルス幅よりも短いパルス幅のテスト信号Stestを生成することができる。このように、位相が異なる2個のソースクロック信号の排他的論理和をとることにより、簡易な方法で、短いパルス幅のテスト信号Stestを生成することができる。ここで、ソースクロック選択回路122および排他的論理和回路123の組合せは、本発明のクロック生成回路が備えるソースクロック選択回路の一実施形態に相当する。
【0029】
次に、クロック生成回路100のテスト時での動作を説明する。
【0030】
図2は、クロック生成回路100のテスト時での動作の一例を示すタイミングチャートである。
【0031】
ここで、DLL回路に要求されるデューティ比の劣化は、立上がりエッジと立下がりエッジ差が0.5nSまでとする。図2に示す動作の例では、PLL回路121が、周波数がそれぞれ250MHzのソースクロック信号S0d、S45d、S90d、S135d、S180d、S225d、S270d、S315dを生成する。周波数が250MHzの場合、周期は4nSである。ここで、ソースクロック信号S0d〜S315dはそれぞれ順に、周期4nSの1/8である0.5nSずつ遅れた信号となっている。図2に示す例では、制御信号Sctrlがソースクロック信号S0dおよびソースクロック信号S45dを選択する値(S0d、S45d)となっているので、ソースクロック選択回路122は、ソースクロック信号S0dおよびソースクロック信号S45dを選択し、それぞれ信号Sa、Sbとして出力する。排他的論理和回路123は、信号Sa、Sbの排他的論理和の信号を出力するので、ソースクロック選択回路122により選択されたソースクロック信号S0d、S45dの排他的論理和の信号がテスト信号Stestとして出力される。
【0032】
テスト時においては、外部から供給されるDLLテストモード信号DtmodeがHレベルに設定されているため、選択回路130からは、上述のテスト信号Stestがクロック信号Sinclkとして出力される。ここで、ソースクロック選択回路122により選択されたソースクロック信号S0d、S45dは互いに0.5nS相当の位相差を有しているため、クロック信号Sinclkすなわちテスト信号Stestの”H”パルス幅は0.5nSとなり、この信号がDLL回路110に入力される。
【0033】
ここで、DLL回路110においては、入力されたクロック信号Sinclkが遅延素子により遅延することで、立上がりエッジの遅延量と立下がりエッジの遅延量にずれが生じているものとする。図2に示す例では、立上がりエッジの遅延量が立下がりエッジの遅延量に比べて0.25nS長い場合のDLL回路110が出力する同期クロック信号Sclkの波形が示されている。この例では、立上がりエッジの遅延量と立下がりエッジの遅延量との差が0.25nSであるため、パルス幅が0.5nSのクロック信号がDLL回路110に入力されてもパルスはつぶれない。これはすなわち、DLL回路110が、要求された許容範囲のデューティ比の同期クロック信号を生成することができることを意味している。
【0034】
この一方、図2には、SclkNGとして、DLL回路110で生じる立上がりエッジの遅延量が立下りエッジの遅延量に比べて0.5nS以上に長い場合の同期クロック信号の波形も示されている。このような場合では、パルス幅が0.5nSのクロック信号は、DLL回路110を通過できず、パルスが出力されない。これは、DLL回路110が、許容される範囲のデューティ比を有する同期クロック信号は生成することができないことを意味している。
【0035】
このようにして、0.5nSのパルス幅のテスト信号Stestを生成し、DLL回路110に供給した状態で、DLL回路110により生成された同期クロック信号Sclkにパルスが検出されるか否かを判別することにより、DLL回路110の立上がりエッジの遅延量と立下がりエッジの遅延量との差が0.5nS以上であるか否か、すなわち許容範囲(この場合は0.5nSのずれ)のデューティ比を有する同期クロック信号を生成することができるか否かを正確に判別することができる。
【0036】
このように、クロック生成回路100では、テスト信号Stestが、内蔵されたテスト信号生成回路120により生成されてDLL回路110に入力されるため、テスト信号をICテスタ等により供給する場合と異なり、テスト信号の立上がりと立下がりのタイミングが、I/Oパッド11やバッファ回路12、13等の影響を受けず、また、ICテスタの信号出力回路やプローブの影響も受けることがない。このため、DLL回路110に正確に調整された短いパルス幅のテスト信号Stestを入力できるので、DLL回路110が、要求されるデューティ比の同期クロック信号Sclkを生成できるか否かをより正確に判別できる。
【0037】
また、テスト信号Stestのパルス幅は、制御信号Sctrlに基づいて調整できるため、DLL回路110が要求されるデューティ比の同期クロック信号を生成できるか否かをより正確に判別できる。
【0038】
上述の第1実施形態では、PLL回路121により位相が異なる複数のソースクロック信号を生成し、ソースクロック選択回路122により2個のソースクロック信号を選択し、そして、2個のソースクロック信号の排他的論理和の信号をテスト信号Stestとして出力するものとして説明した。続いて、テスト信号Stestを第1実施形態とは別の構成により生成する本発明の第2実施形態について説明する。
【0039】
図3は、本発明の第2実施形態のクロック生成回路を示すブロック図である。図3に示す本発明の第2実施形態のクロック生成回路300は、第1実施形態のクロック生成回路100に比べて、複数のソースクロック信号を出力するPLL回路121、ソースクロック選択回路122および排他的論理和回路123の代わりに、テスト信号生成回路320として、1種類のソースクロック信号を出力するPLL回路321および分周回路322を備えている点が異なる。
【0040】
ここで、クロック生成回路300が備えるPLL回路321は、出力するソースクロック信号として、クロック生成回路300の仕様上の最小周波数のクロック信号を出力する。例えば、4GHzのソースクロック信号を生成する。
【0041】
分周回路322は、PLL回路321から出力されたソースクロック信号を、1分周、2分周あるいは3分周等というように制御信号Sctrlに応じた分周比で分周するものである。例えば、2分周を意味する制御信号Sctrlが入力されている場合、PLL回路321から出力されたT=0.25nSのソースクロック信号を2分周してT=0.5nSの信号とする。この場合、ソースクロック信号のパルス幅は、0.25nSとなっている。テスト信号生成回路320では、分周比を変えることにより、テスト信号のパルス幅を制御信号Sctrlに基づいて調整することができる。
【0042】
第2実施形態のクロック生成回路300における他の構成は、第1実施形態のクロック生成回路100と同様であるので、説明を省略する。また、クロック生成回路300が適用されるDDRSDRAMも第1実施形態と同様であるので図示を省略する。
【0043】
第2実施形態のクロック生成回路300によれば、テスト信号Stestが、内蔵されたテスト信号生成回路320により生成されてDLL回路110に入力されるため、DLL回路110に短い正確なパルス幅のテスト信号Stestを入力できる。このためDLL回路110が、要求されるデューティ比の同期クロック信号Sclkを生成できるか否かをより正確に判別できる。
【0044】
以上、実施形態について説明したが、本発明はこれらに限るものではない。例えば、第1実施形態のクロック生成回路100としてDDRSDRAMに適用された場合を説明したが、本発明はこれに限るものではなく、DLL回路が適用される他の回路に適用されるものであってよい。例えば、DDRSDRAMに接続するDDRSDRAMインターフェース等に適用されるものであってもよい。
【0045】
また、第1実施形態のクロック生成回路100および第2実施形態のクロック生成回路300ではテスト信号のパルス幅が、制御信号に基づいて調整されるものとして説明したが本発明はこれに限るものではなく、例えば、テスト信号のパルス幅は、判別に必要な所定のパルス幅に固定されたものであってもよい。
【図面の簡単な説明】
【0046】
【図1】本発明のクロック生成回路をDDRSDRAMに適用した場合の第1実施形態を示すブロック図である。
【図2】クロック生成回路100のテスト時の動作の一例を示すタイミングチャートである。
【図3】本発明の第2実施形態のクロック生成回路を示すブロック図である。
【図4】従来技術における、DLL回路のテストを説明するブロック図である。
【符号の説明】
【0047】
10 DDRSDRAM
10a 半導体基板
11 I/Oパッド
12 バッファ回路
100 クロック生成回路
110 DLL回路
120 テスト信号生成回路
121 PLL回路
122 ソースクロック選択回路
123 排他的論理和回路
130 選択回路
200 DDRSDRAM機能回路
300 クロック生成回路
321 PLL回路
322 分周回路
S0d、S45d、S90d、S135d、S180d、
S225d、S270d、S315d ソースクロック信号
Sclk 同期クロック信号
Sctrl 制御信号
Sdata データ信号
Sextclk 外部クロック信号
Sinclk クロック信号
Stest テスト信号
【出願人】 【識別番号】501285133
【氏名又は名称】川崎マイクロエレクトロニクス株式会社
【出願日】 平成18年7月14日(2006.7.14)
【代理人】 【識別番号】100079175
【弁理士】
【氏名又は名称】小杉 佳男

【識別番号】100094330
【弁理士】
【氏名又は名称】山田 正紀


【公開番号】 特開2008−22466(P2008−22466A)
【公開日】 平成20年1月31日(2008.1.31)
【出願番号】 特願2006−194451(P2006−194451)