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【発明の名称】 PLLシステムおよび送受信装置
【発明者】 【氏名】生田 功

【氏名】杉山 由一

【氏名】五十嵐 豊

【要約】 【課題】温度によるVCOの周波数変化に対してPLL初期動作時のロック周波数を維持することが可能なPLLシステム、およびこれを集積回路チップ上に形成した送受信装置を提供する。

【構成】プリチャージ電圧を印加させるPLLシステムにおいて、プリチャージ回路1は、検出温度に応じてループフィルタ2に印加するプリチャージ電圧を制御する。すなわち、プリチャージ回路1に温度センサの機能を持たせて、出力電圧を温度によって可変させることにより、PLL初期動作時の温度に応じてプリチャージ出力電圧値を変える。これにより、VCO4が有する温度による発振周波数変化に対するPLL初期動作時のロック周波数維持を可能とする。
【特許請求の範囲】
【請求項1】
プリチャージ電圧を印加させるPLLシステムであって、
参照信号を出力する参照信号手段と、前記参照信号を分周する第1の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第2の分周手段と、前記第1と第2の分周手段で分周された2つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を制御することを特徴とするPLLシステム。
【請求項2】
プリチャージ電圧を印加させるPLLシステムであって、
参照信号を出力する参照信号手段と、前記参照信号を分周する第1の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第2の分周手段と、前記第1と第2の分周手段で分周された2つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を離散的に制御することを特徴とするPLLシステム。
【請求項3】
プリチャージ電圧を印加させるPLLシステムであって、
参照信号を出力する参照信号手段と、前記参照信号を分周する第1の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第2の分周手段と、前記第1と第2の分周手段で分周された2つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を線形的に制御することを特徴とするPLLシステム。
【請求項4】
請求項1または2に記載のPLLシステムにおいて、
前記プリチャージ手段は、温度依存比較回路と、出力電圧選択回路と、オペアンプ回路とを備え、前記プリチャージ電圧を制御することを特徴とするPLLシステム。
【請求項5】
請求項1または3に記載のPLLシステムにおいて、
前記プリチャージ手段は、電圧比較回路と、オペアンプ回路とを備え、前記プリチャージ電圧を制御することを特徴とするPLLシステム。
【請求項6】
請求項4に記載のPLLシステムにおいて、
前記温度依存比較回路は、複数のコンパレータから構成され、
前記コンパレータ内でリファレンス電圧と比較をすることで、温度に対して前記出力電圧選択回路を制御することを特徴とするPLLシステム。
【請求項7】
請求項6に記載のPLLシステムにおいて、
前記出力電圧選択回路は、抵抗ラダーと、MOSスイッチと、制御部から構成され、
前記制御部により前記MOSスイッチを制御して、前記抵抗ラダーの電圧を前記オペアンプ回路へ出力することを特徴とするPLLシステム。
【請求項8】
プリチャージ電圧を印加させるPLLシステムを集積回路チップ上に形成した送受信装置であって、
前記PLLシステムは、
参照信号を出力する参照信号手段と、前記参照信号を分周する第1の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第2の分周手段と、前記第1と第2の分周手段で分周された2つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を制御することを特徴とする送受信装置。
【請求項9】
プリチャージ電圧を印加させるPLLシステムを集積回路チップ上に形成した送受信装置であって、
前記PLLシステムは、
参照信号を出力する参照信号手段と、前記参照信号を分周する第1の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第2の分周手段と、前記第1と第2の分周手段で分周された2つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を離散的に制御することを特徴とする送受信装置。
【請求項10】
プリチャージ電圧を印加させるPLLシステムを集積回路チップ上に形成した送受信装置であって、
前記PLLシステムは、
参照信号を出力する参照信号手段と、前記参照信号を分周する第1の分周手段と、局部発振信号を出力する局部発振手段と、前記局部発振信号を分周する第2の分周手段と、前記第1と第2の分周手段で分周された2つの分周信号を比較する位相・周波数比較手段と、前記位相・周波数比較手段で比較された比較信号に対して前記局部発振手段を動作する信号に変換する変換手段と、温度検出機能を有するプリチャージ手段とを備え、
前記プリチャージ手段は、検出温度に応じて前記変換手段に印加するプリチャージ電圧を線形的に制御することを特徴とする送受信装置。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、発振回路の技術に関し、特に、VCOの有する温度に対する周波数変化に対し、PLL初期動作時のロック周波数維持を可能とするPLLシステム、およびこれを集積回路チップ上に形成した送受信装置に適用して有効な技術に関する。
【背景技術】
【0002】
例えば、PLLは、欧州GSM/EDGE/W−CDMAのような無線通信における局発信号を供給する回路として広く利用されている。W−CDMAシステムは、欧州GSM/EDGEのような間欠送受信動作ではなく、連続動作が要求される為、送信又は受信時においてその都度ロック周波数を変えることができず、温度が大きく変化した場合においてもPLL初期動作時にロックした発振周波数を維持することが必要となる。温度特性改善技術の一例として、特許文献1が開示されている。この特許文献1には、温度環境に応じたロックアップタイム補正技術は示されているが、温度によるVCOの発振周波数変化で生じるPLL初期動作時の周波数維持を実現する手法が示されていない。
【特許文献1】特開平7−106962号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、従来のPLLシステムは、VCOが温度特性を持っている為、温度変化が大きい場合、温度変化に対するPLL初期動作時にロックした周波数がVCOの制御電圧範囲を超えてしまい、ロックした発振周波数を維持することができなくなる。
【0004】
これに対する改善策として、VCO利得であるKvを高くする方法があるが、Kvが高いことによって、VCOの温度変化が広い場合でも制御電圧に対するVCOの発振周波数変化が大きくなる為、PLL初期動作時にロックした発振周波数がVCOの制御電圧を超えることはない。しかしながら、Kvが高くなる程、VCOにおける同相雑音等が、Kv分だけ増幅される為、VCOにおける位相雑音はKv増加と共に改悪するという問題がある。
【0005】
そこで、本発明の目的は、上記問題を解決し、温度によるVCOの周波数変化に対してPLL初期動作時のロック周波数を維持することが可能なPLLシステム、およびこれを集積回路チップ上に形成した送受信装置を提供することにある。
【0006】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0008】
本発明は、プリチャージ回路に温度センサの機能を持たせて、出力電圧を温度によって可変させることにより、PLL初期動作時の温度に応じてプリチャージ出力電圧値を変えることを特徴とする。
【発明の効果】
【0009】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0010】
本発明によれば、ループフィルタに印加するプリチャージ電圧値をPLL初期動作時の温度に応じて変えることで、VCOが有する温度による周波数変化に対するPLL初期動作時のロック周波数を維持することが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0012】
本発明の実施の形態の概要は、温度によるVCOの周波数変化に対してPLL初期動作時のロック周波数を維持するという目的を、従来のPLLシステムの構成を変えずに実現したものであり、以下において各実施の形態を詳細に説明する。
【0013】
(実施の形態1)
本発明の実施の形態1を、図1〜図11を用いて説明する。
【0014】
図1に本発明の実施の形態1におけるPLLシステムの構成図を示す。PLLシステムは、プリチャージ回路1、ループフィルタ2、チャージポンプ3、VCO4、分周器A5、位相比較器6、TCXO7、分周器B8、制御部9から構成される。プリチャージ回路1は、温度検出機能を有し、検出温度に応じてループフィルタ2に印加するプリチャージ電圧を制御するプリチャージ手段である。ループフィルタ2は、位相比較器6で比較された比較信号に対してVCO4を動作する信号に変換する変換手段である。VCO4は、局部発振信号(発振周波数)を出力する局部発振手段である。分周器A5は、局部発振信号を分周する第2の分周手段である。位相比較器6は、分周器A5と分周器B8で分周された2つの分周信号を比較する位相・周波数比較手段である。TCXO7は、参照信号(リファレンス信号)を出力する参照信号手段である。分周器B8は、参照信号を分周する第1の分周手段である。
【0015】
本実施の形態は、PLL動作を行う前にVCO4のバンド選択動作を行い、その後にPLL動作が行われる。先にPLL動作手順を簡潔に述べ、その後にVCO4の周波数選択動作について詳細を説明する。
【0016】
まず、制御部9によりPLLを構成するプリチャージ回路1〜分周器B8までの全てのブロックをオンさせる。TCXO7より出力されるリファレンス信号Frefは分周器B8においてR分周されて位相比較器6に入力する。一方、VCOの発振周波数Foscは分周器A5においてN分周されて、位相比較器6へ入力する。この時、リファレンス信号FrefがR分周された信号Frと、発振周波数FoscがN分周された信号Fnは位相比較器6において周波数・位相比較を行い、この周波数・位相差分の時間だけチャージポンプ3が動作する。
【0017】
例えば、FnがFrと比較して周波数・位相が早い場合はチャージポンプ電流の引き込みを行い、ループフィルタ2から放電を行い、ループフィルタ2の電位を下げる。これにより印加される電圧が下がる為、VCO4の発振周波数Foscは下がる。また、FnがFrと比較して周波数・位相が遅い場合はチャージポンプ電流の掃き出しを行い、ループフィルタ2へ充電を行い、ループフィルタ2の電位を上げる。これにより印加される電圧が上がる為、VCO4の発振周波数Foscは上がる。このようにして、ループフィルタ2に対して充放電を行い、VCO4への印加電圧を上下させて、発振周波数Foscの調整を行う。最終的にリファレンス信号FrefとVCO4の発振周波数Foscは位相比較器6においてFosc/N=Fref/Rの状態になるまで動作が続く。
【0018】
次に、VCO4の周波数選択動作について説明する。図2にVCOのバンド構成及び選択システムにおいて、VCO4への印加電圧と発振周波数Foscの関係を示す。VCO4は、一定の周波数間隔で複数の周波数バンドを有する。各バンドは、そのバンドに対して1つ上及び1つ下のバンドに対して其々、一定の印加電圧間隔(以降はオーバーラップ電圧と表記する)で発振周波数Foscがオーバーラップ(1つ上と1つ下のバンドで同じ周波数となる)し、VCO4はこのオーバーラップ電圧間でのみ使用されるものとする。また、VCO4は、プリチャージ回路1によりループフィルタ2へ印加されるキャリブレーション電圧以下のオーバーラップ電圧間で使用するものと定義することにする。
【0019】
まず、周波数選択動作は、制御部9によりTCXO7、分周器B8、VCO4、分周器A5のみをオンし、ループフィルタ2、チャージポンプ3、位相比較器6の3つはオンせず、PLL動作自体は行わない。周波数選択動作はPLL動作と途中までは同じであり、TCXO7からのリファレンス信号Frefは分周器A5でR分周されるが、分周されたFrは位相比較器6ではなく制御部9に入力する。一方、VCO4の発振周波数Foscは同様に分周器A5でN分周されるが、分周されたFnはFrと同じく制御部9に入力する。FnとFrは、制御部9において周波数・位相比較を行う。ここでこの比較結果を基に、制御部9は、2分探索法によりVCO4の周波数選択を行い、発振周波数がVCO4の何番目のバンドに存在するかを検索する。
【0020】
一例として、VCO4のバンド数が16(Band1〜Band16)有り、PLL動作による所望の発振周波数が12バンド目と13バンド目の間にある場合について説明する。一般的に、VCO4のバンド数が2n有る場合において逐次比較はn回行われる。
【0021】
まず、制御部9においてVCO4のバンド数を最初に8バンド目に設定する。この時の発振周波数が分周器A5によりN分周されたFn、一方TCXO7のリファレンス信号が分周器B8によりR分周されたFrを制御部9において比較する。所望の発振周波数は13バンド目にある為、FnはFrよりも早い為、所望の発振周波数は8バンド目よりも上にあると判断し、1回目の比較が終了する。次に、制御部9においてVCO4のバンド数を12バンド目に設定する。1回目の逐次比較と同様に、VCO4の発振周波数が分周器A5によりN分周されたFn、一方TCXO7のリファレンス信号は分周器B8によりR分周されたFrを制御部9において比較する。所望の発振周波数は13バンド目にある為、FnはFrよりも早く12バンド目よりも上にあると判断し、2回目の比較が終了する。
【0022】
次に、制御部9においてVCO4のバンド数を14バンド目に設定する。2回目の逐次比較と同様に、VCO4の発振周波数が分周器A5によりN分周されたFn、一方TCXO7のリファレンス信号は分周器B8によりR分周されたFrを制御部9において比較する。所望の発振周波数は13バンド目にある為、FnはFrよりも早く12バンドよりも下にあると判断し、3回目の比較が終了する。次に、制御部9においてVCO4のバンド数を13バンド目に設定する。3回目の逐次比較と同様に、VCO4の発振周波数が分周器A5によりN分周されたFn、一方TCXO7のリファレンス信号は分周器B8によりR分周されたFrを制御部9において比較する。所望の発振周波数は13バンド目にある為、FnはFrよりも遅く13バンド目よりも上にあると判断し、4回目の比較が終了する。
【0023】
これら4回の比較動作により、VCO4の所望の発振周波数がオーバーラップ電圧間における条件で存在するバンドを選択可能となる。ここでは、16バンドの例について説明したが、比較動作にこの信号がこの発振周波数に対して、一般的にはVCO4のバンド数が2nである場合に、n回の比較を行うことになる。
【0024】
プリチャージ回路1によるループフィルタ2に印加するキャリブレーション電圧の動作を以下に説明する。図3にプリチャージ回路1の構成図を示す。プリチャージ回路1は、温度依存比較回路10、出力電圧選択回路11、オペアンプ回路12から構成され、温度依存比較回路10及び出力電圧選択回路11が温度センサとして機能する。以降、各ブロックの動作について説明する。制御部9からの制御電圧により温度依存比較回路10をオンし、温度に依存しない一定のリファレンス電圧(図示しないリファレンス電圧発生回路で生成)を印加する。温度によりHIGH又はLOWを出力する出力電圧A〜出力電圧Dを温度依存比較回路10より出力し、これら出力電圧A〜出力電圧Dの組み合わせにより出力電圧選択回路11で一定電圧を出力する。オペアンプ回路12に入力した一定電圧と同じ電圧を出力電圧としてループフィルタ2に出力する。
【0025】
以降は、これら各回路ブロックの動作について詳細に説明する。図4に温度依存比較回路10の回路構成図を示す。温度依存比較回路10は、PMOS(PMOSトランジスタをPMOSと表記する)13、PMOS14、NPN(NPNトランジスタをNPNと表記する)15、抵抗16〜19、コンパレータ20〜23から構成される。PMOS13、PMOS14に其々制御電圧Aを印加することでPMOS13、PMOS14のゲート電圧が下がってオンとなり其々電流が流れる。PMOS13がオンし、NPN15に流れる電流は、NPN15がカレントミラーを構成していることから、NPN15のベース電圧であるバイアス電圧Bが印加するコンパレータ20〜23の内部回路のトランジスタにも供給され、NPN15と同じ電流が流れる。一方、PMOS14はコンパレータ20〜23の内部の電流源にも同じ電流が流れる。PMOS13はPMOS14と同じサイズとし、PMOS13と同じ電流を流す。この電流により抵抗16、抵抗17、抵抗18、抵抗19において其々電圧降下が生じ、このバイアス電圧Aが其々のコンパレータ20〜23に対して供給される。また、温度依存しない一定のリファレンス電圧をコンパレータ20〜23の内部へ供給する。
【0026】
図5にコンパレータ20(21〜23も同様)の回路構成図を示す。コンパレータ20〜23は全て同じ回路構成を持ち、PMOS24〜27、NPN28〜30、NMOS(NMOSトランジスタをNMOSと表記する)31,32、インバータ33から構成される。カレントミラーを構成しているNPN15により供給されるバイアス電圧BはNPN30に印加される為、NPN30にはNPN15と同じ電流が流れる。また、差動対を構成しているNPN28とNPN29には其々バイアス電圧Aとリファレンス電圧が印加され、NPN28とNPN29のベース電圧差分だけNPN28とNPN29にはPMOS25とPMOS26を介して電流が流れる。一方、PMOS24とPMOS25、PMOS26とPMOS27は其々カレントミラーを構成している為、PMOS25とPMOS26に流れる電流と同じ電流が其々流れる。また、NMOS31とNMOS32も同様にカレントミラーの構成を取っており、PMOS24とPMOS27において同じ電流が其々流れる。NPN28とNPN29に印加される電圧によりPMOS27のドレイン電圧がHIGH又はLOWとなり、この電圧がインバータ33において逆極性の電圧が出力電圧Aとして出力される。
【0027】
コンパレータ20(21〜23)の回路出力は必ずHIGH、LOWいずれかの出力を行う。まず、この出力レベルがHIGHの場合について説明する。NPN28に印加されるバイアス電圧Aが、NPN29に印加されるリファレンス電圧よりも十分大きいとする。この時は、NPN28には電流が流れ、NPN29には電流が流れない。この時、NPN28のコレクタ電圧が下がる為にPMOS25はオンし、同時にPMOS24はオンする。ここで、NMOS31のドレイン電圧は上がる為に、NMOS31はオンとなりPMOS24と同じ電流が流れる。一方、NPN29はコレクタ電圧が下がらない為にPMOS26はオフし、同時にPMOS27もオフする。ここで、PMOS27のドレイン電圧が下がりLOWとなり、インバータ33より出力電圧A(出力電圧B,C,D)はHIGHとして出力される。
【0028】
次に、この出力レベルがLOWの場合について説明する。NPN28に印加されるバイアス電圧Aが、NPN29に印加されるリファレンス電圧よりも十分小さいとする。この時は、NPN29には電流が流れ、NPN28には電流が流れない。この時、NPN28のコレクタ電圧が上がる為にPMOS25はオフし、同時にPMOS24はオフする。ここで、NMOS31のドレイン電圧は下がる為に、NMOS31はオフとなり、同時にPMOS24もオフとなる。一方、NPN29はコレクタ電圧が下がる為にPMOS26はオンし、同時にPMOS27もオンする。しかし、NMOS32はオフしており、電流が流れない為、PMOS27はオンするが電流は流れない。このとき、PMOS27のドレイン電圧は上がるのでインバータ33において出力電圧A(出力電圧B,C,D)はLOWとして出力される。
【0029】
このようにして、温度が高い程、バイアス電圧Aが低くなり、コンパレータ20の出力電圧AはLOWとなる。同様に、コンパレータ21,22,23においても、温度が高い程、バイアス電圧B,C,Dが低くなり、出力電圧B,C,DはLOWとなる。
【0030】
図6に出力電圧選択回路11の回路構成図を示す。出力電圧選択回路11は、PMOS34〜36、抵抗37〜41、信号制御部42、NMOS43〜46、PMOS47〜50から構成される。制御電圧BによりPMOS36がオフすることでPMOS34、PMOS35のゲート電圧が下がってオンとなり其々電流が流れる。ここで、PMOS34とPMOS35のサイズは同じものとし、抵抗37〜40までの抵抗和と抵抗41の抵抗値を同じくすることにより同じ電流が流れる。PMOS35に流れる電流により抵抗37〜40の端子において其々電圧降下が生じ、その電圧はPMOS47〜50とNMOS43〜46により構成されるMOSスイッチがオンした場合に出力電圧として出力される。一方、出力電圧A〜Dの組み合わせにより信号制御部42からMOSスイッチへの出力が変わるように制御する。ここで、温度をTと記載する。
【0031】
図7に温度T(deg)による出力電圧A〜Dについての組み合わせ、図8に出力電圧A〜Dに対応する信号制御部42の出力である制御電圧G〜J、制御電圧G’〜J’の組み合わせを示す。本実施の形態1は、コンパレータ20〜23の出力電圧A〜Dの特性が図7のような出力特性を持つものとし、その出力電圧A〜Dの特性に対して、信号制御部42は制御電圧G〜J、制御電圧G’〜J’を出力する。例えば、温度Tが−10≦T<15の場合には出力電圧AはHIGHとなり、出力電圧B〜Dは全てLOWとなる。この時に、信号制御部42は制御電圧Gと制御電圧G’において其々LOWとHIGHとなり、制御電圧H〜Jと制御電圧H’〜J’は其々HIGHとLOWとなる。この時、NMOS43とPMOS47は其々オンし、NMOS44〜46とPMOS48〜50は其々オフし、抵抗37における電圧が出力電圧として、オペアンプ回路12に入力する。温度Tが、T>−10、15≦T<40、40≦T<65、65≦Tの場合も、図7及び図8の通りである。
【0032】
図9にオペアンプ回路12の回路構成図を示す。オペアンプ回路12は、PMOS51〜53、容量54、NPN55,56、電流源57、NMOS58〜61、NPN62,63、抵抗64、PMOS65、NMOS66、インバータ67から構成される。以下回路動作を説明する。制御電圧CによりPMOS53がオフすることによりPMOS51,52のゲート電圧が下がる為、PMOS51,52がオンする。一方、電流源57から供給される一定電流はカレントミラーを構成しているNMOS58〜61により、PMOS58に流れる電流と同じ又はその整数倍の電流が流れる。ここで、PMOS58のサイズを1とした際にPMOS59〜61のサイズがその整数倍であれば、PMOS59〜PMOS61にはPMOS58に流れる整数倍の電流が流れることになる。PMOS59はNPN55とNPN56の電流源、NMOS60はNPN62の電流源、NMOS61はNPN63の電流源として其々供給される。NPN63については電流源(NMOS61)により流れる電流が決まるが、抵抗64はVCCから雑音に対するアイソレーション機能を持つ。
【0033】
NPN55のベースにベース−エミッタ間電圧以上が印加されることでオンし、PMOS51,52が能動負荷のカレントミラーを構成している為に、PMOS52のドレイン電圧がNPN62のベースからベース−エミッタ電圧分下がり、NPN56のベースに電圧が印加されて、NPN56は電流が流れる。カレントミラー構成によるPMOS51とPMOS52により、常に電流は等しく流れるように動作することで、NPN55のベース電圧とNPN56のベース電圧は等しくなるように動作する。ここで、容量54は位相補償として機能する。一方、NPN63のエミッタ電圧は、NPN56のベース電圧からNPN62のベース−エミッタ電圧分だけ上がった電圧からNPN63のベース−エミッタ電圧分下がったエミッタ電圧と等しい。よって、常にNPN55のベース電圧はそのままNPN63のエミッタ電圧と等しくなるように動作する。NPN63のエミッタ電圧は制御信号Dとインバータ67によりPMOS65とNMOS66がオンし、プリチャージ電圧として出力される。以上の動作により、温度によってプリチャージ電圧の出力を可変させることができ、プリチャージ電圧はループフィルタ2のラインへ供給される。これにより、温度によりプリチャージ電圧を変えることができる。
【0034】
図10に温度(deg)に対するプリチャージ電圧(V)の依存性を示す。上記動作により、温度によって1.2V〜1.6Vまでデジタル的に可変できることになる。すなわち、図10において、T>−10で1.2V、−10≦T<15で1.3V、15≦T<40で1.4V、40≦T<65で1.5V、65≦Tで1.6Vのように、検出温度に応じてプリチャージ電圧を離散的に制御することができる。
【0035】
図11に温度によるVCO4へのプリチャージ電圧を可変させた場合の発振周波数の状態遷移を示す。ある温度においてPLLがロック状態にある時に、ロック状態の時点より温度が上昇した場合を考える。ここで、VCO4は温度が上昇した場合に周波数が下がる特性を持つものと仮定する。この場合、PLLがロック状態にあればロック状態を維持する為に、制御電圧が高い方(図11の右側)に遷移することになる。温度が高い程、制御電圧は高くなるが制御電圧はVCO4の電源電圧以上にはならない為、ロック状態からの温度差が大きい場合にはロック状態維持の為の制御電圧が電源電圧を越えることになる。この時にはロック状態は維持できなくなり、ロック状態の発振周波数より小さくなる。
【0036】
次に、ある温度においてPLLがロック状態にある時に、ロック状態の時点より温度が下降した場合を考える。ここで、VCO4は温度が下がる場合に発振周波数が上がる特性を持つものと仮定する。この場合、PLLがロック状態にあればロック状態を維持する為に、制御電圧が低い方(図11の左側)に遷移することになる。温度が低い程、制御電圧は低くなるがVCO4の制御電圧は0V以下にはならない為、ロック状態からの温度差が大きい場合にはロック状態維持の為の制御電圧が0V以下になることになる。この時にはロック状態は維持できなくなり、ロック状態の周波数より大きくなる。
【0037】
以上、本実施の形態のPLLシステムによれば、ループフィルタ2に対し、温度に応じて異なる電圧でプリチャージすることにより、温度によるVCO4の周波数変化に対して、PLL初期動作時のロック周波数を追従することができる。すなわち、温度に応じてキャリブレーション電圧を変化させ、ロック状態前のPLL動作において温度が低い状態では予め、低いプリチャージ電圧を印加する。これにより、ロック状態より温度が高くなった場合においてもVCO4における発振周波数の位置は予め左に存在する為に温度が上昇し、制御電圧が高い方向に遷移しても、制御電圧位置に対してマージンを確保することが可能になる。同様にして、ロック状態前のPLL動作において温度が高い状態では予め、高いプリチャージ電圧を印加する。これにより、ロック状態より温度が低くなった場合においてもVCO4における発振周波数の位置は予め右に存在する為に温度が下降し、制御電圧が低い方向に遷移しても、制御電圧位置に対してマージンを確保することが可能になる。
【0038】
なお、本実施の形態では、VCO4の温度特性が高温時に発振周波数が下がり、低温時に発振周波数が上がるものと仮定したが、VCO4の温度特性が逆の場合にはプリチャージ電圧の温度特性を逆にすることで同様の効果を得ることができる。
【0039】
(実施の形態2)
本発明の実施の形態2を、図12〜図14を用いて説明する。
【0040】
本実施の形態2において、PLLシステムの構成は実施の形態1(図1)と同じであるものとして、プリチャージ回路のみ異なる構成とする。図12にプリチャージ回路の構成図を示す。プリチャージ回路は、電圧比較回路68とオペアンプ回路69から構成される。オペアンプ回路68は、実施の形態1のオペアンプ回路と同じである。本実施の形態は、定電圧を電圧比較回路68の電源とする。
【0041】
図13に電圧比較回路68の回路構成図を示す。電圧比較回路68は、抵抗70,74〜76,78,90、NMOS671,85,89、PMOS72,79〜81,86〜88、NPN73,77,83,84、容量82から構成される。定電圧は、図示しない定電圧選択回路のVCCとして供給する。制御電圧EによりPMOS72がオンし、NPN73と抵抗76に定電圧が供給される。定電圧から、抵抗70とNMOS71で決まる電流に対して、抵抗70の電圧降下がNMOS85とNMOS89に印加され、カレントミラーを構成している為に、NMOS71に流れる整数倍の電流が流れる。ここで、NMOS71のサイズを1とした際にNMOS85とNMOS89のサイズがその整数倍であれば、NMOS85とNMOS89にはNMOS71に流れる整数倍の電流が流れることになる。NMOS85とNMOS89はコンパレータを構成しているNPN83とNPN84の電流源、NMOS89はPMOS87,88から構成されるカレントミラーの電流源として、其々供給される。
【0042】
定電圧の印加されるNPN73とNPN77を同じサイズとし、抵抗74と抵抗78を同じ値、抵抗75,76を同じ値にすることでNPN73のラインと抵抗76のラインは同じ電流が流れる。温度が高い程ベース−エミッタ電圧が低くなり、電流は多く流れる。温度が高くなる程、NPN73のベース−エミッタ電圧が低くなり、NPN73と抵抗74の合計の電圧降下は低くなる為、NPN84に印加されるベース電圧は温度に対して増加する。一方、同様に温度が高くなる程、NPN77のエミッタ−ベース電圧は低くなる為、NPN77と抵抗78の合計の電圧降下は低くなり、NPN83に印加されるベース電圧は温度に対して減少する。制御電圧FによりPMOS79とPMOS86がオフすることでPMOS80とPMOS81がオンし、NPN83とNPN84に電流が流れ、PMOS87とPMOS88がオンし、NMOS89と抵抗90に其々電流が流れる。この時、温度が高くなる程、NPN84に印加されるベース電圧が高くなる為、NPN83に対して、NPN84に流れる電流は多くなる。
【0043】
また同時に、PMOS81のドレイン電圧も降下する為、PMOS87に流れる電流はPMOS81とNPN84と同様に温度が高くなる程増加する。PMOS87とPMOS88はカレントミラーを構成している為に、PMOS87と同様に温度が高くなる程電流が流れ、抵抗90の電圧降下は上昇し、比較電圧として出力される。この比較電圧はオペアンプ回路69に入力し、この比較電圧と同じ電圧がオペアンプ回路69によりプリチャージ電圧として出力される。オペアンプ回路69の動作は実施の形態1と同じである為、省略する。
【0044】
図14に温度(deg)に対するプリチャージ電圧(V)の依存性を示す。温度に対するプリチャージ電圧は、実施の形態1のようなデジタル的な出力電圧ではなく、線形性を持つ電圧出力が可能になる。すなわち、図14において、T=−30で1.1V、T=−10で1.3V、T=30で1.5V、T=80で1.7Vのように、検出温度に応じてプリチャージ電圧を線形的に制御することができる。
【0045】
以上、本実施の形態のPLLシステムによれば、実施の形態1と同様に、温度に応じてキャリブレーション電圧を変化させ、ロック状態前のPLL動作において温度が低い状態では予め、低いプリチャージ電圧を印加する。これにより、ロック状態より温度が高くなった場合においてもVCO4における発振周波数の位置は予め左に存在する為に温度が上昇し、制御電圧が高い方向に遷移しても、制御電圧位置に対してマージンを確保することが可能になる。同様にして、ロック状態前のPLL動作において温度が高い状態では予め、高いプリチャージ電圧を印加する。これにより、ロック状態より温度が低くなった場合においてもVCO4における発振周波数の位置は予め右に存在する為に温度が下降し、制御電圧が低い方向に遷移しても、制御電圧位置に対してマージンを確保することが可能になる。
【0046】
(実施の形態3)
本発明の実施の形態3を、図15を用いて説明する。
【0047】
図15にW−CDMAの送受信装置の構成図を示す。本実施の形態の送受信装置は、集積回路チップ上に形成されたダイレクトコンバージョン送受信機であり、送受信共有の部品は、信号を送受信するアンテナ91と、受信信号の送信系への漏れ込み及び送信信号の受信系への漏れ込みを抑えるDPX92と、受信信号のアナログ−デジタル変換及びデジタル−アナログ変換して出力するBaseband104と、Baseband104からの制御を受け、各回路へ制御信号を出力するState103から構成される。
【0048】
受信系は、低雑音増幅するLNA93,94と、受信信号を周波数変換するMIX95,96と、局発信号を発生するVCO101と、これを制御するPLL102と、局発信号を分周・90度位相シフトするDivider98と、局発信号を一定レベルまで増幅するBuffer97と、受信信号と局発信号を掛け算し、MIX95,96で周波数変換した受信信号の利得調整と妨害波の除去を行うPGA99,100から構成される。
【0049】
送信系は、Baseband104からの送信信号を利得調整するVariable AMP114,115と、妨害波を除去するフィルタ112,113と、局発信号を発生するVCO118と、これを制御するPLL119と、局発信号を分周・90度位相シフトするDivider117と、局発信号を一定レベルまで増幅するBuffer116と、局発信号と送信信号を変調し高周波信号に周波数変換するMOD111と、周波数変換された送信信号を利得調整するVariable AMP107,108,109,110と、この送信信号以外の信号を除去するフィルタ106と、送信信号を一定レベルまで増幅するPA105から構成される。
【0050】
まず、受信信号の流れを説明する。アンテナ91で受信した受信信号はDPX92で受信信号をシングル−差動変換し、LNA93,94で低雑音増幅した後、MIX95,96に入力する。一方、PLL102で制御されるVCO101で局発信号を出力した後、Divider98で2分周・90度位相シフト動作を行い、Buffer97において一定出力レベルでMIX95,96に出力する。受信信号と局発信号はMIX95,96において掛け算して周波数変換される。周波数変換された所望の信号はPGA99,100に入力し、State103によって出力される制御信号に応じた利得制御とアンテナ91で受信した妨害波を除去した後、Baseband104に入力する。
【0051】
次に、送信信号の流れを説明する。Baseband104からの送信信号をVariable AMP114,115で増幅し、フィルタ112,113で妨害波を除去する。除去された送信信号はMOD111に入力する。一方、受信と同様にPLL119で制御されるVCO118で局発信号を出力した後、Divider117で2分周・90度位相シフト動作を行い、Buffer116において一定出力レベルでMOD111に出力する。MOD111において局発信号と変調を行い、高周波信号に周波数変換する。周波数変換された送信信号はVariable AMP107,108,109,110で増幅され、フィルタ106で妨害波を除去し、PA105で一定レベルまで増幅してからDPX92を介してアンテナ91から送信される。
【0052】
本実施の形態の送受信装置においては、実施の形態1及び実施の形態2のPLLシステムを組み込むことで、発振器における動作マージンを確保することが可能となる。なお、PLLシステムの動作自体は、実施の形態1及び実施の形態2と同じであるので、ここでの説明は省略している。
【0053】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0054】
本発明は、発振回路の技術に関し、特に、VCOの有する温度に対する周波数変化に対し、PLL初期動作時のロック周波数維持を可能とするPLLシステム、およびこれを集積回路チップ上に形成したW−CDMAなどの送受信装置に利用可能である。
【図面の簡単な説明】
【0055】
【図1】本発明の実施の形態1におけるPLLシステムを示す構成図である。
【図2】本発明の実施の形態1において、VCOのバンド構成及び選択システムを示す図である。
【図3】本発明の実施の形態1において、プリチャージ回路を示す構成図である。
【図4】本発明の実施の形態1において、温度依存比較回路を示す回路構成図である。
【図5】本発明の実施の形態1において、コンパレータ回路を示す回路構成図である。
【図6】本発明の実施の形態1において、出力電圧選択回路を示す回路構成図である。
【図7】本発明の実施の形態1において、温度による出力電圧の関係を示す図である。
【図8】本発明の実施の形態1において、温度による制御信号の関係を示す図である。
【図9】本発明の実施の形態1において、オペアンプ回路を示す回路構成図である。
【図10】本発明の実施の形態1において、温度に対するプリチャージ電圧の依存性を示す特性図である。
【図11】本発明の実施の形態1において、温度によるVCOへのプリチャージ電圧を可変させた場合の発振周波数の状態遷移を示す図である。
【図12】本発明の実施の形態2において、プリチャージ回路を示す構成図である。
【図13】本発明の実施の形態2において、電圧比較回路を示す回路構成図である。
【図14】本発明の実施の形態2において、温度に対するプリチャージ電圧の依存性を示す特性図である。
【図15】本発明の実施の形態3において、W−CDMAの送受信装置を示す構成図である。
【符号の説明】
【0056】
1…プリチャージ回路、2…ループフィルタ、3…チャージポンプ、4…VCO、5…分周器A、6…位相比較器、7…TCXO、8…分周器B、9…制御部、
10…温度依存比較回路、11…出力電圧選択回路、12…オペアンプ回路、
13…PMOS、14…PMOS、15…NPN、16…抵抗、17…抵抗、18…抵抗、19…抵抗、20…コンパレータ、21…コンパレータ、22…コンパレータ、23…コンパレータ、
24…PMOS、25…PMOS、26…PMOS、27…PMOS、28…NPN、29…NPN、30…NPN、31…NMOS、32…NMOS、33…インバータ、
34…PMOS、35…PMOS、36…PMOS、37…抵抗、38…抵抗、39…抵抗、40…抵抗、41…抵抗、42…信号制御部、43…NMOS、44…NMOS、45…NMOS、46…NMOS、47…PMOS、48…PMOS、49…PMOS、50…PMOS、
51…PMOS、52…PMOS、53…PMOS、54…容量、55…NPN、56…NPN、57…電流源、58…NMOS、59…NMOS、60…NMOS、61…NMOS、62…NPN、63…NPN、64…抵抗、65…PMOS、66…NMOS、67…インバータ、
68…電圧比較回路、69…オペアンプ回路、
70…抵抗、71…NMOS、72…PMOS、73…NPN、74…抵抗、75…抵抗、76…抵抗、77…NPN、78…抵抗、79…PMOS、80…PMOS、81…PMOS、82…容量、83…NPN、84…NPN、85…NMOS、86…PMOS、87…PMOS、88…PMOS、89…NMOS、90…抵抗、
91…アンテナ、92…DPX、93…LNA、94…LNA、95…MIX、96…MIX、97…Buffer、98…Divider、99…PGA、100…PGA、101…VCO、102…PLL、103…State、104…BaseBand、105…PA、106…フィルタ、107…Variable AMP、108…Variable AMP、109…Variable AMP、110…Variable AMP、111…MOD、112…フィルタ、113…フィルタ、114…Variable AMP、115…Variable AMP、116…Buffer、117…Divider、118…VCO、119…PLL。
【出願人】 【識別番号】503121103
【氏名又は名称】株式会社ルネサステクノロジ
【出願日】 平成18年6月23日(2006.6.23)
【代理人】 【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和


【公開番号】 特開2008−5272(P2008−5272A)
【公開日】 平成20年1月10日(2008.1.10)
【出願番号】 特願2006−173481(P2006−173481)