トップ :: G 物理学 :: G09 教育;暗号方法;表示;広告;シ−ル

【発明の名称】 電気光学装置、電子機器、および電気光学装置の製造方法
【発明者】 【氏名】山崎 泰志

【要約】 【課題】引き回し配線間に大きな容量が寄生せず、かつ、引き回し配線の引き回し領域が占有する面積を狭めることのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供すること。

【構成】液晶装置1の素子基板において、複数本のゲート引き回し配線1xが平行な平行配線領域1gでは、ゲート引き回し配線1xを一本おきに、層間絶縁膜4sの下層側に形成された第1メタル配線3sとし、他の1本おきのゲート引き回し配線1xについては層間絶縁膜4sの上層側に形成された第2メタル配線6sとする。第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sは、第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭く、例えば0である。
【特許請求の範囲】
【請求項1】
素子基板上に、複数本のゲート線と複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有する電気光学装置において、
前記複数のゲート線は第1メタル層により形成され、前記複数のソース線は、前記第1メタル層との間に層間絶縁膜が介在する第2メタル層により形成され、
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、1本おきに、前記第1メタル層により形成された第1メタル配線と、前記第2メタル層により形成された第2メタル配線とにより構成されており、
前記平行配線領域では、前記第1メタル配線と前記第2メタル配線とが平面的にずれた位置に形成され、前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭いことを特徴とする電気光学装置。
【請求項2】
前記平行配線領域では、前記第1メタル配線と前記第2メタル配線とが平面的に重なることなく形成され、前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭いことを特徴とする請求項1に記載の電気光学装置。
【請求項3】
前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅および重なり幅が0であることを特徴とする請求項1に記載の電気光学装置。
【請求項4】
前記画素トランジスタは、前記第1メタル層により形成されたゲート電極、前記層間絶縁膜と同一の層間に形成されたゲート絶縁層、能動層、および前記第2メタル層により形成されたソース・ドレイン電極を下層側からこの順に備えていることを特徴とする請求項1乃至3の何れか一項に記載の電気光学装置。
【請求項5】
前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、
前記層間絶縁膜は、膜厚が前記誘電体層よりも厚いことを特徴とする請求項4に記載の電気光学装置。
【請求項6】
前記素子基板上には、前記ゲート線および前記ソース線との層間に複数層の絶縁膜が形成され、当該複数層の絶縁膜により前記層間絶縁膜が構成され、前記複数層の絶縁膜のうち、上層側絶縁膜のみによって前記誘電体層が構成されていることを特徴とする請求項5に記載の電気光学装置。
【請求項7】
前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、
前記層間絶縁膜は、前記誘電体層を構成する絶縁膜よりも誘電率が低い層を備えていることを特徴とする請求項4に記載の電気光学装置。
【請求項8】
前記層間絶縁膜と前記ゲート絶縁層は、同一の膜構造を備えていることを特徴とする請求項4乃至7の何れか一項に記載の電気光学装置。
【請求項9】
前記第2メタル配線と前記層間絶縁膜との層間には、前記能動層と同一の層間に半導体
膜が形成されていることを特徴とする請求項4乃至8の何れか一項に記載の電気光学装置。
【請求項10】
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線では、1本の引き回し配線において前記第1メタル配線と前記第2メタル配線とが切り換わる箇所の数が等しいことを特徴とする請求項1乃至9の何れか一項に記載の電気光学装置。
【請求項11】
前記複数本のゲート引き回し配線および複数本のソース引き回し配線は各々、駆動回路接続用の端子が接続された実装領域まで引き回されており、
前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線は、前記端子に到達する部分が同一の層間に位置し、
前記実装領域には、前記ゲート線と前記ソース線に対して共通の駆動用ICまたは配線基板が実装されていることを特徴とする請求項1乃至10の何れか一項に記載の電気光学装置。
【請求項12】
前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線のうちの一方の引き回し配線のみが前記平行配線領域に前記第1メタル配線と前記第2メタル配線とを備え、
当該一方の引き回し配線では、1本おきに位置する引き回し配線が前記画素領域から前記平行配線領域に向かう途中の1箇所のみで前記第1メタル配線と前記第2メタル配線との間で切り換わり、他の1本おきに位置する引き回し配線は、前記平行配線領域から前記実装領域に向かう途中の1箇所のみで前記第1メタル配線と前記第2メタル配線との間で切り換わっていることを特徴とする請求項11に記載の電気光学装置。
【請求項13】
請求項1乃至12の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。
【請求項14】
素子基板上に、第1メタル層により形成された複数本のゲート線と、前記第1メタル層との間に層間絶縁膜が介在する第2メタル層により形成され、前記複数本のゲート線と交差する方向に延びた複数本のソース線と、前記複数本のゲート線と前記複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有し、
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、1本おきに、前記第1メタル層により形成された第1メタル配線と、前記第2メタル層により形成された第2メタル配線とにより構成された電気光学装置の製造方法において、
前記ゲート線を形成するとともに、前記平行配線領域に前記第1メタル配線を形成するゲート線形成工程と、
前記ゲート線および前記第1メタル配線の上層に前記画素トランジスタのゲート絶縁層および前記層間絶縁膜を構成するための絶縁膜を成膜する絶縁膜形成工程と、
前記ゲート絶縁層の上層側に前記能動層を構成する半導体膜を成膜する半導体膜形成工程と、
前記半導体膜をパターニングする半導体膜パターニング工程と、
前記ソース線を形成するとともに、前記平行配線領域のうち、前記第1メタル配線に対して平面的にずれた位置であって前記第1メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭くなるような位置に前記第2メタル配線を形成するソース線形成工程と、を有し、
前記層間絶縁膜に対して前記第1メタル配線と前記第2メタル配線とを接続するためのコンタクトホールを形成するエッチング工程は、前記半導体膜パターニング工程を行った後、前記ソース線形成工程の前に行うことを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、素子基板上に複数の画素トランジスタを備えた電気光学装置、電子機器、および電気光学装置の製造方法に関するものである。
【背景技術】
【0002】
各種の電気光学装置のうち、例えば、アクティブマトリクス型の液晶装置では、複数の画素がマトリクス状に配置された画素領域内に複数本のゲート線と複数本のソース線とが交差するように形成されており、素子基板上の画素領域の外側には、複数本のゲート線の各々から端子に向けて複数の複数本のゲート引き回し配線が形成されている、また、素子基板上の画素領域の外側には、複数本のソース線から端子に向けて複数本のソース引き回し配線が形成されている。従って、素子基板では、例えば、図14(a)に示すように、複数本のゲート引き回し配線1xが全て層間絶縁膜4sの下層側で並列して延びているため、素子基板には、画素領域の外側に、画像の表示に直接、寄与しない額縁領域が幅広に形成されてしまう。
【0003】
ここで、ソース線は、層間絶縁膜の上層に形成されている。そこで、図14(b)に示すように、例えば、ゲート引き回し配線1xについては、その一本おきに、層間絶縁膜4sの下層側に形成された第1メタル配線3sとする一方、他の1本おきのゲート引き回し配線1xについては層間絶縁膜4sの上層側に形成された第2メタル配線6sとし、第1メタル配線3sと第2メタル配線6sを層間絶縁膜4sを介して完全に重ねることにより、配線領域の幅寸法を狭くすることが提案されている(特許文献1参照)。
【0004】
また、図14(b)に示す構成では、第1メタル配線3sと第2メタル配線6sとの間の寄生容量が大きいとして、図14(c)に示すように、ライン&スペースが例えば8μmとなるように第1メタル配線3sと第2メタル配線6sとを平面的に大きくずらして配置することが提案されている(特許文献2参照)。
【特許文献1】特許第3276557号公報の図3
【特許文献2】特開2005−91962号の図2
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、図14(c)に示すような構成を採用した場合、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅が第1メタル配線3sのライン幅あるいは第2メタル配線6sのライン幅の数倍もあるため、配線領域の幅寸法を狭くできず、画素領域の外側に、画像の表示に直接、寄与しない額縁領域が幅広に形成されてしまうという問題点がある。
【0006】
以上の問題点に鑑みて、本発明の課題は、引き回し配線間に大きな容量が寄生せず、かつ、引き回し配線の引き回し領域が占有する面積を狭めることのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供することにある。
【0007】
また、本発明の課題は、素子基板上に形成される保持容量の単位面積当たりの静電容量を高めた場合でも、引き回し配線間に大きな容量が寄生することを防止することのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明では、素子基板上に、複数本のゲート線と複数本の
ソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有する電気光学装置において、前記複数のゲート線は第1メタル層により形成され、前記複数のソース線は、前記第1メタル層との間に層間絶縁膜が介在する第2メタル層により形成され、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、1本おきに、前記第1メタル層により形成された第1メタル配線と、前記第2メタル層により形成された第2メタル配線とにより構成されており、前記平行配線領域では、前記第1メタル配線と前記第2メタル配線とが平面的にずれた位置に形成され、前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭いことを特徴とする。
【0009】
本発明において、ゲート線またはソース線からの引き回し配線については、引き回し配線同士が平行に延びた平行配線領域で、一本おきに、第1メタル層により形成された第1メタル配線とする一方、他の1本おきのゲート引き回し配線については第2メタル層により形成された第2メタル配線とし、かつ、平行配線領域において、第1メタル配線および第2メタル配線は平面的にずれた位置に形成されており、平行配線領域において、第1メタル配線と第2メタル配線との間の平面的なスペース幅あるいは重なり幅が第1メタル配線のライン幅および第2メタル配線のライン幅のいずれよりも狭い。このため、第1メタル配線と第2メタル配線とが重なっていない場合には、隣接する引き回し配線間に大きな寄生容量が発生することがなく、第1メタル配線と第2メタル配線とが部分的に重なっている場合でも、その重なり面積が狭いので、第1メタル配線と第2メタル配線とが完全に重なっている場合と違って、隣接する引き回し配線間に大きな寄生容量が発生することがない。また、第1メタル配線と第2メタル配線との間に広いスペースがないので、平行配線領域の幅寸法を狭くすることができ、画素領域の外側において、画像の表示に直接、寄与しない領域を狭くすることができる。
【0010】
本発明において、前記平行配線領域では、前記第1メタル配線と前記第2メタル配線とが平面的に重なることなく形成され、前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭いことが好ましい。このように構成すると、第1メタル配線と第2メタル配線との間に重なり部分がないので、隣接する引き回し配線間に大きな寄生容量が発生することを確実に防止することができる。また、第1メタル配線と第2メタル配線との間のスペース幅が狭いので、平行配線領域の幅寸法を狭くすることができ、画素領域の外側において、画像の表示に直接、寄与しない領域を狭くすることができる。
【0011】
本発明において、前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅および重なり幅が0であることが好ましい。このように構成すると、引き回し配線に大きな寄生容量が発生することを防止しながら、平行配線領域の幅寸法を極限まで狭くすることができる。
【0012】
本発明において、前記画素トランジスタは、前記第1メタル層により形成されたゲート電極、前記層間絶縁膜と同一の層間に形成されたゲート絶縁層、能動層、および前記第2メタル層により形成されたソース・ドレイン電極を下層側からこの順に備えている構成を採用することができる。
【0013】
本発明において、前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、前記層間絶縁膜は、膜厚が前記
誘電体層よりも厚いことが好ましい。このように構成すると、単位面積当たりの容量が高い保持容量を形成した場合でも、層間絶縁膜の膜厚が厚いので、第1メタル配線と第2メタル配線との間に大きな寄生容量が発生しない。
【0014】
本発明において、前記素子基板上には、前記ゲート線および前記ソース線との層間に複数層の絶縁膜が形成され、当該複数層の絶縁膜により前記層間絶縁膜が構成され、前記複数層の絶縁膜のうち、上層側絶縁膜のみによって前記誘電体層が構成されていることが好ましい。下層側絶縁膜を残さずエッチングすれば、絶縁膜を深さ方向の途中位置までエッチングするという構成を採用する必要がないので、エッチング深さのばらつきに起因する誘電体層の膜厚ばらつきを防止することができる。また、上層側絶縁膜であれば、下層側絶縁膜を部分的にドライエッチングする際の静電気やプラズマに晒されることがないので、上層側絶縁膜には静電気やプラズマに起因する表面損傷や欠陥が発生しない。また、下層側絶縁膜のエッチングにウエットエッチングを採用した場合には、上層側絶縁膜が下層側絶縁膜に対するエッチング液に接触することがないので、上層側絶縁膜にはピンホールが発生しない。それ故、保持容量の耐電圧低下などを防止することができる。
【0015】
本発明において、前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、前記層間絶縁膜は、前記誘電体層を構成する絶縁膜よりも誘電率が低い層を備えていることが好ましい。このように構成すると、単位面積当たりの容量が高い保持容量を形成した場合でも、層間絶縁膜全体としての誘電率が低いので、第1メタル配線と第2メタル配線との間に大きな寄生容量が発生しない。
【0016】
本発明において、前記層間絶縁膜と前記ゲート絶縁層は、同一の膜構造を備えていることが好ましい。画素トランジスタのゲート絶縁層においても、層間絶縁膜と同様、膜厚を厚くした構成や低誘電率の絶縁膜を備えた構成にすれば、画素トランジスタのゲート−ソース間、あるいは画素トランジスタのゲート−ドレイン間に大きな容量が寄生することを防止することができる。
【0017】
本発明において、前記第2メタル配線と前記層間絶縁膜との層間には、前記能動層と同一の層間に半導体膜が形成されていることが好ましい。このように構成すると、第1メタル配線と第2メタル配線との間に大きな寄生容量が発生することを確実に防止することができる。
【0018】
本発明において、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線では、1本の引き回し配線において前記第1メタル配線と前記第2メタル配線とが切り換わる箇所の数が等しいことが好ましい。このように構成すると、1本の引き回し配線における第1メタル配線と第2メタル配線とのコンタクト箇所の数が複数本の引き回し配線間で等しいので、複数本の引き回し配線間にコンタクト抵抗に起因する配線抵抗のばらつきが発生しない。
【0019】
本発明において、前記複数本のゲート引き回し配線および複数本のソース引き回し配線は各々、駆動回路接続用の端子が接続された実装領域まで引き回されており、前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線は、前記端子に到達する部分が同一の層間に位置し、前記実装領域には、前記ゲート線と前記ソース線に対して共通の駆動用ICまたは配線基板が実装されていることが好ましい。このように構成すると、ゲート引き回し配線とソース引き回し配線に対する端子の構成が同一であるので、実装領域に共通の駆動用ICまたは配線基板を実装する場合に、信頼性の高い実装を行うことができる。
【0020】
本発明において、前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線のうちの一方の引き回し配線のみが前記平行配線領域に前記第1メタル配線と前記第2メタル配線とを備え、当該一方の引き回し配線では、1本おきに位置する引き回し配線が前記画素領域から前記平行配線領域に向かう途中の1箇所のみで前記第1メタル配線と前記第2メタル配線との間で切り換わり、他の1本おきに位置する引き回し配線は、前記平行配線領域から前記実装領域に向かう途中の1箇所のみで前記第1メタル配線と前記第2メタル配線との間で切り換わっていることが好ましい。
【0021】
本発明では、素子基板上に、第1メタル層により形成された複数本のゲート線と、前記第1メタル層との間に層間絶縁膜が介在する第2メタル層により形成され、前記複数本のゲート線と交差する方向に延びた複数本のソース線と、前記複数本のゲート線と前記複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有し、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、1本おきに、前記第1メタル層により形成された第1メタル配線と、前記第2メタル層により形成された第2メタル配線とにより構成された電気光学装置の製造方法において、前記ゲート線を形成するとともに、前記平行配線領域に前記第1メタル配線を形成するゲート線形成工程と、前記ゲート線および前記第1メタル配線の上層に前記画素トランジスタのゲート絶縁層および前前記層間絶縁膜を構成するための絶縁膜を成膜する絶縁膜形成工程と、前記ゲート絶縁層の上層側に前記能動層を構成する半導体膜を成膜する半導体膜形成工程と、前記半導体膜をパターニングする半導体膜パターニング工程と、前記ソース線を形成するとともに、前記平行配線領域のうち、前記第1メタル配線に対して平面的にずれた位置であって前記第1メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭くなるような位置に前記第2メタル配線を形成するソース線形成工程と、を有し、前記層間絶縁膜に対して前記第1メタル配線と前記第2メタル配線とを接続するためのコンタクトホールを形成するエッチング工程は、前記半導体膜パターニング工程を行った後、前記ソース線形成工程の前に行うことを特徴とする。本発明では、引き回し配線を第1メタル配線と第2メタル配線とによって構成するため、層間絶縁膜にエッチング工程を行ってコンタクトホールを形成する必要があるが、かかるエッチング工程は、ゲート絶縁層の上層側に能動層を構成する半導体膜を成膜する半導体膜形成工程の後に行うため、ゲート絶縁層と能動層との界面がレジストで汚染されることを防止でき、画素トランジスタの信頼性を向上することができる。
【0022】
本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用いることができる。
【発明を実施するための最良の形態】
【0023】
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を相違させてある。また、以下の説明では、図14に示した例との対応が明確になるように、共通する機能を有する部分には同一の符号を付して説明する。
【0024】
[実施の形態1]
(液晶装置の全体構成)
図1(a)、(b)はそれぞれ、液晶装置(電気光学装置)をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのH−H′断面図である。図1(a)、(b)において、本形態の液晶装置1は、TN(Twisted Nematic)
モード、ECB(Electrically Controlled Birefringence)モード、あるいはVAN(Vertical Aligned Nematic)モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置1では、シール材22を介して素子基板10と対向基板20とが貼り合わされ、その間に液晶1fが保持されている。
【0025】
素子基板10において、シール材22の外側に位置する端部領域には、IC実装領域60が形成されており、このIC実装領域60には、ゲート線駆動回路66およびソース線駆動回路67を内蔵の駆動用IC61がCOG(Chip On Glass)実装されている。また、素子基板10において、IC実装領域60より外周縁側には、フレキシブル配線基板を実装するための端子12が基板辺に沿って形成されている。シール材22は、素子基板10と対向基板20とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。シール材22には、その途切れ部分によって液晶注入口25が形成され、液晶1fを注入した後、封止材26により封止されている。
【0026】
詳しくは後述するが、素子基板10には画素トランジスタ1cや画素電極2aがマトリクス状に形成され、その表面に配向膜19が形成されている。対向基板20には、シール材22の内側領域に遮光性材料からなる額縁24(図1(b)では図示を省略)が形成され、その内側が画像表示領域1a(画素領域)になっている。対向基板20には、図示を省略するが、各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜が形成され、その上層側には、対向電極28および配向膜29が形成されている。図1(b)では図示を省略するが、対向基板20において、素子基板10の各画素に対向する領域には、RGBのカラーフィルタがその保護膜とともに形成され、それにより、液晶装置1をモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【0027】
なお、図1(a)に模式的に示すように、素子基板10と対向基板20との間では、後述するように、シール材22に配合された基板間導通用の導電材23により、素子基板10に形成された共通配線と、対向基板20の対向電極28とが電気的に接続されている。
【0028】
(素子基板10の構成)
図2は、図1に示す液晶装置の素子基板の電気的な構成を示すブロック図である。図2において、ソース引き回し配線およびゲート引き回し配線を構成する第1メタル配線については細い実線で示し、第2メタル配線について太い実線で示してある。
【0029】
図2に示すように、素子基板10には、画像表示領域1a(画素領域)に相当する領域に複数のソース線6a(データ線)およびゲート線3a(走査線)が互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に複数の画素1eがマトリクス状に配置されている。素子基板10では、液晶1fの駆動を制御するための画素スイッチング用の画素トランジスタ1cが各画素1eに形成され、画素トランジスタ1cのソースにはソース線6aが電気的に接続され、画素トランジスタ1cのゲートにはゲート線3aが電気的に接続されている。素子基板10には、ゲート線3aと並行して容量線3bが形成されており、画素トランジスタ1cに対して、対向基板20との間に構成された液晶容量1pが直列に接続されているとともに、液晶容量1pに対して並列に保持容量1hが接続されている。ここで、容量線3bは共通配線1zに接続され、共通電位VCOMに保持されている。共通配線1zは、駆動用IC60あるいは端子12を介して共通電位VCOMが供給されるが、図2には、共通配線1zから駆動用IC60あるいは端子12に向かう配線部分の図示を省略してある。また、駆動用IC60と端子12とを接続する配線の図示
も省略してある。なお、保持容量1hは、前段のゲート線3aとの間に構成される場合があり、この場合、容量線3bは省略できる。
【0030】
このように構成した液晶装置1では、画素トランジスタ1cを一定期間だけそのオン状態とすることにより、ソース線6aから供給される画像信号を各画素1eの液晶容量1pに所定のタイミングで書き込む。液晶容量1pに書き込まれた所定レベルの画像信号は、液晶容量1pで一定期間保持されるとともに、保持容量1hは、液晶容量1pに保持された画像信号がリークするのを防止している。
【0031】
図1および図2に示すように、ゲート線3aからIC実装領域60に向けては、画像表示領域1aの外側領域1bを通ってゲート引き回し配線1xが延びており、ゲート引き回し配線1xは、IC実装領域60で駆動用IC61のバンブが接続されるゲート端子1iに電気的に接続されている。また、ソース線6aからからIC実装領域60に向けては、画像表示領域1aの外側領域1bを通ってソース引き回し配線1yが延びており、ソース引き回し配線1yは、IC実装領域60で駆動用IC61のバンブが接続されるソース端子1jに電気的に接続されている。
【0032】
ここで、ゲート引き回し配線1xはいずれも、ゲート線3aの延長線に沿って直線的に延びた後、屈曲し、素子基板10の側端縁に沿って直線的に延びて、IC実装領域60に到達している。このため、画像表示領域1aと素子基板10の端縁との間には、複数本のゲート引き回し配線1xが平行に延びた平行配線領域1gが形成されており、かかる平行配線領域1gの幅寸法は、液晶装置1において画像の表示に直接、寄与しない額縁領域の幅を規定する。
【0033】
(各画素の構成)
図3(a)、(b)、(c)は、本発明の実施の形態1に係る液晶装置の画素1つ分の平面図、A1−B1線、C1−D1線、E1−F1線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。図3(a)、(c)では、画素電極およびそれと同時形成された薄膜を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体膜を細くて短い点線で示してある。なお、コンタクトホールについては、ゲート線などと同様、細い実線で示してある。
【0034】
図3(a)に示すように、素子基板10では、ゲート線3aとソース線6aで囲まれた領域に画素1eを構成する以下の要素が構成されている。まず、画素1eには、ボトムゲート型の画素トランジスタ1cの能動層7aを構成するアモルファスシリコン膜(半導体膜)が形成されている。また、ゲート線3aからの突出部分によって画素トランジスタ1cのゲート電極が形成されている。能動層7aを構成する半導体膜に対しては、ソース側の端部にソース線6aの一部がソース電極として重なっており、ドレイン側の端部にはドレイン電極6bが重なっている。また、ゲート線3aと並列して容量線3bが形成されている。また、画素1eには、容量線3bからの突出部分を下電極3cとし、ドレイン電極6bからの延設部分を上電極6cとする保持容量1hが形成されている。上電極6cに対しては、コンタクトホール81を介して、ITO膜(Indium Tin Oxide)からなる画素電極2aが電気的に接続されている。
【0035】
このように構成した素子基板10のA1−B1断面は、図3(b)に示すように表される。まず、ガラス基板や石英基板からなる絶縁基板11上には、ゲート線3a、および容量線3b(保持容量1hの下電極3c)が形成されている。本形態において、ゲート線3aおよび容量線3bはいずれも、膜厚が150nmのネオジウム含有のアルミニウム合金膜の上層に膜厚が20nmのモリブデン膜を積層した2層構造のゲートメタル層(第1メ
タル層)により形成されている。
【0036】
ゲート線3aの上層側にはゲート線3aを覆うように絶縁膜4が形成されており、この絶縁膜4によって、ゲート絶縁層4eが形成されている。また、絶縁膜4のうち、下電極3cと平面的に重なる部分によって、保持容量1hの誘電体層4cが形成されている。さらに、絶縁膜4は、画像表示領域1aの外側領域1bにも形成されており、後述する第1メタル配線3sと第2メタル配線6sとを絶縁分離する層間絶縁膜4sを構成している。
【0037】
絶縁膜4の上層のうち、ゲート線3aの突出部分(ゲート電極)と部分的に重なる領域には、画素トランジスタ1cの能動層7aを構成する半導体膜が形成されている。能動層7aを構成する半導体膜のうち、ソース領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層7b、およびソース線6aが積層され、ドレイン領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層7c、およびドレイン電極6bが形成され、画素トランジスタ1cが構成されている。また、ドレイン電極6bの延設部分によって保持容量1hの上電極6cが形成されている。本形態において、能動層7aは、膜厚が150nmの真性のアモルファスシリコン膜からなり、オーミックコンタクト層7b、7cは、リンがドープされた膜厚が50nmのn+型のアモルファスシリコン膜からなる。ソース線6aおよびドレイン電極6b(上電極6c)はいずれも、下層側から上層側に向けて、膜厚が5nmのモリブデン膜、膜厚が150nmのアルミニウム膜、および膜厚が50nmのモリブデン膜を積層した3層構造のソースメタル層(第2メタル層)により形成されている。
【0038】
ソース線6a、ドレイン電極6bおよび上電極6cの上層側には、シリコン窒化膜などからなるパッシベーション膜8が形成されており、パッシベーション膜8の上層には画素電極2aが形成されている。画素電極2aは、パッシベーション膜8に形成されたコンタクトホール81を介して上電極6cに電気的に接続し、上電極6cおよびドレイン電極6bを介して画素トランジスタ1cのドレイン領域に電気的に接続している。画素電極2aの表面には配向膜19が形成されている。本形態において、パッシベーション膜8は、膜厚が250nmのシリコン窒化膜からなり、画素電極2aは、膜厚が100nmのITO膜からなる。
【0039】
素子基板10には、それに対向するように対向基板20が配置され、素子基板10と対向基板20との間には液晶1fが保持されている。対向基板20には、各色のカラーフィルタ27、対向電極28および配向膜29が形成されており、画素電極2aと対向電極28との間に液晶容量1p(図2参照)が構成される。なお、対向基板20の側にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略する。
【0040】
(ゲート引き回し配線の構造)
図2および図3(b)、(c)に示すように、画像表示領域1aの外側領域1bには、複数本のゲート引き回し配線1xが平行に延びた平行配線領域1gが形成されており、かかる平行配線領域1gの幅寸法は、液晶装置1において画像の表示に直接、寄与しない額縁領域の幅を規定するため、狭い方が好ましい。そこで、本形態では、以下の構成が採用されている。
【0041】
まず、複数本のゲート線3aはいずれも、層間絶縁膜4s(絶縁膜4)の下層側である第1層間にゲートメタル層によって形成されており、複数本のゲート引き回し配線1xも、画像表示領域1aの外周縁部分でゲート線3aから切り換わる部分は、層間絶縁膜4sの下層側である第1層間にゲートメタル層によって第1メタル配線3sとして形成されている。但し、複数本のゲート引き回し配線1xは、平行配線領域1gでは、1本おきに、第1層間にゲートメタル層によって形成された第1メタル配線3sと、層間絶縁膜4sの
上層側である第2層間にソースメタル層によって形成された第2メタル配線6sとにより構成されており、平行配線領域1gでは第1メタル配線3sと第2メタル配線6sとが交互に形成されている。
【0042】
すなわち、複数本のゲート引き回し配線1xのうち、1本おきに位置するゲート引き回し配線1xは、画像表示領域1aから平行配線領域1gに向かう途中の1箇所(コンタクトホールでの接続領域1s)で第1メタル配線3sから第2メタル配線6sに切り換わった後、第2メタル配線6sとして平行配線領域1gを直線的に延びて、第2メタル配線6sのまま、IC実装領域30に到達し、ゲート端子1iを構成している。これに対して、複数本のゲート引き回し配線1xのうち、他の1本おきに位置するゲート引き回し配線1xは、第1メタル配線3sのまま、画像表示領域1aから平行配線領域1gまで延びて、第1メタル配線3sのまま、平行配線領域1gを直線的に延びた後、平行配線領域1gからIC実装領域に向かう途中の1箇所(コンタクトホールでの接続領域1s)で第1メタル配線3sから第2メタル配線6sに切り換わり、第2メタル配線6sの状態でIC実装領域60に到達し、ゲート端子1iを構成している。
【0043】
ここで、第1メタル配線3sと第2メタル配線6sとを接続するにあたっては、接続領域1sでは、層間絶縁膜4sおよびパッシベーション膜8を貫通するコンタクトホール89が開口している。また、第2メタル配線6sの上方には、パッシベーション膜8に形成されたコンタクトホール82が開口している。さらに、パッシベーション膜8の上層にはITO膜からなる導電パターン2sが形成されており、導電パターン2sは、コンタクトホール89を介して第1メタル配線3sに電気的に接続し、コンタクトホール82を介して第2メタル配線6sに電気的に接続している。このため、第1メタル配線3sと第2メタル配線6sとは、導電パターン2sを介して電気的に接続している。
【0044】
このように構成したゲート引き回し配線1xにおいて、平行配線領域1gでは、第1メタル配線3sおよび第2メタル配線6sは平面的に重なることなく並列し、かつ、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sが第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭く設定されている。ここで、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sは狭い方が好ましく、本形態では、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sは略0に設定されている。すなわち、第1メタル配線3s同士では、ライン&スペースが8μmとなっている一方、第2メタル配線6s同士では、ライン&スペースが8μmになっているが、ゲート引き回し配線1xは、実質的には、ライン幅が8μmでスペース幅が0μmになっている。
【0045】
なお、図2に示すように、ソース引き回し配線1yはいずれも、層間絶縁膜4sの上層にソースメタル層により形成された第2メタル配線6sのまま、IC実装領域60に到達し、ソース端子1jを構成している。また、容量線3bは、絶縁膜4の下層側である第1層間にゲートメタル層によって形成され、かつ、容量線3bに接続する共通配線1zは、ソースメタル層によって形成されている。
【0046】
(液晶装置1の製造方法)
図4(a)〜(g)は、本形態の液晶装置1に用いた素子基板10の製造方法を示す工程断面図である。なお、素子基板10を製造するには、素子基板10を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、大型基板についても素子基板10として説明する。
【0047】
まず、図4(a)に示すゲート線形成工程において、大型のガラス基板などの絶縁基板11の表面にゲートメタル層(膜厚が150nmのアルミニウム合金膜と、膜厚が20n
mのモリブデン膜との積層膜)を形成した後、フォトリソグラフィ技術を用いてゲートメタル層をパターニングし、ゲート線3a(ゲート電極)、容量線3b(下電極3c)、ゲート引き回し配線1xの第1メタル配線3sを同時形成する。
【0048】
次に、図4(b)に示す絶縁膜形成工程において、プラズマCVD法により、絶縁膜4(ゲート絶縁層4e、誘電体層4c、層間絶縁膜4s)を形成する。本形態において、絶縁膜4は、膜厚が約400nmのシリコン窒化膜からなる。
【0049】
次に、図4(c)に示す半導体膜形成工程において、プラズマCVD法により、膜厚が150nmの真性のアモルファスシリコン膜7d、および膜厚が50nmのn+型シリコン膜7eを連続して形成する。その際、図4(b)に示す絶縁膜形成工程を行った素子基板10を真空雰囲気中に保持したまま、図4(c)に示す半導体膜形成工程を行い、素子基板10を大気と接触させない。それにより、絶縁膜4の表面が清浄な状態でアモルファスシリコン膜7dを積層できる。
【0050】
次に、図4(d)に示すように、フォトリソグラフィ技術を用いて、アモルファスシリコン膜7d、およびn+型シリコン膜7eにエッチングを行い、島状の能動層7aおよび島状のn+型シリコン膜7eを形成する。このエッチングにおいても、SF6などのフッ素系のエッチングガスを用いた反応性イオンエッチング(ドライエッチング)を行う。
【0051】
次に、図4(e)に示すソース・ドレイン電極形成工程では、ソースメタル層(膜厚が5nmのモリブデン膜、膜厚が150nmのアルミニウム膜、および膜厚が50nmのモリブデン膜の積層膜)を形成した後、フォトリソグラフィ技術を用いてソースメタル層をパターニングし、ソース線6a、ドレイン電極6b(上電極6c)、ソース引き回し配線1y、ゲート引き回し配線1xの第2メタル配線6s、および共通配線1zを同時形成する。
【0052】
続いて、ソース線6aおよびドレイン電極6bをマスクとして用いてソース線6aとドレイン電極6bとの間のn+型シリコン膜7eをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、オーミックコンタクト層7b、7cが形成される。その際、能動層7aの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッチング用の画素トランジスタ1cが形成されるとともに、保持容量1hが形成される。
【0053】
次に、図4(f)に示すパッシベーション膜形成工程において、プラズマCVD法により、膜厚が250nmのシリコン窒化膜からなるパッシベーション膜8を形成した後、コンタクトホール形成工程において、フォトリソグラフィ技術を用いてパッシベーション膜8および層間絶縁膜4sに対してエッチングを行い、コンタクトホール81、82、89を形成する。このエッチングにおいても、SF6などのフッ素系のエッチングガスを用いた反応性イオンエッチング(ドライエッチング)を行う。
【0054】
次に、図4(g)に示す画素電極形成工程では、スパッタ法により、膜厚が100nmのITO膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用してパターニングし、画素電極2aおよび導電パターン2sを形成する。その結果、画素電極2aは、コンタクトホール81を介して上電極6cに電気的に接続される。また、導電パターン2sは、コンタクトホール82、89を介して第1メタル配線3sと第2メタル配線6sとを電気的に接続する。続いて、図3に示す配向膜19を形成するためのポリイミド膜を形成した後、ラビング処理を施す。
【0055】
このようにして大型基板の状態で各種配線やTFTを形成した素子基板10については
、別途形成した大型の対向基板20とシール材22で貼り合わせた後、所定のサイズに切断する。それにより、液晶注入口25が開口するので、液晶注入口25から素子基板10と対向基板20との間に液晶1fを注入した後、液晶注入口25を封止材26により封止する。
【0056】
(本形態の主な効果)
以上説明したように、本形態の液晶装置1において、複数本のゲート引き回し配線1xが平行に延びた平行配線領域1gでは、ゲート引き回し配線1xを一本おきに、層間絶縁膜4sの下層側に形成された第1メタル配線3sとする一方、他の1本おきのゲート引き回し配線1xについては層間絶縁膜4sの上層側に形成された第2メタル配線6sとし、かつ、平行配線領域1gにおいて、第1メタル配線3sおよび第2メタル配線6sを平面的に重なることなく並列させている。このため、ゲート引き回し配線1xを平面的に近接させても、大きな寄生容量が発生しない。また、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sは略0であり、第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭いので、平行配線領域1gの幅寸法を狭くすることができる。それ故、画像表示領域1aの外側領域1bにおいて、画像の表示に直接、寄与しない額縁領域の幅を狭くすることができる。特に本形態では、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅が略0であることから、平行配線領域1gの幅寸法を極限まで狭くすることができる。
【0057】
また、本形態では、複数本のゲート引き回し配線1xのいずれにおいても、1本の引き回し配線で第1メタル配線3sと第2メタル配線6sとが切り換わる箇所(接続領域1s)の数が等しいので、複数本のゲート引き回し配線1xにおいて、コンタクト抵抗に起因する配線抵抗のばらつきが発生しない。
【0058】
特に本形態では、複数本のゲート引き回し配線1xおよび複数本のソース引き回し配線1yのうち、複数本のゲート引き回し配線1xの方のみが第1メタル配線3sおよび第2メタル配線6sを備え、かつ、1本おきに位置するゲート引き回し配線1xが画像表示領域1aから平行配線領域1gに向かう途中の1箇所のみで第1メタル配線3sと第2メタル配線6sとの間で切り換わり、他の1本おきに位置するゲート引き回し配線1xは、平行配線領域1gからIC実装領域60に向かう途中の1箇所のみで第1メタル配線3sと第2メタル配線6sとが切り換わっている。すなわち、層間絶縁膜4sの下層側に位置するゲート線3aに対するゲート引き回し配線1xをゲート端子1iに到達させる際には、層間絶縁膜4sの上層側に位置する第2メタル配線6sにしているので、1本当たりの接続領域1sの数が1つでよい。従って、接続領域1sでのコンタクト抵抗に起因する配線抵抗の増大を抑えることができる。
【0059】
しかも、複数本のゲート引き回し配線1x、および複数本のソース引き回し配線1yは各々、ゲート端子1iおよびソース端子1jに到達する部分がソースメタルで形成された第2メタル配線6sで構成されているので、ゲート端子1iとソース端子1jとは同一の構造を有している。従って、ゲート線3aとソース線6aに対して共通の駆動用IC61を実装する場合でも、ゲート端子1iとソース端子1jとの間に高低差などがないので、実装の信頼性が高い。
【0060】
さらにまた、本形態では、ゲート引き回し配線1xを第1メタル配線3sと第2メタル配線6sとによって構成するため、層間絶縁膜4sおよびパッシベーション膜8にエッチング工程を行ってコンタクトホール89を形成する必要があるが、かかるエッチング工程は、ゲート絶縁層4eの上層側に能動層7aを構成する半導体膜を成膜した後に行う。このため、絶縁膜4(ゲート絶縁層4e)の成膜とアモルファスシリコン膜7dの成膜を連続的に行うことができるので、ゲート絶縁層4と能動層7aとの界面がレジストで汚染さ
れることを防止でき、画素トランジスタ1cの信頼性を向上することができる。
【0061】
[実施の形態2]
図5(a)、(b)、(c)は、本発明の実施の形態2に係る液晶装置の画素1つ分の平面図、A2−B2線、C2−D2線、E2−F2線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。なお、本形態および以下に説明するいずれの実施の形態でも、本形態の基本的な構成は、実施の形態1と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。
【0062】
実施の形態1では、第1メタル配線3sと第2メタル配線6sとを電気的に接続するにあたって、導電パターン2sを経由させたが、図5(a)、(b)、(c)に示すように、層間絶縁膜4sの上層に形成した第2メタル配線6sがコンタクトホール46を介して直接、第1メタル配線3sに電気的に接続するように構成してもよい。その他の形態は、実施の形態1と同様であるため、説明を省略する。なお、本形態の接続領域1sの構成は、実施の形態1に限らず、以下に説明するいずれの実施の形態に適用してもよい。
【0063】
[実施の形態3]
図6(a)、(b)、(c)は、本発明の実施の形態3に係る液晶装置の画素1つ分の平面図、A3−B3線、C3−D3線、E3−F3線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。図7(a)〜(g)は、本形態の液晶装置1に用いた素子基板10の製造方法を示す工程断面図である。
【0064】
実施の形態1では、ゲート絶縁層4e、誘電体層4c、および層間絶縁膜4sが同一の膜構成であったが、図6(a)、(b)、(c)に示すように、本形態では、ゲート絶縁層4eおよび層間絶縁膜4sの膜厚が誘電体層4cより厚くなっている。このように構成するにあたって、本形態では、ゲート線3aと、能動層7aを構成する半導体膜との層間には、絶縁膜4として、下層側の厚いシリコン窒化膜からなる下層側絶縁膜4aと、上層側の薄いシリコン窒化膜からなる上層側絶縁膜4bとが形成されており、画素トランジスタ1cのゲート絶縁層4eは下層側絶縁膜4aと上層側絶縁膜4bとの2層構造を有している。また、層間絶縁膜4sも、ゲート絶縁層4eと同様、下層側絶縁膜4aと上層側絶縁膜4bとの2層構造を有している。
【0065】
これに対して、保持容量1hの下電極3cと平面的に重なる領域では、下層側絶縁膜4aが厚さ方向の全体にわたって除去された除去領域41が形成されており、誘電体層4cは、上層側絶縁膜4bのみで構成されている。また、下電極3cの上層側のうち、下電極3cの端縁に沿っては絶縁膜4と同一厚の厚い部分が残っており、誘電体層4cは、この厚い絶縁膜で囲まれている。このため、下電極3cの縁部分や上電極6cの縁部分で発生しやすい耐電圧低下を防止することができる。
【0066】
ここで、上層側絶縁膜4bの膜厚は下層側ゲート絶縁層4aよりも薄い。また、下層側ゲート絶縁層下層側ゲート絶縁層4aは250〜500nmで好ましくは300nmであり、上層側絶縁膜4bの膜厚は50〜200nmで好ましくは100nmである。
【0067】
下層側ゲート絶縁層4aおよび上層側絶縁層4bの膜厚は、隣接するゲート引き回し配線1xの間に大きな寄生容量を抑えるという観点から設定される。また、下層側ゲート絶縁層4aおよび上層側絶縁層4bの膜厚は、画素トランジスタ1cの書き込み能力、寄生容量および保持容量1hのバランスを考慮した上で最適化して決められる。例えば、高精細で画素の寸法が小さな構造の場合(例えば1画素の短辺が40um以下)、画素1eにおける保持容量1h、液晶容量1pが小さくなるが、画素トランジスタ1cの最小寸法はフォトリソグラフィの解像度で律則される。このためこのような高精細画素では、画素トラ
ンジスタ1cの寄生容量が1画素全体の容量に占める割合が高くなる。この寄生容量の割合(以下、寄生容量比)が大きくなると、液晶装置1ではフリッカや、クロストーク、焼き付きといった表示品位の劣化を招くことが知られており、この寄生容量比が極力小さくなるように設計を行うのが一般的である。しかしながら前記のような高精細なレイアウトによって寄生容量比が制約を受ける場合、従来の手法では、これを改善することが困難である。しかし本発明の構造、プロセスを用いれば、画素トランジスタ1cのゲート絶縁層4eの膜厚を保持容量1hの側とは全く独立に設定・製造できる。すなわち、前記の高精細画素においては、ゲート絶縁層を標準的な条件よりも厚く設定することにより、画素トランジスタ1cの寄生容量を低減し、寄生容量比を小さくすることができる。なお、このような条件設定においては、画素トランジスタ1cの電流駆動能力(画素への信号書き込み能力)が低下するが、高精細画素は、書き込む画素容量1hそのものが小さくなっているため、このようにゲート絶縁層厚を厚くしても書き込み能力的には問題を生じないように設計をおこなうことができる。また、層間絶縁膜4sの膜厚も保持容量1hの側とは全く独立に設定・製造できる。
【0068】
本形態の液晶装置1においても、ゲート引き回し配線1xについては、引き回し配線同士が平行に延びた平行配線領域1gで、一本おきに、層間絶縁膜4sの下層側に形成された第1メタル配線3sとする一方、他の1本おきのゲート引き回し配線1xについては層間絶縁膜4sの上層側に形成された第2メタル配線6sとし、かつ、平行配線領域1gにおいて、第1メタル配線3sおよび第2メタル配線6sは平面的に重なることなく、かつ、平面的な隙間をあけずに並列しているなど、その他の構成は実施の形態1と同一であるため、説明を省略する。
【0069】
本形態の液晶装置1に用いた素子基板10を製造するにあたっては、まず、実施の形態1と同様、図7(a)に示すゲート線形成工程において、大型のガラス基板などの絶縁基板11の表面にゲートメタル層によって、ゲート線3a(ゲート電極)、容量線3b(下電極3c)、ゲート引き回し配線1xの第1メタル配線3sを同時形成する。
【0070】
次に、図7(b)に示す絶縁膜形成工程(下層側絶縁膜形成工程)において、プラズマCVD法により、絶縁膜4の下層側を構成する厚い下層側絶縁膜4aを形成する。本形態において、下層側絶縁膜4aは、膜厚が約300nmのシリコン窒化膜からなる。
【0071】
次に、図7(c)に示す薄膜化工程では、フォトリソグラフィ技術を用いて、下電極3cと平面的に重なる領域に開口を備えたレジストマスク(図示せず)を形成した後、下層側絶縁膜4aに対して、SF6などのフッ素系のエッチングガスによる反応性イオンエッチング(ドライエッチング)を行い、除去領域41を形成する。
【0072】
次に、図7(d)に示す絶縁膜形成工程(上層側絶縁膜形成工程)では、プラズマCVD法により、絶縁膜4の上層側を構成する薄い上層側絶縁膜4bを形成する。本形態において、上層側絶縁膜4bは、膜厚が約100nmのシリコン窒化膜からなる。その結果、ゲート線3a(ゲート電極)の上層側には、厚い下層側絶縁膜4aと、薄い上層側絶縁膜4bとからなる絶縁膜4(ゲート絶縁層4e)が形成される。また、第1メタル配線3sの上層側にも、厚い下層側絶縁膜4aと、薄い上層側絶縁膜4bとからなる絶縁膜4(層間絶縁膜4s)が形成される。これに対して、除去領域41では、下電極3cの上層に上層側絶縁膜4bのみからなる誘電体層4cが形成される。
【0073】
次に、図7(e)に示す半導体膜形成工程において、プラズマCVD法により、膜厚が150nmの真性のアモルファスシリコン膜7d、および膜厚が50nmのn+型シリコン膜7eを連続して形成する。その際、図7(d)に示す絶縁膜形成工程を行った素子基板10を真空雰囲気中に保持したまま、図7(e)に示す半導体膜形成工程を行い、素子
基板10を大気と接触させない。それにより、絶縁膜4の表面が清浄な状態でアモルファスシリコン膜7dを積層できる。
【0074】
次に、図7(f)に示すように、フォトリソグラフィ技術を用いて、アモルファスシリコン膜7d、およびn+型シリコン膜7eにエッチングを行い、島状の能動層7aおよび島状のn+型シリコン膜7eを形成する。このエッチングにおいても、SF6などのフッ素系のエッチングガスを用いた反応性イオンエッチング(ドライエッチング)を行う。
【0075】
次に、図7(g)に示すソース・ドレイン電極形成工程では、ソースメタル層(膜厚が5nmのモリブデン膜、膜厚が150nmのアルミニウム膜、および膜厚が50nmのモリブデン膜の積層膜)を形成した後、フォトリソグラフィ技術を用いてソースメタルをパターニングし、ソース線6a、ドレイン電極6b(上電極6c)、ソース引き回し配線1y、ゲート引き回し配線1xの第2メタル配線6s、および共通配線1zを同時形成する。続いて、ソース線6aおよびドレイン電極6bをマスクとして用いてソース線6aとドレイン電極6bとの間のn+型シリコン膜7eをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、オーミックコンタクト層7b、7cが形成される。その際、能動層7aの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッチング用の画素トランジスタ1cが形成されるとともに、保持容量1hが形成される。
【0076】
それ以降は、図4(a)を参照して説明したように、パッシベーション膜形成工程において、プラズマCVD法により、膜厚が250nmのシリコン窒化膜からなるパッシベーション膜8を形成した後、図4(f)に示すコンタクトホール形成工程において、コンタクトホール81、82、89を形成するなど、実施の形態1と同様であるため、説明を省略する。
【0077】
以上説明したように、本形態の液晶装置1においても、実施の形態1と同様、ゲート引き回し配線1xについては、引き回し配線同士が平行に延びた平行配線領域1gに、一本おきに、層間絶縁膜4sの下層側に形成された第1メタル配線3sとする一方、他の1本おきのゲート引き回し配線1xについては層間絶縁膜4sの上層側に形成された第2メタル配線6sとし、かつ、平行配線領域1gにおいて、第1メタル配線3sおよび第2メタル配線6sは平面的に重なることなく、かつ、平面的な隙間をあけずに並列している。しかも、本形態では、誘電体層4cを薄くして単位面積当たりの容量が高い保持容量1hを形成した場合でも、層間絶縁膜4sは、下層側絶縁膜4aと上層側絶縁膜4bとの2層構造になっており、膜厚が厚い。従って、引き回し配線に大きな寄生容量が発生することを防止しながら、平行配線領域1gの幅寸法を極限まで狭くすることができるなど、実施の形態1と同様な効果を奏する。
【0078】
また、絶縁膜4の膜厚を薄くして保持容量1hの誘電体層4cとして用いるため、画素トランジスタ1cのゲート耐電圧を低下させることなく、保持容量1hの単位面積当たりの静電容量を高めることができる。しかも、誘電体層4cを構成する上層側絶縁膜4bは、シリコン窒化膜(比誘電率が約7〜8)であり、シリコン酸化膜より誘電率が高いので、保持容量1hは、単位面積当たりの静電容量が高い。それ故、保持容量1hは、電荷の保持特性が高い一方、単位面積当たりの容量値が高くなった分、その占有面積を縮小すれば画素開口率を高めることができる。
【0079】
さらに、本形態によれば、層間絶縁膜4sおよびゲート絶縁層4eの膜厚を保持容量1hの側とは全く独立に設定・製造できるので、ゲート引き回し配線1xの間の寄生容量や画素トランジスタ1cの寄生容量を低減することができる。
【0080】
また、本形態では、絶縁膜4を部分的に薄くした部分を誘電体層4cとして用いるにあたって、下層側絶縁膜4aを残さず、上層側絶縁膜4bのみで誘電体層4cを構成したため、下層側絶縁膜4aを部分的に残す場合と違って、エッチング深さのばらつきに起因する保持容量1hの容量ばらつきを防止することができる。しかも、本形態では、絶縁膜4を部分的に薄くした部分を誘電体層4cとして用いるにあたって、下層側絶縁膜4aおよび上層側絶縁膜4bのうち、下層側絶縁膜4aを除去し、この下層側絶縁膜4aの上層に形成した上層側絶縁膜4bを誘電体層4cとして用いる。このような上層側絶縁膜4bであれば、下層側絶縁膜4aをドライエッチングにより除去する際の静電気やプラズマに晒されることがないので、上層側絶縁膜4bの欠陥密度が低い。それ故、保持容量1hの耐電圧の低下などといった不具合の発生を防止することができる。
【0081】
また、本形態では、上層側絶縁膜4b、能動層7aを構成するための真性のアモルファスシリコン膜7d、およびオーミックコンタクト層7b、7cを構成するためのn+型シリコン膜7eを連続成膜したので、清浄な上層側絶縁膜4bの上層にアモルファスシリコン膜7dを形成することができる。しかも、本形態では、上層側絶縁膜4b、アモルファスシリコン膜7d、およびオーミックコンタクト層7b、7cを構成する際、素子基板10を真空雰囲気中に保持し続けるため、上層側絶縁膜4bの表面の汚染を確実に防止することができる。それ故、絶縁膜4と能動層7aとの界面が清浄であり、画素トランジスタ1cの信頼性が高い。
【0082】
なお、本形態では、下層側絶縁膜4aに対してドライエッチングを行って除去領域41を形成したが、ウエットエッチングを行って除去領域41を形成してもよい。このような場合でも、上層側絶縁膜4bは、下層側絶縁膜4aに対するエッチング液に接触することもないので、上層側絶縁膜4bにピンホールが発生することがない。
【0083】
[実施の形態4]
図8(a)、(b)、(c)は、本発明の実施の形態4に係る液晶装置の画素1つ分の平面図、A4−B4線、C4−D4線、E4−F4線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【0084】
実施の形態1〜3では、パッシベーション膜8の上層に画素電極2aを形成したが、パッシベーション膜8の上層に平坦化層としての感光性樹脂層9を形成し、この上層に画素電極2aを形成してもよい。この場合、感光性樹脂層9にコンタクトホール91を形成し、パッシベーション膜8に対して、コンタクトホール91と重なる位置にコンタクトホール81を形成すればよい。
【0085】
ここで、感光性樹脂層9は、画像表示領域1aのみに形成され、画像表示領域1aの外側領域1bには形成されないので、ゲート引き回し配線1xの構成などは実施の形態1と同様である。すなわち、本形態の液晶装置1においても、ゲート引き回し配線1xについては、引き回し配線同士が平行に延びた平行配線領域1gに、一本おきに、層間絶縁膜4sの下層側に形成された第1メタル配線3sとする一方、他の1本おきのゲート引き回し配線1xについては層間絶縁膜4sの上層側に形成された第2メタル配線6sとし、かつ、平行配線領域1gにおいて、第1メタル配線3sおよび第2メタル配線6sは平面的に重なることなく、かつ、平面的な隙間をあけずに並列している。また、絶縁膜4の膜厚を薄くして保持容量1hの誘電体層4cとして用いるため、保持容量1hの単位面積当たりの静電容量を高めることができる。
【0086】
このような構成の素子基板10を製造するにあたっては、感光性樹脂層9を形成した後、パッシベーション膜8にコンタクトホール81を形成する以外は、実施の形態3と同様な工程を行うので、それらの説明を省略する。
【0087】
なお、本形態では、感光性樹脂層9を平坦化のために形成したが、半透過反射型の液晶装置では、反射表示領域に感光性樹脂層9を形成する一方、透過表示領域には感光性樹脂層9を形成せず、あるいは透過表示領域には薄い感光性樹脂層9を形成することにより、液晶層のリタデーションを反射表示領域と透過表示領域との間で調整することがある。このような場合には、本形態と同様な構成を採用することができる。なお、半透過反射型の液晶装置では、反射表示領域に対して感光性樹脂層9と画素電極2aの間に反射層を形成するが、その際、感光性樹脂層9の表面に微細な凹凸を形成すれば、反射層に光散乱性を付与することができるので、背景の写りこみなどを防止することができる。
【0088】
[実施の形態5]
図9(a)、(b)、(c)は、本発明の実施の形態5に係る液晶装置の画素1つ分の平面図、A5−B5線、C5−D5線、E5−F5線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【0089】
上記実施の形態3、4では、下層側絶縁膜4aを除去して誘電体層4cを薄くしたが、図9(a)、(b)、(c)に示すように、本形態では、上層側絶縁膜4bを除去して除去領域41′を形成し、誘電体層4cを層間絶縁膜4sやゲート絶縁層4eよりも薄くしてある。その他の構成は、実施の形態4と同様であるため、詳細な説明を省略する。
【0090】
このような構成の素子基板10を製造するにあたっても、絶縁膜4(ゲート絶縁層4e)の成膜と半導体膜の成膜とを連続的に行った後、絶縁膜4に対するエッチング工程を行えば。ゲート絶縁層4と能動層との界面がレジストで汚染されることを防止でき、画素トランジスタ1cの信頼性を向上することができる。
【0091】
[実施の形態6]
図10(a)、(b)、(c)は、本発明の実施の形態6に係る液晶装置の画素1つ分の平面図、A6−B6線、C5−D6線、E6−F6線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【0092】
上記実施の形態3〜5では、絶縁膜4を下層側絶縁膜4aと上層側絶縁膜4bの2層構造を採用したが、図10(a)、(b)、(c)に示すように、本形態では、絶縁膜4を1層の絶縁膜で構成するとともに、絶縁膜4を厚さ方向の途中位置までエッチングにより除去して除去領域41″を形成することにより、誘電体層4cを層間絶縁膜4sやゲート絶縁層4eよりも薄くしてある。その他の構成は、実施の形態4と同様であるため、詳細な説明を省略する。
【0093】
このような構成の素子基板10を製造するにあたっても、絶縁膜4(ゲート絶縁層4e)の成膜と半導体膜の成膜とを連続的に行った後、絶縁膜4に対するエッチング工程を行えば、ゲート絶縁層4eと能動層との界面がレジストで汚染されることを防止でき、画素トランジスタ1cの信頼性を向上することができる。
【0094】
[実施の形態7]
図11(a)、(b)、(c)は、本発明の実施の形態7に係る液晶装置の画素1つ分の平面図、A7−B7線、C7−D7線、E7−F7線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【0095】
上記実施の形態1〜6では、第1メタル配線3sと第2メタル配線6sとの間に、ゲート絶縁層4eと同一の膜構成の層間絶縁膜4sのみが介在する構成であったが、本形態では、第2メタル配線6sと層間絶縁膜4sの間に半導体膜7sが介在する。このような半
導体膜7sは、画素トランジスタ1cの能動層7aを形成する際、同時形成されたアモルファスシリコン膜である。その他の構成は、実施の形態1と同様であるため、説明を省略するが、本形態では、第2メタル配線6sと層間絶縁膜4sの間に半導体膜7sが介在するので、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅を0に設定した場合でも、ゲート引き回し配線1x間に大きな寄生容量が発生することを確実に防止しながら、平行配線領域1gの幅寸法を極限まで狭くすることができる。なお、本形態の構成は、実施の形態1に限らず、上記のいずれの実施の形態に適用してもよい。
【0096】
[実施の形態8]
上記実施の形態3〜5では、下層側絶縁膜4aおよび上層側絶縁膜4bのいずれをもシリコン窒化膜で構成したが、下層側絶縁膜4aおよび上層側絶縁膜4bの一方をシリコン窒化膜で構成し、他方をシリコン酸化膜で形成してもよい。この場合、層間絶縁膜4sやゲート絶縁層4eについてはシリコン窒化膜とシリコン酸化膜との2層構造とし、保持容量1hの誘電体層4cについては、シリコン酸化膜を除去してシリコン窒化膜のみで構成すればよい。このように構成した場合、シリコン酸化膜は、比誘電率がシリコン窒化膜よりも低いので、層間絶縁膜4sおよびゲート絶縁層4eは、低誘電体層を含むことになる。従って、ゲート引き回し配線1x間および画素トランジスタ1cに大きな寄生容量が発生することを確実に防止しながら、単位面積当たりの容量が高い保持容量1hを構成することができる。
【0097】
[その他の実施の形態]
上記実施の形態のいずれにおいても、図3(b)を参照して説明したように、ゲート引き回し配線1xについては、平行配線領域1gで、第1メタル配線3sおよび第2メタル配線6sは平面的に重なることなく並列し、かつ、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sを略0に設定したが、図12(a)に示すように、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sが第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭ければ、0に設定されていなくても、従来よりも平行配線領域1gの幅寸法を狭くすることができる。その際、第1メタル配線3sのライン幅L1と第2メタル配線6sのライン幅L2とが同一の構成を採用してもよいが、第1メタル配線3sおよび第2メタル配線6sを構成する導電材料の種類などによっては、図12(a)に示すように、第1メタル配線3sのライン幅L1と第2メタル配線6sのライン幅L2とを相違させてもよい。
【0098】
また、第1メタル配線3sと第2メタル配線6sとについては、平面的に重なっていない構成を採用してもよいが、図12(b)に示すように、第1メタル配線3sと第2メタル配線6sとが平面的にずれた位置に形成されて部分的に重なっている場合でも、第1メタル配線3sと第2メタル配線6sとの間の平面的な重なり幅Tが第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭ければ、第1メタル配線3sと第2メタル配線6sとの対向面積が狭いので、隣接するゲート引き回し配線1xの間に大きな容量が寄生することはない。特に、層間絶縁膜4eの膜厚が厚い場合、層間絶縁膜4eが低誘電率層を含んでいる場合、第1メタル配線3sと第2メタル配線6sとの層間に半導体膜が介在している場合には、第1メタル配線3sと第2メタル配線6sとが部分的に重なっている場合でも、隣接するゲート引き回し配線1xの間に大きな容量が寄生することはない。
【0099】
さらに、図12(c)に示すように、第1メタル配線3sと第2メタル配線6sとが平面的にずれた位置に形成されて一部が平面的に重なって、一部が平面的に離間している構成を採用した場合でも、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sおよび重なり幅Tが第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭ければ、隣接するゲート引き回し配線1xの間に大き
な容量が寄生することはない。特に、層間絶縁膜4eの膜厚が厚い場合、層間絶縁膜4eが低誘電率層を含んでいる場合、第1メタル配線3sと第2メタル配線6sとの層間に半導体膜が介在している場合には、第1メタル配線3sと第2メタル配線6sとが部分的に重なっている場合でも、隣接するゲート引き回し配線1xの間に大きな容量が寄生することはない。
【0100】
なお、上記実施の形態では、ゲート引き回し配線1xを第1メタル配線3sと第2メタル配線6sとにより構成したが、ソース引き回し配線1yを第1メタル配線3sと第2メタル配線6sとにより構成してもよく、ゲート引き回し配線1xおよびソース引き回し配線1yの双方を第1メタル配線3sと第2メタル配線6sとにより構成してもよい。
【0101】
また、上記実施の形態では、ゲート線3aにアルミニウム合金膜とモリブデン膜との多層膜(ゲートメタル)を用い、ソース線6aにアルミニウム膜とモリブデン膜との多層膜(ソースメタル)を用いたが、これらの配線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった導電膜を用いてもよい。また、上記実施の形態では能動層7aとして真性のアモルファスシリコン膜を用いたが、その他のシリコン膜を用いてもよい。
【0102】
また、上記実施の形態では、ボトムゲート構造の画素トランジスタについて示したが、画素領域内における画素トランジスタと画素領域外における画素トランジスタの構成については、トップゲート構造の画素トランジスタについて適用しても良い。
【0103】
また、上記実施の形態では、透過型の液晶装置を例に説明したが、半透過反射型の液晶装置や全反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、TNモード、ECBモード、VANモードのアクティブマトリクス型の液晶装置を例に説明したが、IPS(In−Plane Switching)モードの液晶装置(電気光学装置)に本発明を適用してもよい。
【0104】
さらに、電気光学装置として液晶装置に限らず、例えば、有機EL(エレクトロルミネッセンス)装置でも、有機EL膜を電気光学物質として保持する素子基板上の各画素に、画素トランジスタが形成され、画素トランジスタにゲート線およびソース線が形成されるので、かかる有機EL装置に本発明を適用してもよい。
【0105】
[電子機器の実施形態]
図13は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機などであり、表示情報出力源170、表示情報処理回路171、電源回路172、タイミングジェネレータ173、そして液晶装置1を有する。また、液晶装置1は、パネル175および駆動回路176を有しており、前述した液晶装置1を用いることができる。表示情報出力源170は、ROM(Read Only Memory)、RAM(Random
Access Memory)等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ173によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路171に供給する。表示情報処理回路171は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号CLKと共に駆動回路176へ供給する。電源回路172は、各構成要素に所定の電圧を供給する。
【図面の簡単な説明】
【0106】
【図1】(a)、(b)はそれぞれ、液晶装置(電気光学装置)をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのH−H′断面図である。
【図2】図1に示す液晶装置の素子基板の電気的な構成を示すブロック図である。
【図3】(a)、(b)、(c)は、本発明の実施の形態1に係る液晶装置の画素1つ分の平面図、A1−B1線、C1−D1線、E1−F1線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図4】図3に示す素子基板の製造方法を示す工程断面図である。
【図5】(a)、(b)、(c)は、本発明の実施の形態2に係る液晶装置の画素1つ分の平面図、A2−B2線、C2−D2線、E2−F2線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図6】(a)、(b)、(c)は、本発明の実施の形態3に係る液晶装置の画素1つ分の平面図、A3−B3線、C3−D3線、E3−F3線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図7】図6に示す素子基板の製造方法を示す工程断面図である。
【図8】(a)、(b)、(c)は、本発明の実施の形態4に係る液晶装置の画素1つ分の平面図、A4−B4線、C4−D4線、E4−F4線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図9】(a)、(b)、(c)は、本発明の実施の形態5に係る液晶装置の画素1つ分の平面図、A5−B5線、C5−D5線、E5−F5線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図10】(a)、(b)、(c)は、本発明の実施の形態6に係る液晶装置の画素1つ分の平面図、A6−B6線、C6−D6線、E6−F6線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図11】(a)、(b)、(c)は、本発明の実施の形態7に係る液晶装置の画素1つ分の平面図、A7−B7線、C7−D7線、E7−F7線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図12】(a)、(b)、(c)は、本発明のその他の実施の形態に係る液晶装置の説明図である。
【図13】本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。
【図14】従来の引き回し配線の説明図である。
【符号の説明】
【0107】
1・・液晶装置(電気光学装置)、1a・・画像表示領域(画素領域)、1b・・画像表示領域の外側領域、1e・・画素、1g・・平行配線領域、1h・・保持容量、1i・・ゲート端子、1j・・ソース端子、1x・・ゲート引き回し配線、1y・・ソース引き回し配線、2a・・画素電極、3a・・ゲート線、3s・・第1メタル配線、4・・絶縁膜、4c・・誘電体層、4s・・層間絶縁膜、4e・・ゲート絶縁層、6a・・ソース線、6s・・第2メタル配線、7s・・半導体膜、10・・素子基板、60・・IC実装領域、61・・駆動用IC、L1・・第1メタル配線のライン幅、L2・・第2メタル配線のライン幅、S・・第1メタル配線と第2メタル配線とのスペース幅、T・・第1メタル配線と第2メタル配線との重なり幅
【出願人】 【識別番号】304053854
【氏名又は名称】エプソンイメージングデバイス株式会社
【出願日】 平成18年6月20日(2006.6.20)
【代理人】 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉

【識別番号】100127661
【弁理士】
【氏名又は名称】宮坂 一彦


【公開番号】 特開2008−3118(P2008−3118A)
【公開日】 平成20年1月10日(2008.1.10)
【出願番号】 特願2006−169702(P2006−169702)