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【発明の名称】 定電圧回路
【発明者】 【氏名】永田 敏久

【氏名】上里 英樹

【氏名】吉井 宏治

【要約】 【課題】従来のフの字特性に近い特性を有しながら、消費電流の低下を図ることができる過電流保護回路を有した定電圧回路を得る。

【構成】出力電流ioの所定値及び所定の定電圧値Vxの交点と、出力電圧Vo及び出力電流ioが共にゼロであるゼロ点とを接続した負荷経線に交差することなく、出力電流ioが電流値iaに達すると、トランジスタM1から出力される電流の増加を抑制して出力電圧Voを低下させ、出力電圧Voが電圧値Vbまで低下すると、トランジスタM24及びM16がオフし、トランジスタM20のゲート電圧が上昇し出力電流ioが電流値icで制限されて出力電圧Voが低下し、出力電圧Voが電圧値Vdまで低下すると、トランジスタM22及びM21がオフし、トランジスタM20のゲート電圧が更に上昇し出力電流ioが電流値ieで制限されて出力電圧Voが更に低下するようにした。
【特許請求の範囲】
【請求項1】
出力電流が所定の第1制限電流値を超えると、出力電圧と出力電流をそれぞれ段階的に交互に減少させる過電流保護機能を備えた、所定の定電圧を生成して出力する定電圧回路において、
前記過電流保護機能作動時に、出力電圧と出力電流の減少特性を示した線は、出力電流の所定値及び前記所定の定電圧値の交点と、出力電圧及び出力電流が共にゼロであるゼロ点とを接続した負荷経線に交差することなく、出力電圧と出力電流がそれぞれ段階的に減少することを特徴とする定電圧回路。
【請求項2】
前記過電流保護機能が作動した際、出力電圧の最初の段階の低減幅は、他の段階の出力電圧の低減幅よりも小さくなるようにしたことを特徴とする請求項1記載の定電圧回路。
【請求項3】
出力電流が所定の第1制限電流値を超えると、出力電圧と出力電流をそれぞれ段階的に交互に減少させる過電流保護機能を備えた、所定の定電圧を生成して出力する定電圧回路において、
前記過電流保護機能が作動した際、出力電圧の最初の段階の低減幅は、他の段階の出力電圧の低減幅よりも小さくなるようにすることを特徴とする定電圧回路。
【請求項4】
所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力制御用トランジスタを有し、該出力制御用トランジスタから出力される電流が所定値を超えないように該出力制御用トランジスタの動作制御を行う過電流保護回路を備えた定電圧回路において、
前記過電流保護回路は、
前記出力制御用トランジスタから出力された電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部から出力された電流を所定の比率で分割する電流分割回路部と、
該電流分割回路部で分割された各電流の内、所定の1つの電流を電圧に変換して出力する電流−電圧変換回路部と、
前記出力端子から出力された出力電圧に応じて前記電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部と、
前記電流−電圧変換回路部で変換された電圧に応じて、前記出力制御用トランジスタに対して出力電流制御を行う出力電流制御回路部と、
を備え、
前記出力電流制御回路部は、前記電流−電圧変換回路部の出力電圧が所定の電圧になると、前記出力制御用トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、前記変換比率変更回路部は、前記出力端子から出力された出力電圧の低下に応じて、出力制御用トランジスタから出力される電流が減少するように前記電流−電圧変換回路部の電流−電圧変換比率を変えることを特徴とする定電圧回路。
【請求項5】
前記変換比率変更回路部は、前記出力電圧が所定の第1制限電圧まで低下すると、出力制御用トランジスタから出力される電流が減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を変えることを特徴とする請求項4記載の定電圧回路。
【請求項6】
前記変換比率変更回路部は、前記出力電圧が所定の第2制限電圧まで低下すると、出力制御用トランジスタから出力される電流が更に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を変えることを特徴とする請求項5記載の定電圧回路。
【請求項7】
前記第1制限電圧は、前記第2制限電圧よりも大きくなるように設定されることを特徴とする請求項6記載の定電圧回路。
【請求項8】
前記電流−電圧変換回路部は、電流を電圧に変換する複数の抵抗で構成されることを特徴とする請求項4、5、6又は7記載の定電圧回路。
【請求項9】
前記変換比率変更回路部は、電流−電圧変換回路部の対応する所定の抵抗を短絡する少なくとも1つのスイッチ素子を備え、該スイッチ素子は、前記出力端子から出力される出力電圧に応じてスイッチングを行い、該スイッチングによって電流−電圧変換回路部の合成抵抗値を変化させ電流−電圧変換回路部の電流−電圧変換比率を変えることを特徴とする請求項8記載の定電圧回路。
【請求項10】
前記電流−電圧変換回路部の少なくとも1つの抵抗は、トリミングによって抵抗値が設定されることを特徴とする請求項8又は9記載の定電圧回路。
【請求項11】
前記比例電流生成回路部は、出力制御用トランジスタのトランジスタサイズを小さくしたトランジスタである第1トランジスタで構成され、該第1トランジスタは、前記出力制御用トランジスタから出力された電流に比例した電流を出力することを特徴とする請求項4、5、6、7、8、9又は10記載の定電圧回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、過電流保護回路を備えた定電圧回路に関し、特にフの字特性を有する過電流保護回路を備えた定電圧回路に関する。
【背景技術】
【0002】
図9は、フの字特性を有する過電流保護回路を備えた従来の定電圧回路の例を示した回路図である。なお、定電圧回路における定電圧発生動作の説明を省略し、以下、フの字特性を有する過電流保護回路の動作説明を行う。
図9において、Pチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)M42は、ソースとゲートが、出力電流ioutを制御するドライバトランジスタをなすPMOSトランジスタM41のソースとゲートに対応して接続されている。このため、PMOSトランジスタM42のドレインからは、PMOSトランジスタM41のドレイン電流に比例した電流が出力される。
【0003】
PMOSトランジスタM42のドレイン電流は、PMOSトランジスタM44及びM45で構成された電流分割回路に入力される。PMOSトランジスタM44及びM45において、各ソースはそれぞれ接続されると共に各ゲートはそれぞれ接続されている。このことから、PMOSトランジスタM42のドレイン電流が、PMOSトランジスタM44とM45のトランジスタサイズ比に比例した電流値に分割され、PMOSトランジスタM44及びM45のドレイン電流となってそれぞれ出力される。
【0004】
PMOSトランジスタM44のドレイン電流は抵抗R53に流れて、抵抗R53の両端に電圧が発生する。該電圧が、Nチャネル型MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)M49のしきい値電圧に達すると、NMOSトランジスタM49がオンし、PMOSトランジスタM43をオンさせる。PMOSトランジスタM43のドレインは、PMOSトランジスタM41のゲートに接続されていることから、PMOSトランジスタM43がオンすると、PMOSトランジスタM41のゲート電圧を引き上げるように作用し、PMOSトランジスタM41から出力される電流ioutの増加が抑えられ、該出力電流ioutが出力される出力端子の電圧である定電圧回路100の出力電圧Voutが低下する。
【0005】
出力電圧Voutを検出するための抵抗R51と抵抗R52との接続部は、PMOSトランジスタM53〜M57、抵抗R54及びコンデンサC51で構成された差動増幅回路の一方の入力端をなすPMOSトランジスタM54のゲートに接続されている。該差動増幅回路の他方の入力端をなすPMOSトランジスタM55のゲートと負側電源電圧Vssとの間には、抵抗R55が接続されている。抵抗R55はPMOSトランジスタM58及びM59を介して正側電源電圧Vddから電流が供給されているため、PMOSトランジスタM55のゲートには所定の電圧が印加される。
【0006】
出力電圧Voutが所定の電圧になっている場合、前記差動増幅回路において、PMOSトランジスタM54のゲート電圧は、PMOSトランジスタM55のゲート電圧よりも高くなるように設定されている。出力電流ioutが過電流となって流れ出力電圧Voutが低下すると、出力電圧Voutの検出を行う抵抗R51と抵抗R52との接続部の電圧も低下し、PMOSトランジスタM54のゲート電圧を低下させる。PMOSトランジスタM54のゲート電圧がPMOSトランジスタM55のゲート電圧よりも低下すると、PMOSトランジスタM54のドレイン電流が増加し、PMOSトランジスタM54のドレイン電圧が上昇する。PMOSトランジスタM54のドレインにはNMOSトランジスタM51のゲートが接続されていることから、NMOSトランジスタM51はオンする。
【0007】
NMOSトランジスタM51がオンすると、NMOSトランジスタM51のドレインに接続されているPMOSトランジスタM50がオンする。PMOSトランジスタM50は、PMOSトランジスタM52とカレントミラー回路を形成しており、PMOSトランジスタM52もオンする。PMOSトランジスタM52のドレインは、PMOSトランジスタM41のゲートに接続されているため、PMOSトランジスタM52がオンすると、PMOSトランジスタM41のゲート電圧を上昇させ、PMOSトランジスタM41のドレイン電流、すなわち出力電流ioutを減少させる。出力電圧Voutと出力電流ioutとの関係を示した特性は、図10のようにフの字特性になる。
【0008】
また、負荷短絡やハーフショートによって出力電圧が低下した場合、これを電圧検出回路で検出し、この検出信号に基づいて保護回路から電流制限回路に動作信号を供給し、電流制限回路がこれにより制御部に停止信号を出力することによって負荷に電流を供給するスイッチング素子を非導通状態に保持するようにしたものがあった(例えば、特許文献1参照。)。
【特許文献1】特公平7−46291号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
一方、近年電子機器の省電力化が求められ、定電圧回路をなす電源回路においても低消費電流化の要求が強く、該定電圧回路に設けられた保護回路の消費電流も小さくすることが求められている。
しかし、図9で示しているように、従来の過電流保護回路は、差動増幅回路を使用していることから、該差動増幅回路の消費電流を小さくするために、PMOSトランジスタM53で設定されるバイアス電流を小さくすると、差動増幅回路の応答速度が遅くなり、位相補償が難しくなる。
【0010】
前記位相補償が適切でないと、図10の出力電圧Voutが低下しながら出力電流ioutが減少する領域で、前記差動増幅回路の動作が不安定となり発振を起こすという問題があった。前記差動増幅回路の位相補償は、図9の抵抗R54とコンデンサC51の時定数を変更することによってある程度可能であるが、バイアス電流を0近くまで下げることはできなかった。
【0011】
本発明は、上記のような問題を解決するためになされたものであり、従来のフの字特性に近い特性を有しながら、消費電流の低下を図ることができる過電流保護回路を有した定電圧回路を得ることを目的とする。
【課題を解決するための手段】
【0012】
この発明に係る定電圧回路は、出力電流が所定の第1制限電流値を超えると、出力電圧と出力電流をそれぞれ段階的に交互に減少させる過電流保護機能を備えた、所定の定電圧を生成して出力する定電圧回路において、
前記過電流保護機能作動時に、出力電圧と出力電流の減少特性を示した線は、出力電流の所定値及び前記所定の定電圧値の交点と、出力電圧及び出力電流が共にゼロであるゼロ点とを接続した負荷経線に交差することなく、出力電圧と出力電流がそれぞれ段階的に減少するものである。
【0013】
具体的には、前記過電流保護機能が作動した際、出力電圧の最初の段階の低減幅は、他の段階の出力電圧の低減幅よりも小さくなるようにした。
【0014】
また、この発明に係る定電圧回路は、出力電流が所定の第1制限電流値を超えると、出力電圧と出力電流をそれぞれ段階的に交互に減少させる過電流保護機能を備えた、所定の定電圧を生成して出力する定電圧回路において、
前記過電流保護機能が作動した際、出力電圧の最初の段階の低減幅は、他の段階の出力電圧の低減幅よりも小さくなるようにするものである。
【0015】
また、この発明に係る定電圧回路は、所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力制御用トランジスタを有し、該出力制御用トランジスタから出力される電流が所定値を超えないように該出力制御用トランジスタの動作制御を行う過電流保護回路を備えた定電圧回路において、
前記過電流保護回路は、
前記出力制御用トランジスタから出力された電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部から出力された電流を所定の比率で分割する電流分割回路部と、
該電流分割回路部で分割された各電流の内、所定の1つの電流を電圧に変換して出力する電流−電圧変換回路部と、
前記出力端子から出力された出力電圧に応じて前記電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部と、
前記電流−電圧変換回路部で変換された電圧に応じて、前記出力制御用トランジスタに対して出力電流制御を行う出力電流制御回路部と、
を備え、
前記出力電流制御回路部は、前記電流−電圧変換回路部の出力電圧が所定の電圧になると、前記出力制御用トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、前記変換比率変更回路部は、前記出力端子から出力された出力電圧の低下に応じて、出力制御用トランジスタから出力される電流が減少するように前記電流−電圧変換回路部の電流−電圧変換比率を変えるものである。
【0016】
この場合、前記変換比率変更回路部は、前記出力電圧が所定の第1制限電圧まで低下すると、出力制御用トランジスタから出力される電流が減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を変えるようにした。
【0017】
また、前記変換比率変更回路部は、前記出力電圧が所定の第2制限電圧まで低下すると、出力制御用トランジスタから出力される電流が更に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を変えるようにした。
【0018】
具体的には、前記第1制限電圧は、前記第2制限電圧よりも大きくなるように設定されるようにした。
【0019】
また、具体的には、前記電流−電圧変換回路部は、電流を電圧に変換する複数の抵抗で構成されるようにした。
【0020】
また、前記変換比率変更回路部は、電流−電圧変換回路部の対応する所定の抵抗を短絡する少なくとも1つのスイッチ素子を備え、該スイッチ素子は、前記出力端子から出力される出力電圧に応じてスイッチングを行い、該スイッチングによって電流−電圧変換回路部の合成抵抗値を変化させ電流−電圧変換回路部の電流−電圧変換比率を変えるようにした。
【0021】
具体的には、前記電流−電圧変換回路部の少なくとも1つの抵抗は、トリミングによって抵抗値が設定されるようにしてもよい。
【0022】
一方、前記比例電流生成回路部は、出力制御用トランジスタのトランジスタサイズを小さくしたトランジスタである第1トランジスタで構成され、該第1トランジスタは、前記出力制御用トランジスタから出力された電流に比例した電流を出力するようにしてもよい。
【発明の効果】
【0023】
本発明の定電圧回路によれば、低消費電流でしかも発振等の不安定な動作のない、フの字特性に近似した出力電圧と出力電流の制限特性を有する過電流保護回路を備えることができる。
【発明を実施するための最良の形態】
【0024】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における定電圧回路の例を示した回路図である。
図1において、定電圧回路1は、出力端子OUTから出力される出力電流ioを制御して、出力端子OUTから出力される出力電圧Voが所定の電圧で一定になるようにするものであり、出力電流ioに対する過電流保護回路2を備えている。過電流保護回路2は、出力電圧Voと出力電流ioとの関係がフの字特性に近似した特性をなすように動作する。
【0025】
定電圧回路1は、過電流保護回路2と、所定の基準電圧Vrを生成して出力する基準電圧発生回路3と、出力電圧Voを抵抗R1及びR2で分圧して出力する出力電圧検出回路4と、該出力電圧検出回路4から出力された分圧電圧VFBと基準電圧Vrとの差電圧を増幅して出力する誤差増幅器5と、該誤差増幅器5からの出力信号に応じて出力電流ioの制御を行って出力電圧Voを一定電圧になるように制御するドライバトランジスタをなすPMOSトランジスタM1とを備えている。また、過電流保護回路2は、PMOSトランジスタM2〜M15、NMOSトランジスタM16〜M27及び抵抗R3〜R5で構成されている。
【0026】
なお、PMOSトランジスタM1は出力制御用トランジスタを、抵抗R1及びR2は出力電圧検出回路をそれぞれなし、PMOSトランジスタM2は比例電流生成回路部及び第1トランジスタを、PMOSトランジスタM4及びM5は電流分割回路部を、PMOSトランジスタM10,M12及びNMOSトランジスタM16,M24,M25は分割比率制御回路部をそれぞれなす。また、抵抗R3及びR4は電流−電圧変換回路部を、PMOSトランジスタM3、NMOSトランジスタM20及び抵抗R5は出力電流制御回路部を、PMOSトランジスタM7,M9及びNMOSトランジスタM21〜M23は変換比率変更回路部をそれぞれなす。また、NMOSトランジスタM22は第5トランジスタを、NMOSトランジスタM24は第4トランジスタをそれぞれなす。
【0027】
正側電源電圧Vddと出力端子OUTとの間には、PMOSトランジスタM1が接続され、出力端子OUTと負側電源電圧Vssとの間には抵抗R1とR2との直列回路が接続されている。抵抗R1と抵抗R2との接続部は、誤差増幅器5の非反転入力端に接続され、誤差増幅器5の反転入力端には基準電圧Vrが入力されている。誤差増幅器5の出力端は、PMOSトランジスタM1のゲートに接続されている。誤差増幅器5は、分圧電圧VFBが基準電圧VrになるようにPMOSトランジスタM1の動作制御を行い、出力電流ioの制御を行って出力電圧Voを一定電圧になるように制御する。
【0028】
PMOSトランジスタM2のソースはPMOSトランジスタM1のソースに、PMOSトランジスタM2のゲートはPMOSトランジスタM1のゲートにそれぞれ接続されているため、PMOSトランジスタM1のドレイン電流に比例した電流がPMOSトランジスタM2のドレインから流れる。PMOSトランジスタM2のドレイン電流は、PMOSトランジスタM4〜M6で構成されたカレントミラー回路におけるPMOSトランジスタM4及びM5の各ソースに供給され、PMOSトランジスタM4及びM5のトランジスタサイズに比例した電流に分割され、PMOSトランジスタM4及びM5のドレイン電流となってそれぞれ出力される。
【0029】
前記分割された一方の電流であるPMOSトランジスタM4のドレイン電流は、直列に接続された抵抗R3及びR4に供給される。なお、抵抗R4の両端には通常はオンしているNMOSトランジスタM21が並列に接続されて短絡されている。抵抗R3とPMOSトランジスタM4のドレインとの接続部は、NMOSトランジスタM20のゲートに接続されている。抵抗R3と抵抗R4の直列回路の両端電圧が、NMOSトランジスタM20のしきい値電圧になるとNMOSトランジスタM20がオンする。
【0030】
NMOSトランジスタM20のドレインにはPMOSトランジスタM3のゲートが接続されているため、NMOSトランジスタM20がオンするとPMOSトランジスタM3もオンする。PMOSトランジスタM3のソースはPMOSトランジスタM1のソースに、PMOSトランジスタM3のドレインはPMOSトランジスタM1のゲートにそれぞれ接続されているため、PMOSトランジスタM3がオンすると、PMOSトランジスタM1のゲート電圧を制御して、出力電流ioの増加を抑制し出力電圧Voを低下させるようにする。
【0031】
これは、出力電圧Voと出力電流ioの関係を示した図2における(a)点の状態を示している。すなわち、出力電流ioが第1制限電流値iaになると、NMOSトランジスタM20がオンし、PMOSトランジスタM3によって出力電流ioが第1制限電流値iaに制限されるように過電流保護回路2によってPMOSトランジスタM1の動作制御が行われ、出力電圧Voは低下する。
【0032】
一方、NMOSトランジスタM24のゲートには分圧電圧VFBが入力されており、NMOSトランジスタM24には、トランジスタサイズを大きくしたものを使用している。定電圧回路1が正常に作動している間は、分圧電圧VFBと基準電圧Vrは同電圧になるように制御されているため、この状態では、NMOSトランジスタM24はオンしている。出力電圧Voの低下に伴って分圧電圧VFBが低下し、出力電圧Voが図2の(b)点の電圧Vbまで低下すると、NMOSトランジスタM24はオフする。すなわち、NMOSトランジスタM24は、第1制限電圧Vbを検出するためのトランジスタをなす。
【0033】
NMOSトランジスタM24のドレインはNMOSトランジスタM25のゲートに接続されているため、NMOSトランジスタM24がオフすると、NMOSトランジスタM25がオンし、NMOSトランジスタM25のドレイン電圧を低下させる。NMOSトランジスタM25のドレインはNMOSトランジスタM16とM17の各ゲートに接続されているため、NMOSトランジスタM16及びM17はそれぞれオフする。
【0034】
NMOSトランジスタM16がオフすると、出力電流ioに比例したPMOSトランジスタM2のドレイン電流を分割しているPMOSトランジスタM5のドレイン電流の電流経路が遮断されるため、PMOSトランジスタM2のドレイン電流は、すべてPMOSトランジスタM4に流れるようになる。この結果、抵抗R3の両端電圧が上昇し、NMOSトランジスタM20のドレイン電流が増加してPMOSトランジスタM3のゲート電圧が低下し、PMOSトランジスタM1のゲート電圧を上昇させて出力電流ioを減少させる。これは、図2の(c)点の状態を示している。すなわち、出力電流ioが電流値icになると、NMOSトランジスタM16がオフし、PMOSトランジスタM3によって出力電流ioが第2制限電流値icに制限されるように過電流保護回路2によってPMOSトランジスタM1の動作制御が行われ、出力電圧Voは低下する。
【0035】
また、NMOSトランジスタM22のゲートには、分圧電圧VFBが入力されている。NMOSトランジスタM22には、NMOSトランジスタM24よりもトランジスタサイズが大きなもの又はしきい値電圧が小さいものを使用している。定電圧回路1が正常に作動している間は、NMOSトランジスタM24と同様、NMOSトランジスタM22はオンしている。出力電圧Voの低下に伴って、分圧電圧VFBが低下し、出力電圧Voが図2の(d)点の電圧Vdまで低下すると、NMOSトランジスタM22はオフする。すなわち、NMOSトランジスタM22は、第2制限電圧Vdを検出するためのトランジスタをなす。
【0036】
NMOSトランジスタM22のドレインはNMOSトランジスタM23のゲートに接続されているため、NMOSトランジスタM22がオフすると、NMOSトランジスタM23がオンし、NMOSトランジスタM23のドレイン電圧を低下させる。NMOSトランジスタM23のドレインはNMOSトランジスタM21のゲートに接続されているため、NMOSトランジスタM21はオフする。
【0037】
NMOSトランジスタM21がオフすると、抵抗R3だけに流れていたPMOSトランジスタM2のドレイン電流が抵抗R4にも流れる。このため、NMOSトランジスタM20のゲート電圧が上昇し、NMOSトランジスタM20及びPMOSトランジスタM3を介して、PMOSトランジスタM1のゲート電圧を上昇させて出力電流ioを減少させる。これは、図2の(e)点の状態を示している。すなわち、出力電流ioが電流値ieになると、NMOSトランジスタM21がオフし、PMOSトランジスタM3によって出力電流ioが第3制限電流値ieに制限されるように過電流保護回路2によってPMOSトランジスタM1の動作制御が行われ、出力電圧Voは低下する。このように定電圧回路1の出力電流ioが第1制限電流iaまで大きくなると、出力電圧Voと出力電流ioが概略フの字になるように階段状に低下する。
【0038】
次に、過電流保護回路2の作動開始について説明する。
NMOSトランジスタM26は、デプレッション型のMOSトランジスタであり、ゲートが接地電圧に接続されているため、所定のドレイン電流が流れるように作用している。NMOSトランジスタM26のドレインには、NMOSトランジスタM27のゲートとPMOSトランジスタM14のドレインがそれぞれ接続されている。また、PMOSトランジスタM14のソースにはPMOSトランジスタM13のドレインが接続されている。
【0039】
PMOSトランジスタM13のソースはPMOSトランジスタM1のソースに、PMOSトランジスタM13のゲートはPMOSトランジスタM1のゲートにそれぞれ接続されているため、PMOSトランジスタM13のドレイン電流は、出力電流ioに比例した電流になる。PMOSトランジスタM13のドレイン電流が、バイアス電圧設定用のPMOSトランジスタM14を介してNMOSトランジスタM26のドレイン電流になる。
【0040】
定電圧回路1の出力電流ioが所定の電流値iaになると、NMOSトランジスタM26のドレイン電圧が、NMOSトランジスタM27のしきい値電圧を超え、NMOSトランジスタM27がオンする。NMOSトランジスタM27がオンすると、NMOSトランジスタM27のドレインにゲートがそれぞれ接続されているPMOSトランジスタM8及びM11がそれぞれオンし、NMOSトランジスタM22とNMOSトランジスタM24のドレインが、電流源であるPMOSトランジスタM7及びM10に対応して接続され、NMOSトランジスタM22とNMOSトランジスタM24は、それぞれ機能するようになる。PMOSトランジスタM7,M9,M10,M12,M15は、それぞれ定電流源をなし、各ゲートには基準電圧発生回路3からの所定のバイアス電圧Vbiasがそれぞれ入力されている。
【0041】
次に、図3は、基準電圧発生回路3の回路例を示した図である。
図3において、基準電圧発生回路3は、PMOSトランジスタM31、デプレッション型のNMOSトランジスタM32、及びエンハンスメント型のNMOSトランジスタM33で構成されている。なお、NMOSトランジスタM32は第2トランジスタを、NMOSトランジスタM33は第3トランジスタをそれぞれなす。正側電源電圧Vddと負側電源電圧Vss、図1の場合は接地電圧との間にPMOSトランジスタM31、NMOSトランジスタM32及びNMOSトランジスタM33が直列に接続されている。
【0042】
PMOSトランジスタM31においてゲートはドレインに接続され、NMOSトランジスタM32においてゲートはソースに接続され、NMOSトランジスタM33においてゲートはドレインに接続されている。PMOSトランジスタM31及びNMOSトランジスタM32の接続部からバイアス電圧Vbiasが出力され、NMOSトランジスタM32とNMOSトランジスタM33との接続部から基準電圧Vrが出力される。PMOSトランジスタM31は、PMOSトランジスタM7、M9、M10、M12及びM15とそれぞれカレントミラー回路を形成しており、PMOSトランジスタM31、M7及びM10はカレントミラー回路部をなしている。
【0043】
エンハンスメント型のNMOSトランジスタM33と同型でトランジスタサイズが大きいNMOSトランジスタM22やNMOSトランジスタM24は、エンハンスメント型のNMOSトランジスタM33と同じドレイン電流を流すために必要なゲート・ソース間電圧がNMOSトランジスタM33よりも小さくてよい。したがって、前述した第1制限電圧Vb及び第2制限電圧Vdを検出する各検出回路を構成することができる。
【0044】
なお、前記説明において、第1制限電圧Vb及び第2制限電圧Vdを検出する電圧検出用回路にトランジスタサイズの異なるMOSトランジスタを複数使用して出力電圧Voの低下を多段に検出し、しかもPMOSトランジスタM4と抵抗R3との接続部の電圧を多段に変換させるようにすると、出力電流ioをよりフの字特性に近い特性に制限することができる。
【0045】
また、前記説明において、抵抗R3及びR4はそれぞれ1つの抵抗で構成されている場合を例にして説明したが、抵抗R3及び抵抗R4を、それぞれ複数の抵抗を直列に接続すると共に該各抵抗のすべて又は一部にそれぞれヒューズを並列に接続する構成にしてもよい。このようにすることによって、該各ヒューズをレーザトリミングによって選択的に切断して抵抗R3及びR4をそれぞれ所望の抵抗値に設定することができる。
【0046】
例えば、抵抗R3は、図4で示すように、直列に接続された2つの抵抗R31及びR32と抵抗R31に並列に接続されたヒューズF3で構成され、該ヒューズF3を切断するか否かによって抵抗R3の抵抗値を変えることができる。同様に、例えば、抵抗R4は、図5で示すように、直列に接続された2つの抵抗R41及びR42と抵抗R41に並列に接続されたヒューズF4で構成され、該ヒューズF4を接続するか否かによって抵抗R4の抵抗値を変えることができる。
【0047】
また、NMOSトランジスタM22及びNMOSトランジスタM24は、それぞれ1つのNMOSトランジスタで構成されている場合を例にして説明したが、NMOSトランジスタM22及びM24を、それぞれ複数のNMOSトランジスタと該各NMOSトランジスタのすべて又は一部にそれぞれ直列に接続された各ヒューズとで構成するようにしてもよい。ヒューズとNMOSトランジスタとの各直列回路、及びヒューズが接続されていないNMOSトランジスタがある場合は該NMOSトランジスタがそれぞれ並列に接続されている。このようにすることによって、該各ヒューズをレーザトリミングによって選択的に切断してNMOSトランジスタM22及びM24をそれぞれ所望の電流駆動能力に設定することができる。このことは、NMOSトランジスタM22及びM24の各トランジスタサイズを変えることと同じである。
【0048】
例えば、NMOSトランジスタM22は、図6で示すように、NMOSトランジスタM221〜M224及びNMOSトランジスタM222〜M224に対応して直列に接続されたヒューズF221〜F223で構成されている。NMOSトランジスタM22は、該ヒューズF221〜F223を切断するか否か及び該ヒューズF221〜F223のいずれを切断するか否かによって電流駆動能力、すなわちトランジスタサイズを変えることができる。また、例えば、NMOSトランジスタM24は、図7で示すように、NMOSトランジスタM241,M242及びNMOSトランジスタM242に直列に接続されたヒューズF241で構成されている。NMOSトランジスタM24は、該ヒューズF241を切断するか否かによって電流駆動能力、すなわちトランジスタサイズを変えることができる。
【0049】
一方、NMOSトランジスタM22及びM24のしきい値電圧は温度によって変動することから、第1制限電圧Vb及び第2制限電圧Vdが変動する。例えば、高温時には第1制限電圧Vb及び第2制限電圧Vdが低下し、図2の(b)点及び(d)点でのPMOSトランジスタM1の発熱量が大きくなり、更に温度が上昇して第1制限電圧Vb及び第2制限電圧Vdが低下する。そこで、基準電圧発生回路3のPMOSトランジスタM31及びNMOSトランジスタM32,M33に流れる電流の温度依存性が、NMOSトランジスタM22,M24の温度による各しきい値電圧及び各β値の変化によって打ち消されるように回路定数を調整することで第1制限電圧Vb及び第2制限電圧Vdが温度によって変化しないようにすることができる。
【0050】
例えば、PMOSトランジスタM31のドレイン・ソース間電流idsが流れることにより、カレントミラー回路を形成するPMOSトランジスタM31及びM10のトランジスタサイズ比に応じたドレイン・ソース間電流ids(定電流)がPMOSトランジスタM10に流れる。同時に、カレントミラー回路を形成するPMOSトランジスタM31及びM7のトランジスタサイズ比に応じたドレイン・ソース間電流ids(定電流)がPMOSトランジスタM7に流れる。
【0051】
温度変化によって、NMOSトランジスタM32のしきい値電圧及びβ値が変動し、NMOSトランジスタM32のドレイン・ソース間電流idsが変動すると、PMOSトランジスタM31のドレイン・ソース間電流idsも同じく変動する。これに伴って、PMOSトランジスタM10及びM7の各ドレイン・ソース間電流idsも、PMOSトランジスタM31との各トランジスタサイズ比に応じてそれぞれ変動する。
【0052】
このことから、NMOSトランジスタM24及びM22の温度変動による各しきい値電圧及び各β値のそれぞれの変化で、PMOSトランジスタM10及びM7の各ドレイン・ソース間電流の変化を打ち消すことにより、NMOSトランジスタM25及びM23がオン/オフする分圧電圧VFBの電圧レベルが温度に依存しないようにする。このことにより、第1制限電圧Vb及び第2制限電圧Vdが温度に依存しないようにすることができ、これはNMOSトランジスタM32,M24,M22の各トランジスタサイズの調整によって実現することができる。
【0053】
また、前記説明ではNMOSトランジスタM22及びM24の各ゲートには、分圧電圧VFBがそれぞれ入力されるようにしたが、図8で示すように、NMOSトランジスタM22及びM24の各ゲートに出力電圧Voがそれぞれ入力されるようにしてもよい。
【0054】
このように、本第1の実施の形態における定電圧回路は、過電流保護回路2によって、出力電流ioが第1制限電流iaに達すると、PMOSトランジスタM1から出力される電流の増加を抑制して出力電圧Voを低下させるようにPMOSトランジスタM1を制御し、出力電圧Voが所定の第1制限電圧Vbまで低下すると、NMOSトランジスタM24がオフしてNMOSトランジスタM16がオフし、NMOSトランジスタM20のゲート電圧が上昇し、PMOSトランジスタM1のゲート電圧を上昇させて出力電流ioが第2制限電流値icで制限されて出力電圧Voを低下させ、出力電圧Voが所定の第2制限電圧Vdまで低下すると、NMOSトランジスタM22がオフしてNMOSトランジスタM21がオフし、NMOSトランジスタM20のゲート電圧が更に上昇し、PMOSトランジスタM1のゲート電圧を更に上昇させて出力電流ioが第3制限電流値ieで制限されて出力電圧Voを更に低下させる。
【0055】
このようなことから、出力電流ioに対する制限電流値をステップ状に変化させ該制限電流値と出力電圧Voの組み合わせを階段状に変化させることができ、発振等の発生を防止できると共に消費電流の低減を図ることができる。
【0056】
なお、図2において、通常時の出力電圧Voの所定の電圧値Vxと第1制限電圧値Vbとの電圧差は小さい方がよく、すなわち第1制限電圧値Vbは大きい方がよい。このようにする理由は、第1制限電流値iaのまま出力電圧Voが低下すると多大な熱が発生するため、第1制限電圧値Vbを大きく設定することで該発熱を小さくするという効果を得ることにある。また、図2において、発熱を小さくするために、第2制限電圧値Vdは、周囲温度及びプロセスのばらつきを含めた最小値が0Vにならない程度に小さくするがよい。したがって、図2は、図11で示すような特性をなすようにするとよい。
【0057】
図11で示すように第1制限電圧値Vbを大きくすると共に第2制限電圧値Vdを小さくするには、次の(I)〜(III)の3つの条件のいずれか1つを満たすか、又は(I)及び(II)の各条件をそれぞれ満たすようにすればよい。
(I)NMOSトランジスタM24のしきい値電圧がNMOSトランジスタM22のしきい値電圧よりも大きくなるようにする。
(II)NMOSトランジスタM24のトランジスタサイズがNMOSトランジスタM22のトランジスタサイズよりも小さくなるようにする。
(III)NMOSトランジスタM22及びM24の各しきい値電圧及び各トランジスタサイズをそれぞれ同じにして、NMOSトランジスタM24のゲートに分圧電圧VFBを、NMOSトランジスタM22のゲートに出力電圧Voをそれぞれ入力するようにする。
【0058】
ここで、図11において、破線で示した特性は、定電圧回路1の仕様上の出力電流ioの最大値と出力電圧Voの設定値Vxの交点と、出力電圧Voが0Vで出力電流ioが0Aである点とをつないだ線であり、これを負荷経線L1と呼ぶ。
第3制限電流値ieは、出力短絡時の発熱を低減させるために小さくする方がよいが、電源投入時の立ち上がり時間は、第3制限電流値ieを小さくすると遅くなる。このため、パッケージの許容損失を含めて第3制限電流値ieを最適値に設定するようにする。
【0059】
ここで、第2制限電圧値Vdと第3制限電流値ieとの交点Pは、図11の斜線部に入らないようにしなくてはならない。これは、仕様の出力電流ioの最大値を抵抗負荷で使用すると、電源投入時の出力は負荷経線L1上を立ち上がるため、交点Pが図11の斜線部に入っていると過電流保護回路2によって出力が立ち上がらなくなるためである。したがって、図12で示すように、負荷経線L1と第3制限電流値ieとの交点Pが、周囲温度及びプロセスのばらつきを含む第2制限電圧値Vdのばらつきを含めた最小値となるように、第2制限電圧値Vdを設定すれば発熱を最小限に抑えることができる。
【0060】
このように第2制限電圧値Vdを設定することにより、出力電圧Voが0Vになる短絡時の発熱を低減するためには第3制限電流値ieが小さいことが望ましいが、第2制限電圧値Vdを小さく設定することで図11で示した斜線部分に前記交点Pが入らない範囲で第3制限電流値ieをより小さくすることができる。また、出力電流ioに急峻な変動があった場合に、出力電圧が変動して一時的に第2制限電圧値Vd以下となり、かつそのときの出力電流ioが第3制限電流値ieよりも大きければ、出力電圧Voは製品の設定出力電圧へ復帰しない。このため、第2制限電圧値Vdを小さく設定することができればこのような状態になりにくく、より急峻に出力電流ioが変動する場合でも使用することができると共に、出力電圧Voを安定させるための外付けのコンデンサの容量を小さくすることができ小型化及び軽量化を図ることができる。
【0061】
第2の実施の形態.
図13は、本発明の第2の実施の形態における定電圧回路の例を示した回路図である。
図13において、定電圧回路1aは、出力端子OUTから出力される出力電流ioを制御して、出力端子OUTから出力される出力電圧Voが所定の電圧で一定になるようにするものであり、出力電流ioに対する過電流保護回路2aを備えている。過電流保護回路2aは、出力電圧Voと出力電流ioとの関係がフの字特性に近似した特性をなすように動作する。
【0062】
定電圧回路1aは、過電流保護回路2aと、所定の基準電圧Vrを生成して出力する基準電圧発生回路3aと、出力電圧Voを抵抗R71及びR72で分圧して出力する出力電圧検出回路4aと、該出力電圧検出回路4aから出力された分圧電圧VFBと基準電圧Vrとの差電圧を増幅して出力する誤差増幅器5aと、該誤差増幅器5aからの出力信号に応じて出力電流ioの制御を行って出力電圧Voを一定電圧になるように制御するドライバトランジスタをなすPMOSトランジスタM71とを備えている。また、過電流保護回路2aは、PMOSトランジスタM72〜M76、NMOSトランジスタM77〜M81及び抵抗R73〜R76で構成されている。
【0063】
なお、PMOSトランジスタM71は出力制御用トランジスタを、抵抗R71及びR72は出力電圧検出回路をそれぞれなし、PMOSトランジスタM72は比例電流生成回路部及び第1トランジスタを、PMOSトランジスタM74及びM75は電流分割回路部をそれぞれなす。また、抵抗R73〜R75は電流−電圧変換回路部を、PMOSトランジスタM73、NMOSトランジスタM79及び抵抗R76は出力電流制御回路部を、NMOSトランジスタM80,M81は変換比率変更回路部及びスイッチ素子をそれぞれなす。
【0064】
正側電源電圧Vddと出力端子OUTとの間には、PMOSトランジスタM71が接続され、出力端子OUTと負側電源電圧Vssとの間には抵抗R71とR72との直列回路が接続されている。抵抗R71と抵抗R72との接続部は、誤差増幅器5aの非反転入力端に接続され、誤差増幅器5aの反転入力端には基準電圧Vrが入力されている。誤差増幅器5aの出力端は、PMOSトランジスタM71のゲートに接続されている。誤差増幅器5aは、出力電圧Voが抵抗R71とR72で分圧された分圧電圧VFBが基準電圧VrになるようにPMOSトランジスタM71の動作制御を行い、出力電流ioの制御を行って出力電圧Voを一定電圧になるように制御する。
【0065】
PMOSトランジスタM72のソースはPMOSトランジスタM71のソースに、PMOSトランジスタM72のゲートはPMOSトランジスタM71のゲートにそれぞれ接続されているため、PMOSトランジスタM71のドレイン電流に比例した電流がPMOSトランジスタM72のドレインから流れる。PMOSトランジスタM72のドレイン電流は、PMOSトランジスタM74〜M76で構成されたカレントミラー回路におけるPMOSトランジスタM74及びM75の各ソースに供給され、PMOSトランジスタM74及びM75のトランジスタサイズに比例した電流に分割され、PMOSトランジスタM74及びM75のドレイン電流となってそれぞれ出力される。
【0066】
PMOSトランジスタM75のドレインと負側電源電圧Vssとの間にはNMOSトランジスタM77が接続され、PMOSトランジスタM76のドレインと負側電源電圧Vssとの間にはNMOSトランジスタM78が接続されている。NMOSトランジスタM77とM78の各ゲートは接続され、該接続部はNMOSトランジスタM77のドレインに接続されている。NMOSトランジスタM77及びM78はカレントミラー回路を形成している。
【0067】
前記分割された一方の電流であるPMOSトランジスタM74のドレイン電流は、直列に接続された抵抗R73〜R75に供給される。抵抗R73とPMOSトランジスタM74のドレインとの接続部は、NMOSトランジスタM79のゲートに接続されている。抵抗R73とPMOSトランジスタM74との接続部の電圧が、NMOSトランジスタM79のしきい値電圧になるとNMOSトランジスタM79がオンする。
【0068】
PMOSトランジスタM73のゲートは抵抗R76を介して正側電源電圧Vddに接続されており、NMOSトランジスタM79のドレインにはPMOSトランジスタM73のゲートが接続されているため、NMOSトランジスタM79がオンするとPMOSトランジスタM73もオンする。PMOSトランジスタM73のソースはPMOSトランジスタM71のソースに、PMOSトランジスタM73のドレインはPMOSトランジスタM71のゲートにそれぞれ接続されているため、PMOSトランジスタM73がオンすると、PMOSトランジスタM71のゲート電圧を制御して、出力電流ioの増加を抑制し出力電圧Voを低下させるようにする。
【0069】
これは、出力電圧Voと出力電流ioとの関係を示した図2における(a)点の状態を示している。すなわち、出力電流ioが第1制限電流値iaになると、NMOSトランジスタM79がオンし、PMOSトランジスタM73によって出力電流ioが第1制限電流値iaに制限されるように過電流保護回路2aによってPMOSトランジスタM71の動作制御が行われ、出力電圧Voは低下する。
【0070】
一方、抵抗R74とR75の直列回路に並列にNMOSトランジスタM81が接続され、NMOSトランジスタM81のゲートには分圧電圧VFBが入力されている。また、抵抗R75と並列にNMOSトランジスタM80が接続され、NMOSトランジスタM80のゲートには分圧電圧VFBが入力されている。定電圧回路1aが正常に作動している間は、分圧電圧VFBと基準電圧Vrは同電圧になるように制御されているため、この状態では、NMOSトランジスタM80及びM81はそれぞれオンしている。出力電圧Voの低下に伴って分圧電圧VFBが低下し、出力電圧Voが図2の(b)点の電圧Vbまで低下すると、NMOSトランジスタM81はオフする。すなわち、NMOSトランジスタM81は、第1制限電圧Vbを検出するためのトランジスタをなす。
【0071】
NMOSトランジスタM81がオフすると、NMOSトランジスタM79のゲートと接地電圧との間に抵抗R73及びR74が直列に接続され、NMOSトランジスタM79のゲート電圧が上昇し、NMOSトランジスタM79のドレイン電流が増加してPMOSトランジスタM73のゲート電圧が低下し、PMOSトランジスタM71のゲート電圧を上昇させて出力電流ioを減少させる。これは、図2の(c)点の状態を示している。すなわち、出力電流ioが電流値icになると、NMOSトランジスタM81がオフし、PMOSトランジスタM73によって出力電流ioが第2制限電流値icに制限されるように過電流保護回路2aによってPMOSトランジスタM71の動作制御が行われ、出力電圧Voは低下する。
【0072】
また、NMOSトランジスタM80には、NMOSトランジスタM81よりもトランジスタサイズが大きなもの又はしきい値電圧が小さいものを使用している。定電圧回路1aが正常に作動している間は、NMOSトランジスタM81と同様、NMOSトランジスタM80はオンしている。出力電圧Voの低下に伴って、分圧電圧VFBが低下し、出力電圧Voが図2の(d)点の電圧Vdまで低下すると、NMOSトランジスタM80はオフする。すなわち、NMOSトランジスタM80は、第2制限電圧Vdを検出するためのトランジスタをなす。
【0073】
NMOSトランジスタM80がオフすると、NMOSトランジスタM79のゲートと接地電圧との間に抵抗R73〜R75が直列に接続され、NMOSトランジスタM79のゲート電圧が上昇し、NMOSトランジスタM79のドレイン電流が増加してPMOSトランジスタM73のゲート電圧が低下し、PMOSトランジスタM71のゲート電圧を上昇させて出力電流ioを減少させる。これは、図2の(e)点の状態を示している。
【0074】
すなわち、出力電流ioが電流値ieになると、NMOSトランジスタM80がオフし、PMOSトランジスタM73によって出力電流ioが第2制限電流値ieに制限されるように過電流保護回路2aによってPMOSトランジスタM71の動作制御が行われ、出力電圧Voは低下する。このように定電圧回路1aの出力電流ioが第1制限電流iaまで大きくなると、出力電圧Voと出力電流ioが概略フの字になるように階段状に低下する。
【0075】
なお、前記説明ではNMOSトランジスタM80及びM81の各ゲートには、分圧電圧VFBがそれぞれ入力されるようにしたが、図14で示すように、NMOSトランジスタM80及びM81の各ゲートに出力電圧Voがそれぞれ入力されるようにしてもよい。また、図15で示すように、NMOSトランジスタM80のゲートには出力電圧Voが、NMOSトランジスタM81のゲートには分圧電圧VFBがそれぞれ入力されるようにしてもよい。
【0076】
また、前記説明において、抵抗R73〜R75はそれぞれ1つの抵抗で構成されている場合を例にして説明したが、抵抗R73〜抵抗R75を、図4及び図5で示した抵抗R3及びR4と同様に、それぞれ複数の抵抗を直列に接続すると共に該各抵抗のすべて又は一部にそれぞれヒューズを並列に接続する構成にしてもよい。このようにすることによって、該各ヒューズをレーザトリミングによって選択的に切断して抵抗R73〜R75をそれぞれ所望の抵抗値に設定することができる。
【0077】
このように、本第2の実施の形態における定電圧回路は、過電流保護回路2aによって、出力電流ioが第1制限電流値iaに達すると、PMOSトランジスタM71から出力される電流の増加を抑制して出力電圧Voを低下させるようにPMOSトランジスタM71を制御し、出力電圧Voが所定の第1制限電圧値Vbまで低下すると、NMOSトランジスタM81がオフし、NMOSトランジスタM79のゲート電圧が上昇し、PMOSトランジスタM71のゲート電圧を上昇させて出力電流ioが第2制限電流値icで制限されて出力電圧Voを低下させ、出力電圧Voが所定の第2制限電圧値Vdまで低下すると、NMOSトランジスタM80がオフし、NMOSトランジスタM79のゲート電圧が更に上昇し、PMOSトランジスタM71のゲート電圧を更に上昇させて出力電流ioが第3制限電流値ieで制限されて出力電圧Voを更に低下させる。このようなことから、前記第1の実施の形態と同様の効果を得ることができると共に、回路を構成するトランジスタの数を削減することができ、コストの低減を図ることができる。
【0078】
第3の実施の形態.
前記第1の実施の形態と前記第2の実施の形態を1つにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図16は、本発明の第3の実施の形態における定電圧回路の例を示した部分回路図である。なお、図16では、図1又は図13と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略する共に図1との相違点のみ説明する。また、図16では、図1と異なる部分の回路のみを示している。
【0079】
図16における図1との相違点は、図1の抵抗R3を抵抗R73〜R75の直列回路に置き換えると共に、図1のPMOSトランジスタM3、NMOSトランジスタM20及び抵抗R5を、図13のPMOSトランジスタM73、NMOSトランジスタM79及び抵抗R76に置き換えたことにある。これに伴って、図1の過電流保護回路2を過電流保護回路2bにすると共に図1の定電圧回路1を定電圧回路1bにした。
【0080】
図16において、過電流保護回路2bは、PMOSトランジスタM2,M4〜M15,M73、NMOSトランジスタM16〜M19,M21〜M27,M79〜M81及び抵抗R4,R73〜R76で構成されている。なお、PMOSトランジスタM73,NMOSトランジスタM79〜M81及び抵抗R73〜R76の動作は図13と同じであり、その他の動作は図1と同じであることからその説明を省略する。
このような構成において、NMOSトランジスタM22,M24,M80,M81の各しきい値電圧をVth22,Vth24,Vth80,Vth81とし、Vth24>Vth81>Vth80>Vth22になるように各NMOSトランジスタM22,M24,M80,M81を形成する。
【0081】
図17は、図16における出力電圧Voと出力電流ioの関係を示した図である。
図17において、出力電流ioが第1制限電流値iAになると、NMOSトランジスタM79がオンし、PMOSトランジスタM73によって出力電流ioが第1制限電流値iAに制限されるように過電流保護回路2bによってPMOSトランジスタM1の動作制御が行われ、出力電圧Voは低下する。この状態は、図17の(A)点の状態を示している。
出力電圧Voの低下に伴って分圧電圧VFBは低下し、出力電圧Voが図17の(B)点の電圧VBまで低下すると、NMOSトランジスタM24がオフする。すなわち、NMOSトランジスタM24は、第1制限電圧VBを検出するためのトランジスタをなす。
【0082】
NMOSトランジスタM24がオフすると、NMOSトランジスタM25がオンし、NMOSトランジスタM25のドレイン電圧を低下させ、NMOSトランジスタM16及びM17はそれぞれオフする。NMOSトランジスタM16がオフすると、出力電流ioに比例したPMOSトランジスタM2のドレイン電流を分割しているPMOSトランジスタM5のドレイン電流の電流経路が遮断されるため、PMOSトランジスタM2のドレイン電流は、すべてPMOSトランジスタM4に流れるようになる。この結果、NMOSトランジスタM79のゲート電圧が上昇し、NMOSトランジスタM79のドレイン電流が増加してPMOSトランジスタM73のゲート電圧が低下し、PMOSトランジスタM1のゲート電圧を上昇させて出力電流ioを減少させる。これは、図17の(C)点の状態を示している。
【0083】
すなわち、出力電流ioが電流値iCになると、NMOSトランジスタM16がオフし、PMOSトランジスタM73によって出力電流ioが第2制限電流値iCに制限されるように過電流保護回路2bによってPMOSトランジスタM1の動作制御が行われ、出力電圧Voは低下する。この状態では、NMOSトランジスタM80及びM81はそれぞれオンしている。
出力電圧Voの低下に伴って分圧電圧VFBが低下し、出力電圧Voが図17の(D)点の電圧VDまで低下すると、NMOSトランジスタM81はオフする。すなわち、NMOSトランジスタM81は、第2制限電圧VDを検出するためのトランジスタをなす。
【0084】
NMOSトランジスタM81がオフすると、NMOSトランジスタM21がオンしていることからNMOSトランジスタM79のゲートと接地電圧との間に抵抗R73及びR74が直列に接続される。このため、NMOSトランジスタM79のゲート電圧が上昇し、NMOSトランジスタM79のドレイン電流が増加してPMOSトランジスタM73のゲート電圧が低下し、PMOSトランジスタM1のゲート電圧を上昇させて出力電流ioを減少させる。これは、図17の(E)点の状態を示している。すなわち、出力電流ioが電流値iEになると、NMOSトランジスタM81がオフし、PMOSトランジスタM73によって出力電流ioが第2制限電流値iEに制限されるように過電流保護回路2bによってPMOSトランジスタM1の動作制御が行われ、出力電圧Voは低下する。
【0085】
出力電圧Voの低下に伴って、分圧電圧VFBが低下し、出力電圧Voが図17の(F)点の電圧VFまで低下すると、NMOSトランジスタM80はオフする。すなわち、NMOSトランジスタM80は、第3制限電圧VFを検出するためのトランジスタをなす。
NMOSトランジスタM80がオフすると、NMOSトランジスタM21がオンしていることからNMOSトランジスタM79のゲートと接地電圧との間に抵抗R73〜R75が直列に接続される。このため、NMOSトランジスタM79のゲート電圧が上昇し、NMOSトランジスタM79のドレイン電流が増加してPMOSトランジスタM73のゲート電圧が低下し、PMOSトランジスタM1のゲート電圧を上昇させて出力電流ioを減少させる。これは、図17の(G)点の状態を示している。
【0086】
すなわち、出力電流ioが電流値iGになると、NMOSトランジスタM80がオフし、PMOSトランジスタM73によって出力電流ioが第4制限電流値iGに制限されるように過電流保護回路2bによってPMOSトランジスタM1の動作制御が行われ、出力電圧Voは低下する。
出力電圧Voの低下に伴って、分圧電圧VFBが低下し、出力電圧Voが図17の(H)点の電圧VHまで低下すると、NMOSトランジスタM22はオフする。すなわち、NMOSトランジスタM22は、第4制限電圧VHを検出するためのトランジスタをなす。
【0087】
NMOSトランジスタM22がオフすると、NMOSトランジスタM23がオンし、NMOSトランジスタM23のドレイン電圧を低下させ、NMOSトランジスタM21はオフする。NMOSトランジスタM21がオフすると、抵抗R73〜R75に流れていたPMOSトランジスタM2のドレイン電流が抵抗R4にも流れる。このため、NMOSトランジスタM79のゲート電圧が上昇し、NMOSトランジスタM79及びPMOSトランジスタM73を介して、PMOSトランジスタM1のゲート電圧を上昇させて出力電流ioを減少させる。これは、図17の(J)点の状態を示している。
【0088】
すなわち、出力電流ioが電流値iJになると、NMOSトランジスタM21がオフし、PMOSトランジスタM73によって出力電流ioが第5制限電流値iJに制限されるように過電流保護回路2bによってPMOSトランジスタM1の動作制御が行われ、出力電圧Voは低下する。このように定電圧回路1bの出力電流ioが第1制限電流iAまで大きくなると、出力電圧Voと出力電流ioが概略フの字になるように階段状に低下する。
【0089】
なお、前記説明ではNMOSトランジスタM80及びM81の各ゲートには、分圧電圧VFBがそれぞれ入力されるようにしたが、NMOSトランジスタM80及びM81の各ゲートに出力電圧Voがそれぞれ入力されるようにしてもよい。また、NMOSトランジスタM80のゲートには出力電圧Voが、NMOSトランジスタM81のゲートには分圧電圧VFBがそれぞれ入力されるようにしてもよい。また、図16では、PMOSトランジスタM4と抵抗R4との間に3つの抵抗を直列に接続した場合を例にして示したが、これは1例であり、PMOSトランジスタM4と抵抗R4との間に複数の抵抗を直列に接続し、該抵抗の数に応じて各抵抗の接続部と接地電圧との接続制御を行うトランジスタを設けるようにするとよい。
【0090】
このように、本第3の実施の形態における定電圧回路は、前記第1の実施の形態の抵抗R3を前記第2の実施の形態のように抵抗R73〜R75の直列回路に置き換え、出力電圧Voに応じて抵抗R75及びR4の直列回路を短絡するNMOSトランジスタM80と、出力電圧Voに応じて抵抗R74、R75及びR4の直列回路を短絡するNMOSトランジスタM81とを備えるようにした。このことから、第1の実施の形態と同様の効果を得ることができると共に、図1よりも多段階に出力電圧及び出力電流を低下させることができ、よりフの字に近似した過電流保護特性を得ることができる。
【図面の簡単な説明】
【0091】
【図1】本発明の第1の実施の形態における定電圧回路の例を示した回路図である。
【図2】図1の定電圧回路における出力電圧と出力電流との関係を示した図である。
【図3】図1の基準電圧発生回路3の回路例を示した図である。
【図4】図1における抵抗R3の他の例を示した図である。
【図5】図1における抵抗R4の他の例を示した図である。
【図6】図1におけるNMOSトランジスタM22の他の例を示した図である。
【図7】図1におけるNMOSトランジスタM24の他の例を示した図である。
【図8】本発明の第1の実施の形態における定電圧回路の他の例を示した回路図である。
【図9】フの字特性を有する過電流保護回路を備えた従来の定電圧回路の例を示した回路図である。
【図10】図9の定電圧回路における出力電圧と出力電流との関係を示した図である。
【図11】図1の定電圧回路における出力電圧と出力電流との関係例を示した図である。
【図12】図1の定電圧回路における出力電圧と出力電流との関係例を示した図である。
【図13】本発明の第2の実施の形態における定電圧回路の例を示した回路図である。
【図14】本発明の第2の実施の形態における定電圧回路の他の例を示した回路図である。
【図15】本発明の第2の実施の形態における定電圧回路の他の例を示した回路図である。
【図16】本発明の第3の実施の形態における定電圧回路の例を示した部分回路図である。
【図17】図16の定電圧回路における出力電圧と出力電流との関係例を示した図である。
【符号の説明】
【0092】
1 定電圧回路
2 過電流保護回路
3 基準電圧発生回路
4 出力電圧検出回路
5 誤差増幅器
M1〜M15,M31 PMOSトランジスタ
M16〜M27,M32,M33 NMOSトランジスタ
R1〜R5 抵抗
1a 定電圧回路
2a 過電流保護回路
3a 基準電圧発生回路
4a 出力電圧検出回路
5a 誤差増幅器
M71〜M76 PMOSトランジスタ
M77〜M81 NMOSトランジスタ
R71〜R76 抵抗
【出願人】 【識別番号】000006747
【氏名又は名称】株式会社リコー
【出願日】 平成19年10月30日(2007.10.30)
【代理人】 【識別番号】100081422
【弁理士】
【氏名又は名称】田中 光雄

【識別番号】100068526
【弁理士】
【氏名又は名称】田村 恭生

【識別番号】100098280
【弁理士】
【氏名又は名称】石野 正弘


【公開番号】 特開2008−47158(P2008−47158A)
【公開日】 平成20年2月28日(2008.2.28)
【出願番号】 特願2007−281327(P2007−281327)