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【発明の名称】 電源回路
【発明者】 【氏名】川岸 典弘

【要約】 【課題】複数電源を使用する電源回路において、単一電源のみで出力を開始でき、更に、内部回路の安定を待たずに出力を可能にして起動時間を短縮する。

【構成】通常の出力用NMOS16と並列に、誤差増幅器12の電源VDD1に接続した小サイズの出力用NMOS14、並びに、誤差増幅器12の出力と各NMOS14,16のゲートの接続を切り替えるためのスイッチ用PMOS13,15,17を追加している。又、PMOS13,15,17の制御のため、電源VDD2を観測して制御信号を作成するUVLO回路20を追加している。電源VDD1が入力されたときPMOS13がオンし、NMOS14が動作する。電源VDD2が上昇すると、UVLO回路20が動作し、PMOS15,17がオンした後にPMOS 13がオフする。これにより、電源VDD2が立ち上がり、NMOS16が動作する。
【特許請求の範囲】
【請求項1】
第1の電源電圧が入力される第1のノードと、
第2の電源電圧が入力される第2のノードと、
一定の出力電圧を出力する出力端子と、
前記出力端子に接続され、前記出力電圧の変化分を検出して検出電圧を出力する検出回路と、
前記第1の電源電圧により駆動され、基準電圧と前記検出電圧との差分を増幅する増幅器と、
前記第1のノードと前記出力端子との間に接続され、前記増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す第1の出力トランジスタと、
前記第2のノードと前記出力端子との間に接続され、前記増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す第2の出力トランジスタと、
前記増幅器の出力を前記第1の出力トランジスタへ転送又は遮断する第1のスイッチと、
前記増幅器の出力を前記第2の出力トランジスタへ転送又は遮断する第2のスイッチと、
前記第1及び第2の電源電圧の入力状態に基づき前記第1及び第2のスイッチの切り換えの順序を制御するスイッチ制御回路と、
を有することを特徴とする電源回路。
【請求項2】
前記第1のノードは、前記第1の電源電圧を外部から入力する第1の外部電源端子に接続され、
前記第2のノードは、前記第2の電源電圧を外部から入力する第2の外部電源端子に接続され、
前記出力端子は、前記出力電圧を外部へ出力する外部出力端子であることを特徴とする請求項1記載の電源回路。
【請求項3】
前記スイッチ制御回路は、制御信号により出力が制御され、前記出力電圧の出力タイミングが制御可能な構成であることを特徴とする請求項1又は2記載の電源回路。
【請求項4】
前記制御信号は、外部制御端子から入力されることを特徴とする請求項3記載の電源回路。
【請求項5】
請求項2〜4のいずれか1項に記載の電源回路において、
選択信号に基づき、前記第1の外部電源端子と前記第2の外部電源端子を、前記第1のノード又は前記第2のノードのいずれか一方に接続する選択回路を設けたことを特徴とする電源回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、内部回路で作成した電源を含む、複数電源を使用して安定化した一定の出力電圧を出力する電源回路、例えば、大規模集積回路(以下「LSI」という。)で構成されたリニア電源LSIに関するものである。
【背景技術】
【0002】
従来、安定化した一定の出力電圧を出力するレギュレータである電源回路としては、例えば、次のような文献に記載されるものがあった。
【0003】
【特許文献1】特開平5−289759号公報
【特許文献2】特開2002−23865号公報
【0004】
特許文献1には、電源回路として一般的な構成が開示されている。この電源回路は、電源端子VCCから供給される電源電圧vccが印加されて基準電圧vrを発生する基準電圧回路と、出力端子OUTと接地端子GNDとの間に接続され、出力端子OUTから出力される出力電圧voutを分圧して分圧電圧voを出力する分圧回路と、基準電圧vrと分圧電圧voとの差を増幅する差動増幅器からなる誤差増幅器と、電源端子VCCと出力端子OUTとの間に接続され、前記誤差増幅器の出力に基づき導通状態が制御される出力トランジスタとを有している。
【0005】
この種の電源回路では、電源電圧vccが印加されると、基準電圧回路、誤差増幅器、及び出力トランジスタが動作する。出力端子OUTに接続された負荷の変動によって出力電圧voutが変化すると、これに対応して分圧電圧voも変化し、この分圧電圧voと基準電圧vrとの差が誤差増幅器で増幅され、この誤差増幅器の出力により出力トランジスタの導通状態が制御され、出力電圧voutの変動分が打ち消されて出力電圧voutが一定の値に保たれる。
【0006】
特許文献2に記載された電源回路は、複数の電源電圧の起動順序を内部で自ら能動的に制御する機能を有し、入力電圧vinを所要の電圧に変換し、これを出力電圧voutとして負荷に供給する回路である。この電源回路では、内部に、他系統の電源電圧v1を入力し、この電圧値に基づいて他系統の電源電圧v1が起動されたことを確認するトランジスタからなる確認手段を有し、この確認手段により他系統の電源電圧v1が起動されたことが確認されるまでは出力電圧voutを負荷に供給しない構成になっている。
【発明の開示】
【発明が解決しようとする課題】
【0007】
図9(a)、(b)は、従来の電源回路の使用例を示す図であり、同図(a)は構成図、及び同図(b)は電源立ち上がり動作を示すタイムチャートである。
【0008】
図9(a)の構成図は、例えば、LSIで構成された電源回路である電源LSI1と、特定用途向け集積回路(Application Specific Integrated Circuit、以下「ASIC」という。)2とを接続し、電源LSI1からASIC2に電源を供給するシステムを示す図である。
【0009】
ASIC2は、例えば、電源電圧3.3Vが電源端子VDD1'に印加されると共に、電源電圧2.5Vが電源端子VDD2'に印加されると、所定の動作を行う。このASIC2に対して電源電圧2.5Vを供給するための電源LSI1は、例えば、図9(b)に示すように、電源電圧5Vが電源端子VDD1に印加された後に、電源電圧3.3Vが電源端子VDD2に印加されると、所定の動作を行い、出力端子OUTから一定の出力電圧2.5Vを出力してASIC2に供給するようになっている。
【0010】
電源LSI1は、特許文献1のような単一電源で動作する電源回路で構成する場合は、例えば、電源電圧vccに相当する電源端子VDD2の電源電圧3.3Vを出力トランジスタに印加すると共に、電源電圧3.3Vとは異なる電源端子VDD1の電源電圧5Vを差動増幅器に印加して動作させる。このように、電源LSI1を特許文献1のような電源回路で構成し、この電源回路を特許文献2に記載されているように、複数の電圧で動作させる場合には、電圧の入力順が重要である。
【0011】
しかしながら、図9のシステムでは、出力端子VDD2の電源電圧3.3Vが立ち上がって出力トランジスタが動作し、その後、少し遅れて出力端子OUTの出力電圧2.5Vが立ち上がってASIC2に供給される。つまり、出力電圧2.5Vの立ち上がりは、電源端子VDD2から出力トランジスタに印加される電源電圧3.3Vの立ち上がりより遅くなるため、ASIC2が異常動作を起こしてシステムが正常に動作しない虞がある、という課題があった。
【課題を解決するための手段】
【0012】
本発明の電源回路は、第1の電源電圧が入力される第1のノードと、第2の電源電圧が入力される第2のノードと、一定の出力電圧を出力する出力端子と、前記出力端子に接続され、前記出力電圧の変化分を検出して検出電圧を出力する検出回路と、前記第1の電源電圧により駆動され、基準電圧と前記検出電圧との差分を増幅する増幅器と、前記第1のノードと前記出力端子との間に接続され、前記増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す第1の出力トランジスタとを有している。
【0013】
更に、前記電源回路は、前記第2のノードと前記出力端子との間に接続され、前記増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す第2の出力トランジスタと、前記増幅器の出力を前記第1の出力トランジスタへ転送又は遮断する第1のスイッチと、前記増幅器の出力を前記第2の出力トランジスタへ転送又は遮断する第2のスイッチと、前記第1及び第2の電源電圧の入力状態に基づき前記第1及び第2のスイッチの切り換えの順序を制御するスイッチ制御回路とを有している。
【発明の効果】
【0014】
本発明によれば、第2の出力トランジスタの他に第1の出力トランジスタを設けたので、第1の電源電圧の入力のみで出力電圧の出力を開始することができる。しかも、内部回路の安定を待たずに出力が可能となるため、起動時間を短縮できる。
【発明を実施するための最良の形態】
【0015】
電源回路は、例えば、LSIで構成された電源LSIであり、第1の電源電圧が入力される第1のノードと、第2の電源電圧が入力される第2のノードと、一定の出力電圧を出力する出力端子と、前記出力端子に接続され、前記出力電圧の変化分を検出して検出電圧を出力する分圧回路と、前記第1の電源電圧により駆動され、基準電圧と前記検出電圧との差分を増幅する誤差増幅器と、第1、第2の出力トランジスタと、第1、第2のスイッチと、スイッチ制御回路とを有している。
【0016】
前記第1の出力トランジスタは、前記第1のノードと前記出力端子との間に接続され、前記誤差増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す。前記第2の出力トランジスタは、前記第2のノードと前記出力端子との間に接続され、前記誤差増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す。
【0017】
前記第1のスイッチは、前記誤差増幅器の出力を前記第1の出力トランジスタへ転送又は遮断する。前記第2のスイッチは、前記誤差増幅器の出力を前記第2の出力トランジスタへ転送又は遮断する。そして、前記スイッチ制御回路は、前記第1及び第2の電源電圧の入力状態に基づき前記第1及び第2のスイッチの切り換えの順序を制御する。
【実施例1】
【0018】
(実施例1の構成)
図1は、本発明の実施例1を示す電源回路の回路図である。
この電源回路10は、例えば、LSIで構成された電源LSIであり、外部から第1の電源電圧vdd1(例えば、5V)が印加される第1の外部電源端子VDD1、外部から第1の電源電圧vdd1より小さい第2の電源電圧vdd2(例えば、3.3V)が印加される第2の外部電源端子VDD2、及び出力電圧vout(例えば、2.5V)を外部へ出力する外部出力端子OUTを有している。第1の外部電源端子VDD1に接続されたノードN1には、基準電圧回路11、増幅器(例えば、誤差増幅器)12、及びスイッチ制御回路(例えば、低電圧誤動作防止回路、以下「UVLO回路」という。)20が接続されている。
【0019】
基準電圧回路11は、ノードN1及び接地端子GNDに接続され、そのノードN1から供給される電源電圧vdd1により動作して温度依存性のない安定な基準電圧vrを発生する回路であり、バンドギャップ回路等により構成されている。この基準電圧回路11の出力側には、誤差増幅器12が接続されている。誤差増幅器12は、ノードN1及び接地端子GNDに接続され、そのノードN1から供給される電源電圧vdd1により動作し、基準電圧vrと、出力段から帰還(フィードバック)される分圧電圧voとの差を増幅する回路である。
【0020】
誤差増幅器12の出力端子には、第1のスイッチ(例えば、Pチャネル型MOSトランジスタ、以下「PMOS」という。)13のソース・ドレインを介して出力段の第1の出力トランジスタ(例えば、小サイズのNチャネル型MOSトランジスタ、以下「NMOS」という。)14のゲートが接続されると共に、第2のスイッチ(例えば、PMOS)15のソース・ドレインを介して出力段の第2の出力トランジスタ(例えば、大サイズのNMOS)16のゲートが接続されている。
【0021】
NMOS14は、ドレインがノードN1に接続され、ソースが外部出力端子OUTに接続され、PMOS13を介して与えられる誤差増幅器12の出力電圧によりゲート制御され、ノードN1からの電源電流を外部出力端子OUTへ供給するトランジスタである。このNMOS14のゲートは、プルダウン用のPMOS17のソース・ドレインを介して、接地端子GNDに接続されている。PMOS17は、PMOS13がオフ状態(非導通状態)の時にはNMOS14のゲート電圧が不定となって誤動作を起こす可能性があるので、これを防止するために、PMOS13がオフ状態の時には、NMOS14のゲートを接地電圧vssにプルダウンしてこのNMOS14をオフ状態にするトランジスタである。
【0022】
NMOS16は、ドレインが外部電源端子VDD2側のノードN2に接続され、ソースが外部出力端子OUTに接続され、PMOS15を介して与えられる誤差増幅器12の出力電圧によりゲート制御され、ノードN2からの電源電流を外部出力端子OUTへ供給するトランジスタである。
【0023】
外部出力端子OUTと接地端子GNDとの間には、検出回路(例えば、分圧回路)18が接続されている。分圧回路18は、外部出力端子OUTから出力される出力電圧voutに比例した検出電圧(例えば、分圧電圧)voを誤差増幅器12へフィードバック入力する回路であり、2つの分圧抵抗18a,18bの直列回路により構成されている。
【0024】
UVLO回路20は、ノードN1から供給される電源電圧vdd1により動作し、ノードN2から供給される電源電圧vdd2のレベルを観測してPMOS13,15,17のオン/オフを切り換えるための制御信号を出力する回路であり、例えば、電源電圧vdd1が立ち上がり、且つ電源電圧vdd2が立ち上がっていない状態のみPMOS13をオンさせ、電源電圧vdd2が立ち上がった時には、PMOS13をオフ、PMOS15,17をオンさせる機能を有している。
【0025】
図2は、図1中のUVLO回路20の構成例を示す回路図である。
このUVLO 回路20は、ノードN1から供給される電源電圧vdd1により動作して一定の基準電圧vfを出力する基準電圧回路21と、外部電源端子VDD1側のノードN1と接地端子GNDとの間に直列に接続されて分圧電圧v1を出力する分圧抵抗22,23と、外部電源端子VDD2側のノードN2と接地端子GNDとの間に直列に接続されて分圧電圧v2を出力する分圧抵抗24,25とを有している。基準電圧回路21及び分圧抵抗22,23の出力側には、ヒステリシスコンパレータ26が接続され、更に、基準電圧回路21及び分圧抵抗24,25の出力側にも、ヒステリシスコンパレータ27が接続されている。
【0026】
ヒステリシスコンパレータ26,27は、ノードN1から供給される電源電圧vdd1により動作し、そのうち、一方のヒステリシスコンパレータ26は、分圧電圧vfと基準電圧v1とを比較してvf ≧ v1の時には比較結果の論理“H”を出力し、vf < v1の時には比較結果の論理“L”を出力する回路である。他方のヒステリシスコンパレータ27は、分圧電圧vfと基準電圧v2とを比較してvf ≧ v2の時には比較結果の論理“H”を出力し、vf < v2の時には比較結果の論理“L”を出力する回路である。
【0027】
ヒステリシスコンパレータ27の出力側には、信号反転用のインバータ28が接続されている。インバータ28の出力側とヒステリシスコンパレータ26の出力側とには、2入力の否定論理積ゲート(以下「NANDゲート」という。)29を介して、出力端子Q1が接続され、更に、そのインバータ28の出力側に、出力端子Q2に接続されている。一方の出力端子Q1の電位が“L”の時にはPMOS13がオン状態(導通状態)、“H”の時にはPMOS13がオフ状態になる。他方の出力端子Q2の電位が“L”の時にはPMOS15,17がオン状態、“L”の時にはPMOS15,17がオフ状態になる。
【0028】
(実施例1の動作)
図3は、図1の電源回路における電源立ち上がり動作を示すタイムチャートである。
先ず、時刻t0前に、電源電圧vdd1が外部電源端子VDD1に印加され、その電源電圧vdd1が上昇して時刻t1時に所定電圧を超えると、UVLO回路20内のヒステリシスコンパレータ26の出力電位が“H”になり、これがNANDゲート29で反転されて出力端子Q1が“L”になる。この時、出力端子Q2は、“H”である。これにより、PMOS13がオン状態、PMOS15,17がオフ状態になる。
【0029】
PMOS13がオン状態になると、NMOS14が出力トランジスタ(パワートランジスタ)として動作して定電圧出力動作が行われる。即ち、外部出力端子OUTに接続された負荷の変動によって出力電圧voutが変化すると、これに対応して分圧回路18から出力される分圧電圧voも変化し、この分圧電圧voと基準電圧vrとの差が誤差増幅器12で増幅され、この誤差増幅器12の出力電圧により、PMOS13を通してNMOS14がゲート制御され、出力電圧voutの変動分が打ち消されて出力電圧voutが一定の値に保たれる。
【0030】
時刻t0後の時刻t1前に、電源電圧vdd2が外部電源端子VDD2 に印加され、その電源電圧vdd2が上昇して時刻t1時に所定電圧を超えると、UVLO回路20内のヒステリシスコンパレータ27の出力電位が“H”になり、これがインバータ28で反転されて出力端子Q2が“L”になる。これにより、PMOS15,17がオン状態になり、誤差増幅器12の出力電圧がPMOS15を通してNMOS16のゲートに与えられ、このNMOS16が出力トランジスタ(パワートランジスタ)として動作すると共に、オン状態のPMOS17を通してNMOS14のゲートが接地電圧vssに引き下げられる。
【0031】
時刻t1から一定の遅延時間T後に、UVLO回路20内のNANDゲート29側の出力端子Q1が“H”になり、PMOS13がオフ状態になる。これにより、NMOS14の動作が停止され、NMOS16のみが出力トランジスタ(パワートランジスタ)として動作して定電圧出力動作が行われる。即ち、負荷の変動によって出力電圧voutが変化すると、これに対応して変化する分圧電圧voと基準電圧vrとの差が誤差増幅器12で増幅され、この誤差増幅器12の出力電圧により、PMOS15を通してNMOS16がゲート制御され、出力電圧voutの変動分が打ち消されて出力電圧voutが一定の値に保たれる。
【0032】
(実施例1の効果)
本実施例1によれば、複数電源(vdd1,vdd2)を使用する電源回路において、新たに出力トランジスタ用のNMOS14を設けたので、単一電源(vdd1)のみで出力を開始することができる。更に、内部回路で作成した電源を使用した複数電源を使用した電源LSIでは、内部回路の安定を待たずに出力が可能となるため、起動時間を短縮できる。
【実施例2】
【0033】
(実施例2の構成)
図4は、本発明の実施例2を示す電源回路の回路図であり、実施例1の図1中の要素と共通の要素には共通の符号が付されている。
【0034】
本実施例2の電源回路10Aは、実施例1の電源回路10と同様に、例えば、LSIで構成された電源LSIであるが、実施例1のUVLO回路20に代えて、これとは構成の異なるスイッチ制御回路であるUVLO回路20Aと外部制御端子CTが設けられている。UVLO回路20Aは、実施例1のUVLO回路20と同様に、内部回路のスイッチ用PMOS13,15,17をオン/オフ動作させる回路であるが、そのオン/オフ動作を外部制御端子CTにより制御できるようになっている。例えば、UVLO回路20Aは、外部制御端子CTに“H”の制御信号が入力されると、PMOS13,15,17をオン状態にするための制御信号を出力する構成になっている。その他の構成は、実施例1と同様である。
【0035】
図5は、図4中のUVLO回路20Aの構成例を示す回路図であり、実施例1の図2中の要素と共通の要素には共通の符号が付されている。
【0036】
本実施例2のUVLO回路20Aでは、実施例1のUVLO回路20内の2入力NANDゲート29に代えて、3入力NANDゲート29Aと2入力NANDゲート30が設けられている。
【0037】
3入力NANDゲート29Aは、外部制御端子CTの“H”により活性化し、ヒステリシスコンパレータ26及びインバータ28の出力の否定論理積を求めて出力端子Q1から、PMOS12のゲートを制御する制御信号を出力する回路である。例えば、出力端子Q1の電位が“L”の時にはPMOS13がオン状態、“H”の時にはPMOS13がオフ状態になる。
【0038】
2入力NANDゲート30は、外部制御端子CTの“H”により活性化し、ヒステリシスコンパレータ27の出力を反転して出力端子Q2から、PMOS15,17のゲートを制御する制御信号を出力する回路である。例えば、出力端子Q2の電位が“L”の時にはPMOS15,17がオン状態、“L”の時にはPMOS15,17がオフ状態になる。
【0039】
(実施例2の動作)
図6は、図4の電源回路10Aにおける電源立ち上がり動作を示すタイムチャートであり、実施例1の図3中の要素と共通の要素には共通の符号が付されている。
【0040】
本実施例2の電源回路10Aでは、時刻t2前の時刻t0,t1において、外部制御端子CTに入力される制御信号が“H”になるまでは、制御信号の“L”によってUVLO回路20Aの出力端子Q1,Q2が“H”となり、PMOS13,15,17がオフ状態となって外部出力端子OUTの出力が停止される。時刻t2時において、外部制御端子CTに入力される制御信号が“H”になると、実施例1と同様の動作となり、外部出力端子OUTから出力電圧outが出力される。
【0041】
(実施例2の効果)
本実施例2によれば、外部制御端子CTによって内部回路のPMOS13,15,17の動作を制御できるため、出力電圧outの立ち上がりタイミングを制御することができる。
【実施例3】
【0042】
図7は、本発明の実施例3における選択回路(例えば、電源電圧切換回路)の構成例を示す回路図である。
【0043】
この選択回路(例えば、電源電圧切換回路)40は、例えば、図1又は図4の電源LSI内に設けられ、選択信号(例えば、スイッチ切換信号)sを反転するインバータ41と、このインバータ41の出力信号により外部電源端子VDD1とノードN2との間を接続/遮断するスイッチ42と、スイッチ切換信号sにより外部電源端子VDD1とノードN1との間を接続/遮断するスイッチ43と、インバータ41の出力信号により外部電源端子VDD2とノードN1との間を接続/遮断するスイッチ44と、スイッチ切換信号sにより外部電源端子VDD2とノードN2との間を接続/遮断するスイッチ45とにより構成されている。
【0044】
スイッチ切換信号sは、例えば、ボンディングオプションや制御端子にて接地電圧あるいは電源電圧に固定したもので対応可能である。スイッチ42〜45は、MOSトランジスタ等により構成されている。
【0045】
本実施例3の電源電圧切換回路40では、スイッチ切換信号sによりスイッチ42〜45を選択的に切り換えることにより、第1、第2の外部電源端子VDD1,VDD2をノードN1あるいはN2のいずれか一方に接続できる。これにより、仮に、電源電圧vdd2を外部電源端子VDD2に入力した後に、電源電圧vdd1を外部電源端子VDD1に入力しなければならないようなことがあったとしても、対応できる。
【実施例4】
【0046】
実施例1、2では、多電源(vdd1,vdd2)を外部から供給するリニア電源LSIの例について説明したが、単一電源(vdd1)を外部から供給して内部で他の電源(降圧電源vdd2)を生成して一定の出力電圧voutを出力することも可能である。この単一電源(vdd1)で動作する電源回路の構成例を実施例4で説明する。
【0047】
図8は、本発明の実施例4における電源回路の構成例を示す回路図であり、実施例1の図1中の要素と共通の要素には共通の符号が付されている。
【0048】
本実施例4の電源回路10Bは、例えば、LSIで構成された電源LSIであり、電源電圧vdd1(例えば、5V)を入力する第1の外部電源端子VDD1と、実施例1の電源回路10と、電源電圧vdd1から降圧された電源電圧vdd2(例えば、3.3V)を生成して電源回路10へ供給するバック(Back)型の直流/直流変換器(以下「DC/DCコンバータ」という。)50とを有している。
【0049】
DC/DCコンバータ50は、外部電源端子VDD1から入力される電源電圧vdd1を導通/遮断するスイッチング用トランジスタ51と、このトランジスタ51のオン/オフ動作周期(duty cycle)を制御するDC/DC制御回路52と、トランジスタ51の出力電圧を平滑して電源電圧vdd2をノードN3へ出力するコイル53、コンデンサ54及びダイオード55からなる平滑回路とにより構成されている。
【0050】
外部から入力された電源電圧vdd1は、オン/オフ動作するトランジスタ51によってパルス波に変換され、このパルス波が、コイル53、コンデンサ54及びダイオード55からなる平滑回路によって平滑され、降圧された電源電圧vdd2がノードN3へ出力されて電源回路10へ供給される。
【0051】
即ち、トランジスタ51がオン状態になると、この出力電流がコイル53、コンデンサ54及びDC/DCコンバータ52内を通って接地端子GNDへ流れ、そのコイル53及びコンデンサ54に電気エネルギーが蓄積される。更に、トランジスタ51の出力電流は、コイル53を通ってノードN3側へ流れる。トランジスタ51がオフ状態になると、コイル53及びコンデンサ54に蓄積された電気エネルギーにより、ノードN3側へ電流が流れ続ける。これにより、電源回路10が実施例1と同様に動作し、同様の効果が得られる。
【0052】
(変形例)
本発明は、上記実施例1〜4に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(1)〜(3)のようなものがある。
【0053】
(1) 図1、図4において、NMOS14,16をPMOS等の他のトランジスタで構成したり、PMOS13,15,17をNMOS等の他のスイッチ素子で構成してもよい。又、プルダウン用のPMOS17に代えて、プルダウン用の抵抗素子をNMOS14のゲートと接地端子GNDとの間に接続しても良い。
(2) 図2、図5のUVLO回路20,20Aは、他の回路構成に変更しても良い。
(3) 実施例1〜4では、2つの電源(vdd1,vdd2)を使用する電源回路について説明したが、3つ以上の電源を使用する電源回路についても適用可能である。
【図面の簡単な説明】
【0054】
【図1】本発明の実施例1を示す電源回路の回路図である。
【図2】図1中のUVLO回路20の構成例を示す回路図である。
【図3】図1の電源回路における電源立ち上がり動作を示すタイムチャートである。
【図4】本発明の実施例2を示す電源回路の回路図である。
【図5】図4中のUVLO回路20Aの構成例を示す回路図である。
【図6】図4の電源回路における電源立ち上がり動作を示すタイムチャートである。
【図7】本発明の実施例3における電源電圧切換回路の構成例を示す回路図である。
【図8】本発明の実施例4における電源回路の構成例を示す回路図である。
【図9】従来の電源回路の使用例を示すシステムの図である。
【符号の説明】
【0055】
10,10A,10B 電源回路
11,21 基準電圧回路
12 誤差増幅器
13,15,17 PMOS
14,16 NMOS
18 分圧回路
20,20A UVLO回路
40 電源電圧切換回路
CT 外部制御端子
OUT 外部出力端子
VDD1,VDD2 外部電源端子
【出願人】 【識別番号】000000295
【氏名又は名称】沖電気工業株式会社
【出願日】 平成18年8月17日(2006.8.17)
【代理人】 【識別番号】100086807
【弁理士】
【氏名又は名称】柿本 恭成


【公開番号】 特開2008−46901(P2008−46901A)
【公開日】 平成20年2月28日(2008.2.28)
【出願番号】 特願2006−222434(P2006−222434)