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【発明の名称】 定電圧電源回路
【発明者】 【氏名】藤戸 弘志

【氏名】平野 益敏

【要約】 【課題】重負荷用定電圧回路と軽負荷用定電圧回路を備えた電源回路において、重負荷用定電圧回路から軽負荷用定電圧回路に切り替わり、出力電流の瞬間的な変化の影響を受けない電源回路を提供する。

【構成】重負荷用定電圧回路4と軽負荷用定電圧回路6のいずれかを作動させるべき制御信号ECOが入力されて作動させる切替え部10と、いずれかの定電圧回路4,6からの出力によって一定電圧Voutを出力する出力トランジスタM1と、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路12を備えて比較回路12での比較結果に応じた信号を出力する電流検出回路2と、を備え、切替え部10は、制御信号ECOが軽負荷用定電圧回路6を作動させるべき状態であって、かつ電流検出回路2から出力電流がしきい値電流以下であることを示す電流信号が入力されているときだけ軽負荷用定電圧回路6を作動させる。
【特許請求の範囲】
【請求項1】
重負荷用定電圧回路と、前記重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えた定電圧電源回路において、
前記出力部からの出力電流を検出するために、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路を備えて前記比較回路での比較結果に応じて信号を出力する電流検出回路を備え、
前記切替え部は前記制御信号のほかに前記電流検出回路の出力信号も入力とし、前記制御信号が前記軽負荷用定電圧回路を作動させるべき状態であって、かつ前記電流検出回路から前記出力電流がしきい値電流以下であることを示す出力信号が入力されているときだけ前記軽負荷用定電圧回路を作動させることを特徴とする定電圧電源回路。
【請求項2】
前記しきい値電流は、前記軽負荷用定電圧回路の最大出力電流値又はそれよりも小さく前記軽負荷用定電圧回路の最大出力電流値に近い電流値である請求項1に記載の定電圧電源回路。
【請求項3】
前記出力電流がしきい値電流以下となったときの前記電流検出回路からの出力信号の変化を一定時間遅延させて前記切替え部に入力させ、前記出力電流が前記しきい値電流を超えたときの前記電流検出回路からの出力信号の変化は遅延させることなく前記切替え部に入力させる電流信号遅延回路をさらに備えている請求項1又は2に記載の定電圧電源回路。
【請求項4】
前記制御信号が前記重負荷用定電圧回路を作動させるべき状態から前記軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて前記切替え部に入力させ、前記制御信号が前記軽負荷用定電圧回路を作動させるべき状態から前記重負荷用定電圧回路を作動させるべき状態に変化したときは、その制御信号を遅延させることなく前記切替え部に入力させる制御信号遅延回路をさらに備えている請求項1から3のいずれかに記載の定電圧電源回路。
【請求項5】
前記電流検出回路は前記出力部からの出力電流を一定電流値以内に制限するための電流制限回路を備えている請求項1から4のいずれかに記載の定電圧電源回路。
【請求項6】
重負荷用定電圧回路と、前記重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えた定電圧電源回路において、
前記制御信号が前記重負荷用定電圧回路を作動させるべき状態から前記軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて前記切替え部に入力させる制御信号遅延回路を備えていることを特徴とする定電圧電源回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、供給電力の小さい軽負荷用定電圧回路と、供給電力の大きい重負荷用定電圧回路とを備えた定電圧電源回路に関するものである。
【背景技術】
【0002】
近年、環境問題に対する配慮から、電子機器の省電力化が求められている。特に電池駆動による電子機器においてその傾向が顕著である。省電力化を図るには、電子機器で消費する電力を削減すること、及び電源回路自体の電力効率を向上し無駄な電力消費を抑えることが重要である。
【0003】
電子機器における消費電力の削減方法の1つに、電子機器が作動していないときは電子機器内の回路動作を停止させるスタンバイ状態にして消費電力を低減させることを挙げることができる。しかし、せっかく電子機器がスタンバイ状態に移行しても、電源回路自体の電力効率が悪くては十分な省電力効果は期待できない。
電源回路を構成する定電圧回路は、電子機器に出力する電力とは別に定電圧回路自体が電力を消費し、その消費電力が大きいと電源回路の電力効率が悪くなる。そして、定電圧回路自体で消費する電力は出力電流が減少しても減少しないため、出力電流が少なくなるほど電力効率は悪化する。
【0004】
一般に、最大出力電流の大きい定電圧回路ほど大きな電力を出力できる反面、回路自体で消費する電力も大きく、出力する電力を減少させると電力効率は極端に悪くなる。逆に、最大出力電流の小さい定電圧回路は出力できる電力も限られるが、回路自体で消費する電力も小さく、スタンバイ状態などの消費電力が小さい状態の電子機器に電力を供給することで、高い電力効率を得ることができる。
最大出力電流が大きい定電圧回路のみで構成された電源回路を用いた場合、電子機器がスタンバイ状態に移行しても定電圧回路自体の消費電力が大きく、結果として十分な省電力効果を得ることができない。したがって、電子機器が大きな電力を必要としないスタンバイ状態に移行した場合には、回路自体の消費電力が小さい定電圧回路のみを用いることが好ましい。
【0005】
そこで、最大出力電流の大きい重負荷用定電圧回路と、最大出力電流の小さい軽負荷用定電圧回路の両方を電源回路に組み込み、電子機器が通常動作を行なうときは重負荷用定電圧回路から電力を供給し、通常動作よりも少ない電力で動作するスタンバイ状態に移行したときは軽負荷用定電圧回路から電力を供給するようにすることで、スタンバイ状態での電力消費を極力抑えて、省電力効果を向上させることが提案されている(例えば、特許文献1を参照。)。
【0006】
軽負荷用定電圧回路と重負荷用定電圧回路を備えた電源回路として、以下(1),(2)の構成をもつ電源回路が挙げられる。
(1)電力の消費状態を制御する制御回路を備え、制御回路から出力される制御信号の状態に基づいて軽負荷用定電圧回路と重負荷用定電圧回路のいずれか一方を作動させるよう構成された電源回路。
(2)電力消費量を検出する検出手段を備え、その検出手段で検出された電力消費量に基づいて軽負荷用定電圧回路と重負荷用定電圧回路のいずれか一方を作動させるように構成された電源回路。
【特許文献1】特開2001−197731号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
上記(1)の電源回路は、出力電流が軽負荷用定電圧回路の最大出力電流よりも大きい状態で重負荷用定電圧回路から軽負荷用定電圧回路に切り替わると、出力電圧が急激に低下して誤動作を発生させるという問題があった。
【0008】
また、上記(2)の電源回路は、出力電流が瞬間的に小さくなった場合でも軽負荷用定電圧回路と重負荷用定電圧回路の作動/停止が切り替わってしまうため、出力電圧にノイズが発生しやすく、予期せぬノイズが発生して誤動作が生じるという問題があった。
【0009】
そこで本発明は、重負荷用定電圧回路と軽負荷用定電圧回路を備えた電源回路において、出力電圧が急激に低下することなく重負荷用定電圧回路から軽負荷用定電圧回路に切り替わり、出力電流の瞬間的な変化の影響を受けない電源回路を提供することを目的とするものである。
【課題を解決するための手段】
【0010】
本発明の定電圧電源回路の第1局面は、重負荷用定電圧回路と、重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、重負荷用定電圧回路と軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて重負荷用定電圧回路と軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えたものであって、出力部からの出力電流を検出するために、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路を備えて比較回路での比較結果に応じて信号を出力する電流検出回路を備え、切替え部は制御信号のほかに電流検出回路の出力信号も入力とし、制御信号が軽負荷用定電圧回路を作動させるべき状態であって、かつ電流検出回路から出力電流がしきい値電流以下であることを示す出力信号が入力されているときだけ軽負荷用定電圧回路を作動させることを特徴としている。
【0011】
しきい値電流は、軽負荷用定電圧回路の最大出力電流値又はそれよりも小さい軽負荷用定電圧回路の最大出力電流値に近い電流値であることが好ましい。
【0012】
出力電流がしきい値電流以下となったときに電流検出回路からの電流信号の変化を一定時間遅延させて切替え部に入力させ、出力電流がしきい値電流を超えたときは電流検出回路からの電流信号の変化を遅延させることなく切替え部に入力させる電流信号遅延回路をさらに備えていることが好ましい。
【0013】
第1局面の定電圧電源回路において、制御信号が重負荷用定電圧回路を作動させるべき状態から軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて切替え部に入力させ、軽負荷用定電圧回路を作動させるべき状態から重負荷用定電圧回路を作動させるべき状態に変化したときは、その制御信号の変化を遅延させることなく切替え部に入力させる制御信号遅延回路をさらに備えていてもよい。
【0014】
電流検出回路は、出力部からの出力電流を検出する機能を備えた、出力部からの出力電流を一定電流値以内に制限するための電流制限回路であってもよい。
【0015】
本発明の定電圧電源回路の第2局面は、重負荷用定電圧回路と、重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、重負荷用定電圧回路と軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて重負荷用定電圧回路と軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えたものであって、制御信号が重負荷用定電圧回路を作動させるべき状態から軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間だけ遅延させて切替え部に入力させる制御信号遅延回路をさらに備えているものである。
【発明の効果】
【0016】
第1局面の定電圧電源回路は、出力部からの出力電流を検出するために、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路を備えて比較回路での比較結果に応じて信号を出力する電流検出回路を備え、切替え部は制御信号のほかに電流検出回路の出力信号も入力とし、制御信号が軽負荷用定電圧回路を作動させるべき状態であって、かつ電流検出回路から出力電流がしきい値電流以下であることを示す出力信号が入力されているときだけ軽負荷用定電圧回路を作動させるようにしたので、出力電流がしきい値電流以下になるまでは、制御信号が軽負荷用定電圧回路を作動させるべき状態になっても軽負荷用定電圧回路に切り替わらず、出力電流が大きい状態で軽負荷用定電圧回路に切り替わって出力電圧が急激に低下することがなくなり、出力電圧のノイズを低減できる。
【0017】
しきい値電流として、軽負荷用定電圧回路の最大出力電流値又はそれよりも小さい軽負荷用定電圧回路の最大出力電流値に近い電流値に設定するようにすれば、出力部からの出力電流が軽負荷用定電圧回路よりも大きい状態で軽負荷用定電圧回路が作動することがないので、出力電圧の急激な低下をなくすことができる。
【0018】
出力電流がしきい値電流以下になったときの電流検出回路からの電流信号の変化は一定時間だけ遅延させて切替え部に入力させ、出力電流がしきい値電流を超えたときの電流検出回路からの電流信号の変化は遅延させることなく切替え部に入力させる電流信号遅延回路をさらに備えていれば、電流検出回路で検出した出力電流がしきい値電流以下になってから一定時間が経過するまでは軽負荷用定電圧回路が作動することはないので、出力電流がしきい値電流をまたいで上下に変動しても、繰り返し軽負荷用定電圧回路に切り替わらず、出力電圧にノイズが発生することを防止できる。
【0019】
制御信号が重負荷用定電圧回路を作動させるべき状態から軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて切替え部に入力させ、軽負荷用定電圧回路を作動させるべき状態から重負荷用定電圧回路を作動させるべき状態に変化したときは、その制御信号の変化を遅延させることなく切替え部に入力させる制御信号遅延回路を備えているようにすれば、制御信号が軽負荷用定電圧回路を作動させるべき状態に変化してから一定時間が経過するまで軽負荷用定電圧回路が作動することはないので、出力電流が大きい状態で軽負荷用定電圧回路を作動させることがなくなり、出力電圧が急激に低下することを防止できる。
【0020】
定電圧回路では、出力部から出力される電流が最大出力電流値を超えないように、常時出力電流を監視しながら出力電流を制御する電流制限回路が設けられていることが多い。そのような電流制限回路は出力電流を監視するために出力電流を検出する機能を備えている。
そこで、第1局面の定電圧電源回路に用いられている電流検出回路が、出力部からの出力電流を一定電流値以内に制限するための電流制限回路を含んでいるようにすれば、回路を簡素化でき、コストの増加を抑えることができる。
【0021】
本発明の定電圧電源回路の第2局面は、制御信号が重負荷用定電圧回路を作動させるべき状態から軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて切替え部に入力させる制御信号遅延回路を備えているので、制御信号が軽負荷用定電圧回路を作動させるべき制御信号に変化してから一定時間経過するまでは軽負荷用定電圧回路に切り替わらず、出力電流がしきい値をまたいで上下に変動しても、繰り返し軽負荷用定電圧回路に切り替わることがなくなって出力電圧にノイズが発生することを防止できる。
【発明を実施するための最良の形態】
【0022】
以下、図面を参照しながら本発明の実施形態を説明する。
図1は本発明の定電圧電源回路の一実施例を概略的に示すブロック図である。
【0023】
この実施例の電源回路は、通常動作時に作動して電圧を出力する重負荷用定電圧回路4、待機状態時に作動して重負荷用定電圧回路4よりも小さい電圧を供給する軽負荷用定電圧回路6、重負荷用定電圧回路4からの出力電圧に応じた電流を検出する電流検出回路2、インバータ回路(INV)8及びアンド(AND)回路10で構成されている。
【0024】
重負荷用定電圧回路4は、最大出力電流が大きく重負荷時に高効率の定電圧回路であり、軽負荷用定電圧回路6は、最大出力電流が小さく軽負荷時に高効率の定電圧回路である。
電流検出回路2は、出力端子Voutから出力される電圧に応じた電流を検出しており、その出力信号は、検出した電流値がしきい値電流以下まで低下したときにハイレベルになり、検出した電流値がしきい値電流より高いときにローレベルになる。
なお、この実施例及び以下の実施例では、軽負荷用定電圧回路6の最大出力電流値をしきい値電流として設定している。
【0025】
電流検出回路2の出力信号はアンド回路10の一方の端子に入力される。アンド回路10の他方の端子には制御信号ECOが入力されている。制御信号ECOは、重負荷用定電圧回路4を作動させるときにローレベルになり、軽負荷用定電圧回路6を作動させるときにハイレベルになる。
【0026】
アンド回路10は、2端子に入力されている電流検出回路2からの出力信号と制御信号ECOの両方がハイレベルになっているときだけハイレベルの信号を出力し、いずれか一方の入力信号がローレベルになっているときはローレベルの信号を出力する。
【0027】
アンド回路10の出力信号は、一方ではインバータ回路8で反転されて重負荷用定電圧回路4のチップイネーブル端子CE1に入力され、他方では軽負荷用定電圧回路6のチップイネーブル端子CE2に入力されている。すなわち、アンド回路10からハイレベルの信号が出力された場合、重負荷用定電圧回路4のチップイネーブル端子CE1にローレベルの信号が入力され、軽負荷用定電圧回路6のチップイネーブル端子CE2にハイレベルの信号が入力される。逆に、アンド回路10からローレベルの信号が出力された場合、重負荷用定電圧回路4のチップイネーブル端子CE1にハイレベルの信号が入力され、軽負荷用定電圧回路6のチップイネーブル端子CE2にローレベルの信号が入力される。
【0028】
重負荷用定電圧回路4、軽負荷用定電圧回路6はいずれもハイレベルの信号が入力されると作動し、ローレベルの信号が入力されると停止する。すなわち、制御信号ECOがハイレベルになっており、かつ電流検出回路2で検出される電流値がしきい値電流以下である場合に軽負荷用定電圧回路6が動作し、重負荷用定電圧回路4は停止する。したがって、制御信号ECOがハイレベルになっていても電流検出回路2で検出される電流値がしきい値電流より高い場合には、アンド回路10からの出力信号はローレベルとなり、軽負荷用定電圧回路6が動作することはない。
【0029】
次に図1の定電圧電源回路の構成例を詳細に説明する。図2は図1の定電圧電源回路の構成例を詳細に示す回路図である。
【0030】
重負荷用定電圧回路4は、演算増幅回路11、PMOSトランジスタで構成された出力トランジスタM1、出力端子Voutからの出力電圧に応じた帰還電圧を生成する直列抵抗R1及びR2を備えている。
演算増幅回路11の非反転入力端子(+端子)に帰還電圧が入力され、反転入力端子(−端子)に基準電圧Vrefが入力されている。
【0031】
出力トランジスタM1のソースは電源入力端子Vinに接続され、ドレインは出力端子Voutに接続され、ゲートは演算増幅回路11の出力端子に接続されている。
演算増幅回路11はチップイネーブル端子CE1を備えており、チップイネーブル端子CE1にインバータ回路8を介してアンド回路10の出力端子が接続されている。演算増幅回路11はチップイネーブル端子CE1にハイレベルの信号が入力されると作動し、ローレベルの信号が入力されると停止して消費電流がほぼ零になる。
【0032】
軽負荷用定電圧回路6は、演算増幅回路14、PMOSトランジスタからなる出力トランジスタM2、出力端子Voutからの出力電圧に応じた帰還電圧を生成する直列抵抗R3及びR4を備えている。
演算増幅回路14の非反転入力端子に帰還電圧が入力され、反転入力端子に基準電圧Vrefが入力されている。
【0033】
出力トランジスタM2のソースは電源入力端子Vinに接続され、ドレインは出力端子Voutに接続され、ゲートは演算増幅回路14の出力端子に接続されている。
演算増幅回路14はチップイネーブル端子CE2を備えており、チップイネーブル端子CE2にアンド回路10の出力端子が接続されている。演算増幅回路14はチップイネーブル端子CE2にハイレベルの信号が入力されると作動し、ローレベルの信号が入力されると停止して消費電流がほぼ零になる。
【0034】
電流検出回路2はコンパレータ12、PMOSトランジスタM3、抵抗R5を備えている。
PMOSトランジスタM3のソースは電源入力端子Vinに接続され、ドレインは抵抗R5を介して接地されている。PMOSトランジスタM3のゲートは重負荷用定電圧回路4の出力トランジスタM1のゲートに接続されており、出力トランジスタM1とカレントミラー回路を構成している。
【0035】
コンパレータ12の反転入力端子はPMOSトランジスタM3のドレイン及び抵抗R5に接続され、非反転入力端子に比較電圧Vsが印加されている。コンパレータ12の出力端子はアンド回路10の一方の端子に接続されている。
【0036】
出力トランジスタM1とPMOSトランジスタM3はカレントミラー回路を構成しているので、重負荷用定電圧回路4の作動中は電流検出回路2のPMOSトランジスタM3のドレイン電流は重負荷用定電圧回路4の出力トランジスタM1のドレイン電流に比例する。出力トランジスタM1のドレイン電流は出力電流であるから、結局、PMOSトランジスタM3のドレイン電流は出力電流に比例する。
【0037】
PMOSトランジスタM3のドレイン電流は抵抗R5に供給されて電圧に変換され、コンパレータ12の反転入力端子にその電圧が印加される。
コンパレータ12は、反転入力端子に入力された出力電流に比例する電圧と比較電圧Vsを比較し、出力電流に比例する電圧が比較電圧Vs以下のときは出力信号がハイレベルになり、比較電圧Vsよりも高いときは出力信号がローレベルになる。
なお、比較電圧Vsはしきい値電圧として用いられており、軽負荷用定電圧回路6の最大出力電流値に設定されている。
【0038】
図2の定電圧電源回路の動作を説明する。
(1)制御信号ECOがローレベルの場合
電流検出回路2のコンパレータ12の出力信号に関係なく、アンド回路10の出力信号はローレベルとなる。したがって、重負荷回路4の演算増幅回路11のチップイネーブル端子CE1には、インバータ回路8によって反転したハイレベルの信号が入力され、演算増幅回路11が作動する。軽負荷回路6の演算増幅回路14のチップイネーブル端子CE2にはローレベルの信号が入力されるので、演算増幅回路14は停止する。
この結果、制御信号ECOがローレベルの場合は、重負荷用定電圧回路4が作動し、軽負荷用定電圧回路6は停止する。
【0039】
(2)制御信号ECOがローレベルからハイレベルに変化した場合
上述のように、反転入力端子に印加される電圧が比較電圧Vsよりも高いときは、コンパレータ12からアンド回路10に出力される信号がローレベルになる。すなわち、PMOSトランジスタM3のドレイン電流がしきい値電流よりも大きい状態では、アンド回路10の一方の端子に入力される信号がローレベルになるので、アンド回路10からの出力信号はローレベルとなり、重負荷定電圧回路4が作動した状態であり、軽負荷定電圧回路6は停止した状態となる。
【0040】
コンパレータ12の反転入力端子に印加される電圧が比較電圧Vsよりも低くなると、コンパレータ12からアンド回路10に出力される信号はハイレベルになる。これにより、アンド回路10の両方の端子に入力されている信号が両方ともハイレベルとなるので、アンド回路10の出力信号はハイレベルとなり、重負荷定電圧回路4は停止して軽負荷定電圧回路6が作動する。
【0041】
この実施例の定電圧電源回路では、制御信号ECOがローレベルからハイレベルに変化しても、出力電流がしきい値電圧である軽負荷用定電圧回路6の最大出力電流値よりも大きい状態で軽負荷用定電圧回路6が作動することがないので、重負荷用定電圧回路4から軽負荷用定電圧回路6への切替えに伴なう出力電圧Voutの急激な低下を防止することができる。
また逆に、制御信号ECOがローレベルになっている状態では、出力電流が瞬間的にしきい値電流以下に低下しても軽負荷用定電圧回路6に切り替わらないので、出力電流の瞬間的な変動が出力電圧に影響しにくく、出力電圧のノイズを低減できる。
【0042】
図3及び図4は定電圧電源回路の他の実施例を示す図であり、図3は定電圧電源回路を概略的に示すブロック図、図4は図3を詳細に示す回路図である。
この実施例の定電圧電源回路は、図1及び図2の定電圧電源回路の電流検出回路2の代わりに電流制限回路16を用いたものであり、その他の構成は図1及び図2のものと同じであるので、電流制限回路16以外の構成についての説明は省略する。
【0043】
電流制限回路16は、この定電圧電源回路の出力電流が重負荷用定電圧回路4の最大出力電流を超えないように、重負荷用定電圧回路4に電流制限信号ILを出力して出力電流を制限する回路である。電流制限回路16は図1に示した電流検出回路2と同様の電流検出機能をもっている。
一般的に、定電圧回路には電流制限回路が常備されている。この実施例では、通常設けられている電流制限回路を電流検出回路としても使用することで、新たに追加する回路を少なくすることができる。
【0044】
図4を用いて電流制限回路16について詳細に説明する。
電流制限回路16は、コンパレータ18、PMOSトランジスタM4,M5、NMOSトランジスタM6,M7、抵抗R6を備えている。
PMOSトランジスタM4のソースは電源入力端子Vinに接続され、ゲートは重負荷用定電圧回路4の出力トランジスタM1のゲートに接続されており、PMOSトランジスタM4と出力トランジスタM1とでカレントミラー回路を構成している。PMOSトランジスタM4のドレインはNMOSトランジスタM6のドレインに接続されている。
【0045】
NMOSトランジスタM6のソースは接地され、ゲートはドレインに接続されている。NMOSトランジスタM6のゲート及びドレインはNMOSトランジスタM7のゲートに接続されている。
NMOSトランジスタM7のソースはNMOSトランジスタM6のソースとともに接地されており、NMOSトランジスタM7とNMOSトランジスタM6とでカレントミラー回路を構成している。NMOSトランジスタM6のドレインは抵抗R6を介して入力端子Vinに接続されている。
【0046】
PMOSトランジスタM5のソースは電源入力端子Vinに接続され、ゲートはNMOSトランジスタM6のドレイン及び抵抗R6に接続され、ドレインは重負荷用定電圧回路4の出力トランジスタM1のゲートに接続されている。
コンパレータ18の反転入力端子には入力電圧Vinを基準とする比較電圧Vsが印加されており、非反転入力端子はNMOSトランジスタM6のドレイン及び抵抗R6に接続されている。コンパレータ18の出力端子はアンド回路10の一方の入力端子に接続されている。
【0047】
この定電圧電源回路では、重負荷用定電圧回路4の出力トランジスタM1とPMOSトランジスタM4とがカレントミラー回路を構成しているので、PMOSトランジスタM4のドレイン電流は出力電流に比例する。PMOSトランジスタM4のドレイン電流はNMOSトランジスタM6及びM7で構成されたカレントミラー回路で電流の向きが反転され、抵抗R6に供給され電圧に変換される。コンパレータ18は、非反転入力端子に印加されている電圧が反転入力端子に印加されている比較電圧Vsよりも高いときはローレベルの信号を出力し、非反転入力端子に印加されている電圧が反転入力端子に印加されている比較電圧Vsよりも低いときはハイレベルの信号を出力する。
【0048】
抵抗R6の電圧降下がPMOSトランジスタM5のしきい値電圧を超えるとPMOSトランジスタM5が作動し、PMOSトランジスタM5のドレイン側電位が上昇して出力トランジスタM1のゲート電圧の低下を抑制する電流制限信号ILとなる。これにより、出力トランジスタM1を流れる出力電流の増加が抑制されて、出力電流の制限が行なわれる。
【0049】
図5は本発明の定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。なお、この実施例の定電圧電源回路は図1の定電圧電源回路に電流信号遅延回路20を追加したものであり、その他の構造は図1のものと同じであるので、電流信号遅延回路20以外の構成についての説明は省略する。
【0050】
電流信号遅延回路20は電流検出回路2の出力信号がローレベルからハイレベルに変化した場合は、アンド回路10に入力されている電流検出回路2からのローレベルの信号を一定時間遅延させてハイレベルに変化させる。逆に、電流検出回路2の出力信号がハイレベルからローレベルに変化した場合は、アンド回路に入力されている電流検出回路2からのハイレベルの信号を遅延させることなくローレベルに変化させる。これにより、制御信号ECOがハイレベルになっていても、電流検出回路2の出力信号がハイレベルになってから一定時間が経過するまではアンド回路10の出力信号はローレベルからハイレベルに変化しなくなる。
【0051】
電流信号遅延回路20の一例を図6を用いて説明する。
電流信号遅延回路20は、抵抗R7、コンデンサC1、ダイオードD1、バッファアンプ22を備えている。バッファアンプ22はヒステリシス入力端子を備えている。
ダイオードD1のカソードが電流検出回路2のコンパレータ12の出力端子に接続され、アノードがコンデンサC1の一方の端子及びバッファアンプ22のヒステリシス入力端子に接続されている。抵抗R7はダイオードD1に並列に接続されている。コンデンサC1の他方の端子は接地されている。バッファアンプ22の出力端子はアンド回路10の一方の入力端子に接続されている。
【0052】
電流検出回路2のコンパレータ12の出力信号がローレベルからハイレベルに変化した場合、その出力信号は抵抗R7を介してコンデンサC1に供給されてコンデンサC1を充電した後、バッファアンプ22を経てアンド回路10に入力される。したがって、コンデンサC1をチャージするまでの一定時間はアンド回路10に入力される信号がハイレベルに変化せず、遅延してからアンド回路10への入力信号がハイレベルに変化する。
逆に、電流検出回路2のコンパレータ12の出力信号がハイレベルからローレベルに変化した場合は、ダイオードD1を介してコンデンサC1が放電されるため、短時間でコンデンサC1の電圧が低下し、ほとんど遅延することなくアンド回路10への入力信号がローレベルに変化する。
【0053】
上記構成により、この実施例の定電圧電源回路は、制御信号ECOがローレベルからハイレベルに変化し、さらに電流検出回路2において出力電流がしきい値電流以下まで低下したことを検出してから一定時間経過後に軽負荷用定電圧回路6に切り替えられる。
【0054】
重負荷用定電圧回路4から軽負荷用定電圧回路6への切替え時は、出力端子Voutへ出力される出力電流の減少が緩やかな場合には特に出力電流値の変動が生じる。出力電流がしきい値をまたいで上下に変動すると、電流検出回路2のコンパレータ12の出力信号がハイレベルとローレベルに繰り返し変化するジッタが発生する。電流検出回路2の出力信号をそのままアンド回路10に入力させると、ジッタの発生によって重負荷用定電圧回路4と軽負荷用定電圧回路6の切替えが繰り返し行なわれるため、出力電圧にノイズが発生する。
この実施例の定電圧電源回路では、電流検出回路2からの出力信号がローレベルからハイレベルに変化したときに、その変化を一定時間遅延させてアンド回路10に入力させる電流信号遅延回路20が設けられているので、ジッタの影響を小さくすることができる。そして、電流信号遅延回路20の遅延時間を、電流検出回路2の出力信号が安定する時間に設定することで、重負荷用定電圧回路4から軽負荷用定電圧回路6への切替えをジッタの影響を受けずに安定して行なうことができる。
【0055】
なお、この実施例では、電流信号遅延回路20としてコンデンサC1と抵抗R7からなるCR充放電回路を用いているが、本発明はこれに限定されるものではなく、例えばクロック信号をカウンターで分周するものや、定電流回路とコンデンサを用いたものなど公知の遅延回路を使用することができる。
【0056】
図7は本発明の定電圧電源回路のさらに他の実施例を示すブロック図である。なお、この実施例の定電圧電源回路は図1の定電圧電源回路に制御信号遅延回路24を追加したものであり、その他の構造は図1のものと同じであるので、制御信号遅延回路24以外の構成についての説明は省略する。
【0057】
制御信号遅延回路24は、制御信号ECOがローレベルからハイレベルに変化した場合に、アンド回路10に入力されているローレベルの信号を一定時間遅延させてハイレベルに変化させる。逆に制御信号ECOがハイレベルからローレベルに変化した場合は、アンド回路10に入力されているハイレベルの信号を遅延させることなくローレベルに変化させる。
このように、制御信号ECOがローレベルからハイレベルに変化してから一定時間の余裕をもってアンド回路10に入力されている信号をハイレベルに変化させるようにすれば、電流検出回路2の電流検出精度が低い場合でも出力電流が十分に低下してから軽負荷用定電圧回路6に切り替えることができる。
【0058】
制御信号遅延回路24の一例を図8を用いて説明する。
制御信号遅延回路24として、図6の電流信号遅延回路20と同じ構成のものが用いられている。すなわち、制御信号遅延回路24は抵抗R8、ダイオードD2、コンデンサC2及びバッファアンプ26を備えている。バッファアンプ26はヒステリシス入力端子を備えている。
【0059】
ダイオードD2のカソードは制御信号ECOを出力する制御回路(図示は省略)の出力端子に接続され、アノードはコンデンサC2の一端及びバッファアンプ26のヒステリシス入力端子に接続されている。抵抗R8はダイオードD2と並列に接続されている。コンデンサC2の他端は接地されている。バッファアンプ26の出力端子はアンド回路10に接続されている。
【0060】
制御信号ECOがローレベルからハイレベルに変化した場合、その制御信号は抵抗R8を介してコンデンサC2に供給されてコンデンサC2を充電した後、バッファアンプ26を経てアンド回路10に入力される。したがって、コンデンサC2をチャージするまでの一定時間はアンド回路10に入力される信号がハイレベルに変化せず、一定時間遅延してアンド回路10に入力される信号がハイレベルに変化する。
逆に、制御信号ECOがハイレベルからローレベルに変化した場合は、ダイオードD2を介してコンデンサC2が放電されるため、コンデンサC2の電圧が短時間で低下し、アンド回路10に入力される信号がほとんど遅延することなくローレベルに変化する。
【0061】
図5及び図6に示した電流信号遅延回路20と図7及び図8に示した制御信号遅延回路24は、例えば図9及び図10に示されるように同一の定電圧電源回路中に設けてもよい。図9は図1の定電圧電源回路に電流信号遅延回路20と制御信号遅延回路24を設けた実施例を示すブロック図であり、図10は図9の構成例を示す回路図である。
【0062】
図9及び図10に示されているように、電流検出回路2の出力信号のローレベルからハイレベルへの変化を遅延させる電流信号遅延回路20と、制御信号ECOのローレベルからハイレベルへの変化を遅延させる制御信号遅延回路24の両方を設けることで、重負荷用定電圧回路4から軽負荷用定電圧回路6への切替え時に、アンド回路10に入力されていたローレベルの信号が両方とも遅延してハイレベルに変化するので、電流検出信号2で出力電流がしきい値電流以下となったことを検知した直後、及び制御信号ECOがハイレベルに変化した直後に軽負荷用定電圧回路6が作動することがなくなる。これにより、重負荷用定電圧回路4から軽負荷用定電圧回路6への切替えをより安全に行なうことができる。
【0063】
また、図5〜図10の実施例では、電流検出回路2を備えた定電圧電源回路に電流信号遅延回路20又は制御信号遅延回路24を設けているが、図3及び図4に示すような電流検出回路2に代えて電流制限回路16を備えた定電圧電源回路に電流信号遅延回路20又は制御信号遅延回路24を設けても同様の効果を得ることができる。
図3及び図4の電流制限回路16を備えた定電圧電源回路に、電流信号遅延回路20を設けた実施例を図11及び図12に示し、制御信号遅延回路24を設けた実施例を図13及び図14に示し、電流信号遅延回路20と制御信号遅延回路24の両方を設けた実施例を図15及び図16に示している。
【0064】
電流制限回路16の出力信号を遅延させるために電流信号遅延回路20が設けられた定電圧電源回路の構成の一例を図12を用いて説明する。
電流信号遅延回路20のダイオードD1のカソードが電流制限回路16のコンパレータ18の出力端子に接続され、アノードがバッファアンプ22のヒステリシス入力端子及びコンデンサC1の一端に接続されている。抵抗R7はダイオードD1に並列に接続されている。コンデンサC1の他端は接地されている。バッファアンプ22の出力端子はアンド回路10に接続されている。
【0065】
上記の構成により、電流制限回路16のコンパレータ18の出力信号がローレベルからハイレベルに変化した場合、その出力信号は抵抗R7を介してコンデンサC1に供給されてコンデンサC1を充電した後、バッファアンプ22を経てアンド回路10に入力される。したがって、コンデンサC1をチャージするまでの一定時間はアンド回路10に入力される信号がハイレベルに変化せず、一定時間遅延してハイレベルに変化する。
逆に、電流制限回路16のコンパレータ18の出力信号がハイレベルからローレベルに変化した場合は、ダイオードD1を介してコンデンサC1が放電されるため、短時間でコンデンサC1の電圧が低下し、ほとんど遅延することなくアンド回路10に入力される信号がハイレベルからローレベルに変化する。
【0066】
電流制限回路16を備えた定電圧電源回路に制御信号ECOを遅延させる制御信号遅延回路24を設けた実施例を図14を用いて説明する。
制御信号遅延回路24のダイオードD2のカソードは制御信号ECOを出力する制御回路(図示は省略)の出力端子に接続され、アノードはコンデンサC2の一端及びバッファアンプ26のヒステリシス入力端子に接続されている。抵抗R8はダイオードD2と並列に接続されている。コンデンサC2の他端は接地されている。バッファアンプ26の出力端子はアンド回路10に接続されている。
【0067】
制御信号ECOがローレベルからハイレベルに変化した場合、その制御信号は抵抗R8を介してコンデンサC2に供給されてコンデンサC2を充電した後、バッファアンプ26を経てアンド回路10に入力される。したがって、コンデンサC2をチャージするまでの一定時間はアンド回路10に入力される信号がハイレベルに変化せず、一定時間遅延してアンド回路10に入力される信号がハイレベルに変化する。
逆に、制御信号ECOがハイレベルからローレベルに変化した場合は、ダイオードD2を介してコンデンサC2が放電されるため、コンデンサC2の電圧が短時間で低下し、アンド回路10に入力される信号がほとんど遅延することなくローレベルに変化する。
【0068】
図15及び図16は電流制限回路16を備えた定電圧電源回路に電流信号遅延回路20及び制御信号遅延回路24を設けた実施例を示しているが、それぞれの回路構成は図12、図14と同じであるので説明は割愛する。
【0069】
図17及び図18は電流検出回路や電流制限回路を備えていない定電圧電源回路に制御信号遅延回路24が設けられた実施例を示す図であり、図17は同実施例の構成を概略的に示すブロック図、図18はその回路構成の一例を詳細に示す回路図である。
【0070】
この実施例の定電圧電源回路は、制御信号ECOが制御信号遅延回路24を介して重負荷用定電圧回路4及び軽負荷用定電圧回路6に入力されるようになっている。制御信号ECOがハイレベルであるときは軽負荷用定電圧回路6にハイレベルの信号が入力されて軽負荷用定電圧回路6が作動し、重負荷用定電圧回路4にはインバータ回路8を介してローレベルの信号が入力されて重負荷用定電圧回路4は停止する。逆に、制御信号ECOがローレベルであるときは軽負荷用定電圧回路6にローレベルの信号が入力されて軽負荷用定電圧回路6が停止し、重負荷用定電圧回路4にはインバータ回路8を介してハイレベルの信号が入力されて重負荷用定電圧回路4は作動する。
【0071】
制御信号遅延回路24は、制御信号ECOがローレベルからハイレベルに変化した場合はその変化を遅延して両定電圧回路4,6に入力させ、制御信号ECOがハイレベルからローレベルに変化した場合はその変化を遅延させることなく両定電圧回路4,6に入力させる。したがって、この定電圧電源回路は、制御信号ECOがローレベルからハイレベルに変化してから一定時間経過後に重負荷用定電圧回路4から軽負荷用定電圧回路6に切り替わる。
【0072】
高速動作状態からスタンバイ状態に移行すると同時に制御信号ECOからハイレベルの信号が出力されたとすると、この電源回路からの出力電流がスタンバイ状態の電流まで低下するのに多少の時間を要する。そこで、制御信号遅延回路24の遅延時間を制御信号ECOがローレベルからハイレベルに切り替わってから出力電流がスタンバイ状態の電流まで低下するまでにかかる時間、又はそれよりも少し長い時間に設定することが好ましい。そうすれば、制御信号遅延回路24によって制御信号ECOのローレベルからハイレベルへの変化を、出力電流がスタンバイ状態の電流まで低下するまで遅延させることができ、電源回路からの出力電流が低下しきっていないうちに軽負荷用定電圧回路6に切り替わることがなくなり、出力電圧が急激に低下することを防止でき、出力電圧の切替えノイズの発生も防止できる。
【0073】
本明細書中の実施例では、重負荷用定電圧回路4、軽負荷用定電圧回路6としてシリーズレギュレータを使用したものが示されているが、両定電圧回路4,6、又はいずれかの定電圧回路がスイッチングレギュレータで構成されていてもよい。
また、重負荷用定電圧回路4と軽負荷用定電圧回路6の詳細な構成例では、それぞれの定電圧回路4,6に別々の出力トランジスタM1,M2が設けられているが、本発明はこれに限定されるものではなく、重負荷用定電圧回路4と軽負荷用定電圧回路6で共通の出力トランジスタを用い、演算増幅回路11及び14でその出力トランジスタを制御するようにしてもよい。
【図面の簡単な説明】
【0074】
【図1】定電圧電源回路の一実施例を概略的に示すブロック図である。
【図2】図1の定電圧電源回路を詳細に示す回路図である。
【図3】定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。
【図4】図3の定電圧電源回路を詳細に示す回路図である。
【図5】定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。
【図6】図5の定電圧電源回路を詳細に示す回路図である。
【図7】定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。
【図8】図7の定電圧電源回路を詳細に示す回路図である。
【図9】定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。
【図10】図9の定電圧電源回路を詳細に示す回路図である。
【図11】定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。
【図12】図11の定電圧電源回路を詳細に示す回路図である。
【図13】定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。
【図14】図13の定電圧電源回路を詳細に示す回路図である。
【図15】定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。
【図16】図15の定電圧電源回路を詳細に示す回路図である。
【図17】定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。
【図18】図17の定電圧電源回路を詳細に示す回路図である。
【符号の説明】
【0075】
2 電流検出回路
4 重負荷用定電圧回路
6 軽負荷用定電圧回路
8 インバータ回路
10 アンド回路
11,14 演算増幅回路
12,18 コンパレータ
16 電流制限回路
20 電流信号遅延回路
22,26 バッファアンプ
24 制御信号遅延回路
C1,C2 コンデンサ
D1,D2 ダイオード
M1〜M7 トランジスタ
R1〜R8 抵抗
【出願人】 【識別番号】000006747
【氏名又は名称】株式会社リコー
【出願日】 平成18年7月27日(2006.7.27)
【代理人】 【識別番号】100085464
【弁理士】
【氏名又は名称】野口 繁雄


【公開番号】 特開2008−33461(P2008−33461A)
【公開日】 平成20年2月14日(2008.2.14)
【出願番号】 特願2006−204058(P2006−204058)