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【発明の名称】 基準電圧発生回路
【発明者】 【氏名】松本 秋憲

【氏名】崎山 史朗

【氏名】森江 隆史

【要約】 【課題】低消費電流で面積が小さく、高精度で安定した電圧を発生する基準電圧発生回路を提供する。

【構成】BGR型電流発生回路100は、PMOSトランジスタ106、107のゲート・ソース間に生じる電圧の差を利用して、第1のノードから第2のノードに至る第1の電流経路と第2の電流経路とに流れる電流をそれぞれ所定の基準電流にする。第2のノードと第3のノードとの間に設けられた抵抗性負荷回路103によって、電位Vddの変動や温度の変動によって変動しない出力電圧Vrefが得られる。
【特許請求の範囲】
【請求項1】
第1のノードから第2のノードに至る第1の電流経路に設けられた第1のカレントミラー用MOSトランジスタ、および上記第1の電流経路に流れる電流の一定倍の電流を第1のノードから第2のノードに至る第2の電流経路に流す第2のカレントミラー用MOSトランジスタを有するカレントミラー回路と、
上記第1の電流経路に設けられた第1の基準電流用MOSトランジスタまたは第1の基準電流用ダイオード、および上記第2の電流経路に設けられた第2の基準電流用MOSトランジスタまたは第2の基準電流用ダイオードを有し、上記第1および第2の電流経路に流れる電流が、それぞれ、上記第1および第2の基準電流用MOSトランジスタのゲート・ソース間に生じる電圧の差、または上記第1および第2の基準電流用ダイオードのアノード・カソード間に生じる電圧の差に応じた一定の基準電流になるようにする基準電流発生回路と
を備え、
上記第1、第2のカレントミラー用MOSトランジスタおよび第1、第2の基準電流用MOSトランジスタのうちの少なくとも1つトランジスタのソースが上記第2のノードに接続されるとともに、
さらに、
ソースが上記第2のノードに接続され、ゲートとドレインとが互いに接続された負荷部用MOSトランジスタ、および上記負荷部用MOSトランジスタのドレインと第3のノードとの間に接続された抵抗素子を有する抵抗性負荷回路と、
ドレインが上記第1のノードに接続され、ソースが出力用ノードに接続され、ゲートが、上記第2のノードにソースが接続された上記MOSトランジスタのゲートに接続された第1の出力段用MOSトランジスタ、およびソースが上記出力用ノードに接続され、ドレインが上記第3のノードに接続され、ゲートが上記負荷部用MOSトランジスタのゲートに接続された第2の出力段用MOSトランジスタを有し、上記出力用ノードの電圧を基準電圧として出力する基準電圧出力段とを備えた基準電圧発生回路。
【請求項2】
請求項1の基準電圧発生回路であって、
上記基準電流発生回路は、さらに、上記第1および第2のノードのうち一方のノードに一端が接続された抵抗素子を備え、
上記第1の基準電流用MOSトランジスタは、ソースが上記抵抗素子の他端に接続されたトランジスタであり、
上記第2の基準電流用MOSトランジスタは、ソースが上記一方のノードに接続され、ゲートとドレインとが、互いに接続されるとともに上記第1の基準電流用MOSトランジスタのゲートに接続されたトランジスタであり、
上記第1のカレントミラー用MOSトランジスタは、ドレインとゲートとが、互いに接続されるとともに上記第1の基準電流用MOSトランジスタのドレインおよび上記第2のカレントミラー用MOSトランジスタのゲートに接続され、ソースが上記第1および第2のノードのうち他方のノードに接続されたトランジスタであり、
上記第2のカレントミラー用MOSトランジスタは、ドレインが上記第2の基準電流用MOSトランジスタのドレインに接続され、ソースが上記他方のノードに接続されたトランジスタであるとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第1、第2の基準電流用MOSトランジスタは、PMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタは、NMOSトランジスタであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第1、第2の基準電流用MOSトランジスタは、NMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタは、PMOSトランジスタであることを特徴とする基準電圧発生回路。
【請求項3】
請求項2の基準電圧発生回路であって、
上記第1のノードは上記第3のノードよりも電位が高く、
上記負荷部用MOSトランジスタは、PMOSトランジスタであり、
上記第1の出力段用MOSトランジスタは、NMOSトランジスタであり、
上記第2の出力段用MOSトランジスタは、PMOSトランジスタであるか、
または、上記第1のノードは上記第3のノードよりも電位が低く、
上記負荷部用MOSトランジスタは、NMOSトランジスタであり、
上記第1の出力段用MOSトランジスタは、PMOSトランジスタであり、
上記第2の出力段用MOSトランジスタは、NMOSトランジスタであることを特徴とする基準電圧発生回路。
【請求項4】
請求項1の基準電圧発生回路であって、
上記基準電流発生回路は、
さらに、上記第1の基準電流用ダイオードに直列に接続されて抵抗ダイオード直列回路を構成する抵抗素子と、
第1、第2のイマジナリショート用MOSトランジスタとを備え、
上記抵抗ダイオード直列回路は、上記第1のノードに一端が接続され、上記第1のイマジナリショート用MOSトランジスタのソースに他端が接続され、
上記第2の基準電流用ダイオードは、上記第1のノードに一端が接続され、上記第2のイマジナリショート用MOSトランジスタのソースに他端が接続され、
上記第2のイマジナリショート用MOSトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第1のイマジナリショート用MOSトランジスタのゲートと上記第2のカレントミラー用MOSトランジスタのドレインに接続され、
上記第1のカレントミラー用MOSトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第1のイマジナリショート用MOSトランジスタのドレインと上記第2のカレントミラー用MOSトランジスタのゲートに接続され、ソースが上記第2のノードに接続され、
上記第2のカレントミラー用MOSトランジスタは、ソースが上記第2のノードに接続されているとともに、
上記第1のノードは上記第2のノードよりも電位が高く、
上記第1、第2のイマジナリショート用MOSトランジスタはPMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタはNMOSトランジスタであり、
上記負荷部用MOSトランジスタは、PMOSトランジスタであり、
上記第1の出力段用MOSトランジスタは、NMOSトランジスタであり、
上記第2の出力段用MOSトランジスタは、PMOSトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第1の基準電流用ダイオードのアノードもしくはアノードから上記抵抗素子を介した端部であり、
上記第2の基準電流用ダイオードにおける上記一端は、アノードであるか、
または、
上記第1のノードは上記第2のノードよりも電位が低く、
上記第1、第2のイマジナリショート用MOSトランジスタはNMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタはPMOSトランジスタであり、
上記負荷部用MOSトランジスタは、NMOSトランジスタであり、
上記第1の出力段用MOSトランジスタは、PMOSトランジスタであり、
上記第2の出力段用MOSトランジスタは、NMOSトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第1の基準電流用ダイオードのカソードもしくはカソードから上記抵抗素子を介した端部であり、
上記第2の基準電流用ダイオードにおける上記一端は、カソードであることを特徴とする基準電圧発生回路。
【請求項5】
1対のトランジスタまたはダイオードに生じる電圧の差を利用して、第1のノードから第2のノードに至る第1の電流経路と第2の電流経路とに流れる電流をそれぞれ所定の基準電流にするバンドギャップリファレンス型電流発生回路と、
上記第2のノードと第3のノードとの間に設けられた抵抗性負荷回路と、
を備えた基準電圧発生回路。
【請求項6】
請求項5の基準電圧発生回路であって、
さらに、上記第1のノードと第4のノードとの間に設けられた抵抗性負荷回路を備えていることを特徴とする基準電圧発生回路。
【請求項7】
請求項5および請求項6のいずれか1項の基準電圧発生回路であって、
上記バンドギャップリファレンス型電流発生回路は、
上記第1の電流経路に設けられた第1のカレントミラー用MOSトランジスタ、および上記第1の電流経路に流れる電流の一定倍の電流を上記第2の電流経路に流す第2のカレントミラー用MOSトランジスタを有するカレントミラー回路と、
上記第1の電流経路に設けられた第1の基準電流用MOSトランジスタまたは第1の基準電流用ダイオード、および上記第2の電流経路に設けられた第2の基準電流用MOSトランジスタまたは第2の基準電流用ダイオードを有し、上記第1および第2の電流経路に流れる電流が、それぞれ上記第1および第2の基準電流用MOSトランジスタのそれぞれのゲート・ソース間または上記第1および第2の基準電流用ダイオードのそれぞれのアノード・カソード間に生じる電圧の差に応じた一定の基準電流になるようにする基準電流発生回路と、
を備えていることを特徴とする基準電圧発生回路。
【請求項8】
請求項7の基準電圧発生回路であって、
上記基準電流発生回路は、さらに、上記第1および第2のノードのうち一方のノードに一端が接続された抵抗素子を備え、
上記第1の基準電流用MOSトランジスタは、ソースが上記抵抗素子の他端に接続されたトランジスタであり、
上記第2の基準電流用MOSトランジスタは、ソースが上記一方のノードに接続され、ゲートとドレインとが、互いに接続されるとともに上記第1の基準電流用MOSトランジスタのゲートに接続されたトランジスタであり、
上記第1のカレントミラー用MOSトランジスタは、ドレインとゲートとが、互いに接続されるとともに上記第1の基準電流用MOSトランジスタのドレインおよび上記第2のカレントミラー用MOSトランジスタのゲートに接続され、ソースが上記第1および第2のノードのうち他方のノードに接続されたトランジスタであり、
上記第2のカレントミラー用MOSトランジスタは、ドレインが上記第2の基準電流用MOSトランジスタのドレインに接続され、ソースが上記他方のノードに接続されたトランジスタであるとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第1、第2の基準電流用MOSトランジスタは、PMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタは、NMOSトランジスタであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第1、第2の基準電流用MOSトランジスタは、NMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタは、PMOSトランジスタであることを特徴とする基準電圧発生回路。
【請求項9】
請求項7の基準電圧発生回路であって、
上記基準電流発生回路は、
さらに、上記第1の基準電流用ダイオードに直列に接続されて抵抗ダイオード直列回路を構成する抵抗素子と、
第1、第2のイマジナリショート用MOSトランジスタとを備え、
上記抵抗ダイオード直列回路は、上記第1のノードと上記第2のノードのいずれか一方のノードに一端が接続され、上記第1のイマジナリショート用MOSトランジスタのソースに他端が接続され、
上記第2の基準電流用ダイオードは、上記一方のノードに一端が接続され、上記第2のイマジナリショート用MOSトランジスタのソースに他端が接続され、
上記第2のイマジナリショート用MOSトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第1のイマジナリショート用MOSトランジスタのゲートと上記第2のカレントミラー用MOSトランジスタのドレインに接続され、
上記第1のカレントミラー用MOSトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第1のイマジナリショート用MOSトランジスタのドレインと上記第2のカレントミラー用MOSトランジスタのゲートに接続され、ソースが上記第1のノードと上記第2のノードの他方のノードに接続され、
上記第2のカレントミラー用MOSトランジスタは、ソースが上記他方のノードに接続されているとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第1、第2のイマジナリショート用MOSトランジスタはPMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタはNMOSトランジスタであるか、
上記抵抗ダイオード直列回路における上記一端は、上記第1の基準電流用ダイオードのアノードもしくはアノードから上記抵抗素子を介した端部であり、
上記第2の基準電流用ダイオードにおける上記一端は、アノードであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第1、第2のイマジナリショート用MOSトランジスタはNMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタはPMOSトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第1の基準電流用ダイオードのカソードもしくはカソードから上記抵抗素子を介した端部であり、
上記第2の基準電流用ダイオードにおける上記一端は、カソードであることを特徴とする基準電圧発生回路。
【請求項10】
請求項5または請求項6の基準電圧発生回路であって、
上記第2のノードと第3のノードとの間に設けられた抵抗性負荷回路と上記第1のノードと第4のノードとの間に設けられた抵抗性負荷回路の少なくとも一方は、両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えていることを特徴とする基準電圧発生回路。
【請求項11】
請求項10の基準電圧発生回路であって、
上記両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えた抵抗性負荷回路は、
抵抗素子とダイオードとが直列に接続されて構成されることを特徴とする基準電圧発生回路。
【請求項12】
請求項10の基準電圧発生回路であって、
上記上記両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えた抵抗性負荷回路は、
ゲートとドレインとが互いに接続されたMOSトランジスタと、
抵抗素子とが直列に接続されて構成されることを特徴とする基準電圧発生回路。
【請求項13】
請求項2および請求項8のいずれか1項の基準電圧発生回路であって、
さらに、上記第1および第2の基準電流用MOSトランジスタとでカスコードカレントミラー構造を構成する1対のMOSトランジスタと、上記第1および第2のカレントミラーMOSトランジスタとでカスコードカレントミラー構造を構成する1対のMOSトランジスタとのうちの少なくとも一方を備えていることを特徴とする基準電圧発生回路。
【請求項14】
請求項13の基準電圧発生回路であって、
上記第1の電流経路および上記第2の電流経路の少なくとも一方に、他端よりも高電位側の一端が、上記カスコードカレントミラー構造を構成する2対のMOSトランジスタのうちの高電位側にある1対のMOSトランジスタの共通のゲートに接続され、他端が、上記2対のMOSトランジスタのうちの低電位側にある1対のMOSトランジスタの共通のゲートに接続された抵抗素子を備えていることを特徴とする基準電圧発生回路。
【請求項15】
請求項4および請求項9のいずれか1項の基準電圧発生回路であって、
さらに、上記第1および第2のイマジナリショート用MOSトランジスタとでカスコードカレントミラー構造を構成する1対のMOSトランジスタと、上記第1および第2のカレントミラーMOSトランジスタとでカスコードカレントミラー構造を構成する1対のMOSトランジスタとのうちの少なくとも一方を備えていることを特徴とする基準電圧発生回路。
【請求項16】
請求項15の基準電圧発生回路であって、
上記第1の電流経路および上記第2の電流経路の少なくとも一方に、他端よりも高電位側の一端が、上記カスコードカレントミラー構造を構成する2対のMOSトランジスタのうちの高電位側にある1対のMOSトランジスタの共通のゲートに接続され、他端が、上記2対のMOSトランジスタのうちの低電位側にある1対のMOSトランジスタの共通のゲートに接続された抵抗素子を備えていることを特徴とする基準電圧発生回路。
【請求項17】
請求項2と請求項8のいずれか1項の基準電圧発生回路であって、
上記第1および第2の基準電流用MOSトランジスタと、上記第1および第2のカレントミラー用MOSトランジスタとのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタにおける、上記ドレインとソースとを導通させるMOSトランジスタを備えていることを特徴とする基準電圧発生回路。
【請求項18】
請求項17の基準電圧発生回路であって、
さらに上記第2のノードと上記第3のノード、または上記第1のノードと上記第4のノードを導通させるMOSトランジスタを備えていることを特徴とする基準電圧発生回路。
【請求項19】
請求項4と請求項9のいずれか1項の基準電圧発生回路であって、
上記第1および第2のイマジナリショート用MOSトランジスタと、上記第1および第2のカレントミラーMOSトランジスタとのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタにおける、上記ドレインとソースとを導通させるMOSトランジスタを備えていることを特徴とする基準電圧発生回路。
【請求項20】
請求項19の基準電圧発生回路であって、
さらに上記第2のノードと上記第3のノード、または上記第1のノードと上記第4のノードを導通させるMOSトランジスタを備えていることを特徴とする基準電圧発生回路。
【請求項21】
請求項1、11、12のいずれか1項の基準電圧発生回路であって、
上記抵抗性負荷回路の抵抗素子の抵抗値が調整可能であることを特徴とする基準電圧発生回路。
【請求項22】
請求項1と請求項5のいずれか1項の基準電圧発生回路であって、
上記第1のノードは第1の電源に接続され、
上記第3のノードは第2の電源に接続されていることを特徴とする基準電圧発生回路。
【請求項23】
請求項6の基準電圧発生回路であって、
上記第4のノードは第1の電源に接続され、
上記第3のノードは第2の電源に接続されていることを特徴とする基準電圧発生回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、携帯システム、電池駆動システム、およびそれらに内蔵される集積回路等に用いられるバンドギャップリファレンス型の基準電圧発生回路に関するものである。
【背景技術】
【0002】
半導体装置に搭載される各種のアナログ回路では、電源電圧や温度の変動による回路全体の特性の変動を抑制するために、バンドギャップリファレンス(Band Gap Reference)回路(BGR回路)を備えた基準電圧発生回路が一般に用いられる。このようなBGR型基準電圧発生回路によって得られる基準電圧は、電源電圧や温度への依存性が小さいことで知られている。
【0003】
BGR型基準電圧発生回路を備えた基準電圧発生回路の例として、特許文献1の図5の基準電圧発生回路が知られている。この基準電圧発生回路は、PMOSトランジスタP1、P2、P3、NMOSトランジスタN1、N2、ダイオードD1、および抵抗R1、R2を備えている。このように構成された基準電圧発生回路では、PMOSトランジスタP1を備えた第1の電流経路、PMOSトランジスタP2を備えた第2の電流経路、および抵抗素子R2およびダイオードD1を備えた第3の電流経路に、NMOSトランジスタN1、N2のゲート・ソース間に生じる電圧の差に応じた電流が流れる。
【0004】
同文献の段落(0002)〜(0004)には、PMOSトランジスタP1、P2、P3のトランジスタサイズを同一とし、さらにNMOSトランジスタN1、N2のトランジスタサイズ比を1:Mにした場合、出力電圧(基準電圧)Vrefは以下の式で表されることが記載されている。
【0005】
【数1】


【0006】
ここで、Nは(R2の抵抗値)/(R1の抵抗値)、qは電子の電荷量、kはボルツマン定数、Tは絶対温度、VF(D1)はD1の順方向電圧を示す。
【特許文献1】特開平10−198447号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上記特許文献1の図5の基準電圧発生回路は、第1と第2の電流経路だけでなく、抵抗素子R2およびダイオードD1を備えた第3の電流経路に電流が流れるため、消費電流が大きくなるという問題があった。
【0008】
また、第1の電流経路と第2の電流経路とにそれぞれ流れる電流の一定倍の電流を第3の電流経路に流すためのPMOSトランジスタP3を備える分、素子数が多くなり、チップ面積が大きくなっていた。
【0009】
さらに、PMOSトランジスタP3の閾値電圧のプロセス条件による相対ばらつきの影響により、第1の電流経路と第3の電流経路に実際に流れる電流のカレント比に、所望のカレント比とのずれが生じ、出力電圧Vrefに大きな変動が生じるという問題もある。
【0010】
また、大規模集積回路を備える電気機器にとって、消費電力低減とコスト低減が2大重要課題である。このような電気機器のコスト低減には、備えられる大規模集積回路の回路面積を削減することが重要である。
【0011】
本発明は、上記の点に鑑み、低消費電流で面積が小さく、高精度で安定した電圧を発生する基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記の課題を解決するため、請求項1の発明の基準電圧発生回路は、
第1のノードから第2のノードに至る第1の電流経路に設けられた第1のカレントミラー用MOSトランジスタ、および上記第1の電流経路に流れる電流の一定倍の電流を第1のノードから第2のノードに至る第2の電流経路に流す第2のカレントミラー用MOSトランジスタを有するカレントミラー回路と、
上記第1の電流経路に設けられた第1の基準電流用MOSトランジスタまたは第1の基準電流用ダイオード、および上記第2の電流経路に設けられた第2の基準電流用MOSトランジスタまたは第2の基準電流用ダイオードを有し、上記第1および第2の電流経路に流れる電流が、それぞれ、上記第1および第2の基準電流用MOSトランジスタのゲート・ソース間に生じる電圧の差、または上記第1および第2の基準電流用ダイオードのアノード・カソード間に生じる電圧の差に応じた一定の基準電流になるようにする基準電流発生回路と
を備え、
上記第1、第2のカレントミラー用MOSトランジスタおよび第1、第2の基準電流用MOSトランジスタのうちの少なくとも1つトランジスタのソースが上記第2のノードに接続されるとともに、
さらに、
ソースが上記第2のノードに接続され、ゲートとドレインとが互いに接続された負荷部用MOSトランジスタ、および上記負荷部用MOSトランジスタのドレインと第3のノードとの間に接続された抵抗素子を有する抵抗性負荷回路と、
ドレインが上記第1のノードに接続され、ソースが出力用ノードに接続され、ゲートが、上記第2のノードにソースが接続された上記MOSトランジスタのゲートに接続された第1の出力段用MOSトランジスタ、およびソースが上記出力用ノードに接続され、ドレインが上記第3のノードに接続され、ゲートが上記負荷部用MOSトランジスタのゲートに接続された第2の出力段用MOSトランジスタを有し、上記出力用のノードの電圧を基準電圧として出力する基準電圧出力段とを備えている。
【0013】
請求項2の発明の基準電圧発生回路は、
請求項1の基準電圧発生回路であって、
上記基準電流発生回路は、さらに、上記第1および第2のノードのうち一方のノードに一端が接続された抵抗素子を備え、
上記第1の基準電流用MOSトランジスタは、ソースが上記抵抗素子の他端に接続されたトランジスタであり、
上記第2の基準電流用MOSトランジスタは、ソースが上記一方のノードに接続され、ゲートとドレインとが、互いに接続されるとともに上記第1の基準電流用MOSトランジスタのゲートに接続されたトランジスタであり、
上記第1のカレントミラー用MOSトランジスタは、ドレインとゲートとが、互いに接続されるとともに上記第1の基準電流用MOSトランジスタのドレインおよび上記第2のカレントミラー用MOSトランジスタのゲートに接続され、ソースが上記第1および第2のノードのうち他方のノードに接続されたトランジスタであり、
上記第2のカレントミラー用MOSトランジスタは、ドレインが上記第2の基準電流用MOSトランジスタのドレインに接続され、ソースが上記他方のノードに接続されたトランジスタであるとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第1、第2の基準電流用MOSトランジスタは、PMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタは、NMOSトランジスタであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第1、第2の基準電流用MOSトランジスタは、NMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタは、PMOSトランジスタであることを特徴とする。
【0014】
請求項3の発明の基準電圧発生回路は、
請求項2の基準電圧発生回路であって、
上記第1のノードは上記第3のノードよりも電位が高く、
上記負荷部用MOSトランジスタは、PMOSトランジスタであり、
上記第1の出力段用MOSトランジスタは、NMOSトランジスタであり、
上記第2の出力段用MOSトランジスタは、PMOSトランジスタであるか、
または、上記第1のノードは上記第3のノードよりも電位が低く、
上記負荷部用MOSトランジスタは、NMOSトランジスタであり、
上記第1の出力段用MOSトランジスタは、PMOSトランジスタであり、
上記第2の出力段用MOSトランジスタは、NMOSトランジスタであることを特徴とする。
【0015】
請求項4の発明の基準電圧発生回路は、
請求項1の基準電圧発生回路であって、
上記基準電流発生回路は、
さらに、上記第1の基準電流用ダイオードに直列に接続されて抵抗ダイオード直列回路を構成する抵抗素子と、
第1、第2のイマジナリショート用MOSトランジスタとを備え、
上記抵抗ダイオード直列回路は、上記第1のノードに一端が接続され、上記第1のイマジナリショート用MOSトランジスタのソースに他端が接続され、
上記第2の基準電流用ダイオードは、上記第1のノードに一端が接続され、上記第2のイマジナリショート用MOSトランジスタのソースに他端が接続され、
上記第2のイマジナリショート用MOSトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第1のイマジナリショート用MOSトランジスタのゲートと上記第2のカレントミラー用MOSトランジスタのドレインに接続され、
上記第1のカレントミラー用MOSトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第1のイマジナリショート用MOSトランジスタのドレインと上記第2のカレントミラー用MOSトランジスタのゲートに接続され、ソースが上記第2のノードに接続され、
上記第2のカレントミラー用MOSトランジスタは、ソースが上記第2のノードに接続されているとともに、
上記第1のノードは上記第2のノードよりも電位が高く、
上記第1、第2のイマジナリショート用MOSトランジスタはPMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタはNMOSトランジスタであり、
上記負荷部用MOSトランジスタは、PMOSトランジスタであり、
上記第1の出力段用MOSトランジスタは、NMOSトランジスタであり、
上記第2の出力段用MOSトランジスタは、PMOSトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第1の基準電流用ダイオードのアノードもしくはアノードから上記抵抗素子を介した端部であり、
上記第2の基準電流用ダイオードにおける上記一端は、アノードであるか、
または、
上記第1のノードは上記第2のノードよりも電位が低く、
上記第1、第2のイマジナリショート用MOSトランジスタはNMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタはPMOSトランジスタであり、
上記負荷部用MOSトランジスタは、NMOSトランジスタであり、
上記第1の出力段用MOSトランジスタは、PMOSトランジスタであり、
上記第2の出力段用MOSトランジスタは、NMOSトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第1の基準電流用ダイオードのカソードもしくはカソードから上記抵抗素子を介した端部であり、
上記第2の基準電流用ダイオードにおける上記一端は、カソードであることを特徴とする。
【0016】
これら上記の構成によれば、第1の電流経路と第2の電流経路に流れる電流が合流して抵抗性負荷回路に流れることにより、高精度な基準電圧が得られる。また、基準電圧出力段を設けることにより、低い出力インピーダンスで基準電圧が得られる。
【0017】
請求項5の発明の基準電圧発生回路は、
1対のトランジスタまたはダイオードに生じる電圧の差を利用して、第1のノードから第2のノードに至る第1の電流経路と第2の電流経路とに流れる電流をそれぞれ所定の基準電流にするバンドギャップリファレンス型電流発生回路と、
上記第2のノードと第3のノードとの間に設けられた抵抗性負荷回路と、
を備えている。
【0018】
請求項6の発明の基準電圧発生回路は、
請求項5の基準電圧発生回路であって、
さらに、上記第1のノードと第4のノードとの間に設けられた抵抗性負荷回路を備えていることを特徴とする。
【0019】
請求項7の発明の基準電圧発生回路は、
請求項5および請求項6のいずれか1項の基準電圧発生回路であって、
上記バンドギャップリファレンス型電流発生回路は、
上記第1の電流経路に設けられた第1のカレントミラー用MOSトランジスタ、および上記第1の電流経路に流れる電流の一定倍の電流を上記第2の電流経路に流す第2のカレントミラー用MOSトランジスタを有するカレントミラー回路と、
上記第1の電流経路に設けられた第1の基準電流用MOSトランジスタまたは第1の基準電流用ダイオード、および上記第2の電流経路に設けられた第2の基準電流用MOSトランジスタまたは第2の基準電流用ダイオードを有し、上記第1および第2の電流経路に流れる電流が、それぞれ上記第1および第2の基準電流用MOSトランジスタのそれぞれのゲート・ソース間または上記第1および第2の基準電流用ダイオードのそれぞれのアノード・カソード間に生じる電圧の差に応じた一定の基準電流になるようにする基準電流発生回路と、
を備えていることを特徴とする。
【0020】
請求項8の発明の基準電圧発生回路は、
請求項7の基準電圧発生回路であって、
上記基準電流発生回路は、さらに、上記第1および第2のノードのうち一方のノードに一端が接続された抵抗素子を備え、
上記第1の基準電流用MOSトランジスタは、ソースが上記抵抗素子の他端に接続されたトランジスタであり、
上記第2の基準電流用MOSトランジスタは、ソースが上記一方のノードに接続され、ゲートとドレインとが、互いに接続されるとともに上記第1の基準電流用MOSトランジスタのゲートに接続されたトランジスタであり、
上記第1のカレントミラー用MOSトランジスタは、ドレインとゲートとが、互いに接続されるとともに上記第1の基準電流用MOSトランジスタのドレインおよび上記第2のカレントミラー用MOSトランジスタのゲートに接続され、ソースが上記第1および第2のノードのうち他方のノードに接続されたトランジスタであり、
上記第2のカレントミラー用MOSトランジスタは、ドレインが上記第2の基準電流用MOSトランジスタのドレインに接続され、ソースが上記他方のノードに接続されたトランジスタであるとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第1、第2の基準電流用MOSトランジスタは、PMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタは、NMOSトランジスタであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第1、第2の基準電流用MOSトランジスタは、NMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタは、PMOSトランジスタであることを特徴とする。
【0021】
請求項9の発明の基準電圧発生回路は、
請求項7の基準電圧発生回路であって、
上記基準電流発生回路は、
さらに、上記第1の基準電流用ダイオードに直列に接続されて抵抗ダイオード直列回路を構成する抵抗素子と、
第1、第2のイマジナリショート用MOSトランジスタとを備え、
上記抵抗ダイオード直列回路は、上記第1のノードと上記第2のノードのいずれか一方のノードに一端が接続され、上記第1のイマジナリショート用MOSトランジスタのソースに他端が接続され、
上記第2の基準電流用ダイオードは、上記一方のノードに一端が接続され、上記第2のイマジナリショート用MOSトランジスタのソースに他端が接続され、
上記第2のイマジナリショート用MOSトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第1のイマジナリショート用MOSトランジスタのゲートと上記第2のカレントミラー用MOSトランジスタのドレインに接続され、
上記第1のカレントミラー用MOSトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第1のイマジナリショート用MOSトランジスタのドレインと上記第2のカレントミラー用MOSトランジスタのゲートに接続され、ソースが上記第1のノードと上記第2のノードの他方のノードに接続され、
上記第2のカレントミラー用MOSトランジスタは、ソースが上記他方のノードに接続されているとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第1、第2のイマジナリショート用MOSトランジスタはPMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタはNMOSトランジスタであるか、
上記抵抗ダイオード直列回路における上記一端は、上記第1の基準電流用ダイオードのアノードもしくはアノードから上記抵抗素子を介した端部であり、
上記第2の基準電流用ダイオードにおける上記一端は、アノードであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第1、第2のイマジナリショート用MOSトランジスタはNMOSトランジスタであり、
上記第1、第2のカレントミラー用MOSトランジスタはPMOSトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第1の基準電流用ダイオードのカソードもしくはカソードから上記抵抗素子を介した端部であり、
上記第2の基準電流用ダイオードにおける上記一端は、カソードであることを特徴とする。
【0022】
これらにより、第1の電流経路と第2の電流経路に流れる電流が合流して抵抗性負荷回路に流れることにより、高精度な基準電圧が得られる。
【0023】
請求項10の発明の基準電圧発生回路は、
請求項5または請求項6の基準電圧発生回路であって、
上記第2のノードと第3のノードとの間に設けられた抵抗性負荷回路と上記第1のノードと第4のノードとの間に設けられた抵抗性負荷回路の少なくとも一方は、両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えていることを特徴とする。
【0024】
請求項11の発明の基準電圧発生回路は、
請求項10の基準電圧発生回路であって、
上記両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えた抵抗性負荷回路は、
抵抗素子とダイオードとが直列に接続されて構成されることを特徴とする。
【0025】
請求項12の発明の基準電圧発生回路は、
請求項10の基準電圧発生回路であって、
上記両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えた抵抗性負荷回路は、
ゲートとドレインとが互いに接続されたMOSトランジスタと、
抵抗素子とが直列に接続されて構成されることを特徴とする。
【0026】
これらの抵抗性負荷回路を用いることにより、絶対温度の変動によって変動しない基準電圧を出力する基準電圧発生回路を容易に構成できる。
【0027】
請求項13の発明の基準電圧発生回路は、
請求項2および請求項8のいずれか1項の基準電圧発生回路であって、
さらに、上記第1および第2の基準電流用MOSトランジスタとでカスコードカレントミラー構造を構成する1対のMOSトランジスタと、上記第1および第2のカレントミラーMOSトランジスタとでカスコードカレントミラー構造を構成する1対のMOSトランジスタとのうちの少なくとも一方を備えていることを特徴とする。
【0028】
請求項14の発明の基準電圧発生回路は、
請求項13の基準電圧発生回路であって、
上記第1の電流経路および上記第2の電流経路の少なくとも一方に、他端よりも高電位側の一端が、上記カスコードカレントミラー構造を構成する2対のMOSトランジスタのうちの高電位側にある1対のMOSトランジスタの共通のゲートに接続され、他端が、上記2対のMOSトランジスタのうちの低電位側にある1対のMOSトランジスタの共通のゲートに接続された抵抗素子を備えていることを特徴とする。
【0029】
請求項15の発明の基準電圧発生回路は、
請求項4および請求項9のいずれか1項の基準電圧発生回路であって、
さらに、上記第1および第2のイマジナリショート用MOSトランジスタとでカスコードカレントミラー構造を構成する1対のMOSトランジスタと、上記第1および第2のカレントミラーMOSトランジスタとでカスコードカレントミラー構造を構成する1対のMOSトランジスタとのうちの少なくとも一方を備えていることを特徴とする。
【0030】
請求項16の発明の基準電圧発生回路は、
請求項15の基準電圧発生回路であって、
上記第1の電流経路および上記第2の電流経路の少なくとも一方に、他端よりも高電位側の一端が、上記カスコードカレントミラー構造を構成する2対のMOSトランジスタのうちの高電位側にある1対のMOSトランジスタの共通のゲートに接続され、他端が、上記2対のMOSトランジスタのうちの低電位側にある1対のMOSトランジスタの共通のゲートに接続された抵抗素子を備えていることを特徴とする。
【0031】
これらにより、第1のノードと第2のノードの間の抵抗値が大きくなるので、基準電圧の第1のノードの電圧への依存性を小さくできる。
【0032】
請求項17の発明の基準電圧発生回路は、
請求項2と請求項8のいずれか1項の基準電圧発生回路であって、
上記第1および第2の基準電流用MOSトランジスタと、上記第1および第2のカレントミラー用MOSトランジスタとのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタにおける、上記ドレインとソースとを導通させるMOSトランジスタを備えていることを特徴とする。
【0033】
これにより、第1および第2の基準電流用MOSトランジスタと第1および第2のカレントミラー用MOSトランジスタとが非導通状態で安定してしまうことを防ぐことができる。
【0034】
請求項18の発明の基準電圧発生回路は、
請求項17の基準電圧発生回路であって、
さらに上記第2のノードと上記第3のノード、または上記第1のノードと上記第4のノードを導通させるMOSトランジスタを備えていることを特徴とする。
【0035】
これにより、上記ドレインとソースとを導通させるMOSトランジスタが導通している時に、上記第2のノードと上記第3のノード、または上記第1のノードと上記第4のノードを導通させるMOSトランジスタのゲート・ソース間電圧に応じた電圧を、第1のノードと第2のノードの少なくとも一方に出力させることができる。
【0036】
請求項19の発明の基準電圧発生回路は、
請求項4と請求項9のいずれか1項の基準電圧発生回路であって、
上記第1および第2のイマジナリショート用MOSトランジスタと、上記第1および第2のカレントミラーMOSトランジスタとのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタにおける、上記ドレインとソースとを導通させるMOSトランジスタを備えていることを特徴とする。
【0037】
これにより、第1および第2のイマジナリショート用MOSトランジスタと第1および第2のカレントミラー用MOSトランジスタとが非導通状態で安定してしまうことを防ぐことができる。
【0038】
請求項20の発明の基準電圧発生回路は、
請求項19の基準電圧発生回路であって、
さらに上記第2のノードと上記第3のノード、または上記第1のノードと上記第4のノードを導通させるMOSトランジスタを備えていることを特徴とする。
【0039】
これにより、上記ドレインとソースとを導通させるMOSトランジスタが導通している時に、上記第2のノードと上記第3のノード、または上記第1のノードと上記第4のノードを導通させるMOSトランジスタのゲート・ソース間電圧に応じた電圧を、第1のノードと第2のノードの少なくとも一方に出力させることができる。
【0040】
請求項21の発明の基準電圧発生回路は、
請求項1、11、12のいずれか1項の基準電圧発生回路であって、
上記抵抗性負荷回路の抵抗素子の抵抗値が調整可能であることを特徴とする。
【0041】
これにより、抵抗素子の抵抗値を調整(可変に制御)することにより、出力される基準電圧を微調整することができる。
【0042】
請求項22の発明の基準電圧発生回路は、
請求項1と請求項5のいずれか1項の基準電圧発生回路であって、
上記第1のノードは第1の電源に接続され、
上記第3のノードは第2の電源に接続されていることを特徴とする。
【0043】
請求項23の発明の基準電圧発生回路は、
請求項6の基準電圧発生回路であって、
上記第4のノードは第1の電源に接続され、
上記第3のノードは第2の電源に接続されていることを特徴とする。
【発明の効果】
【0044】
本発明によれば、低消費電流で面積が小さく、高精度で安定した電圧を発生する基準電圧発生回路が得られる。本発明の基準電圧発生回路を各種アナログ回路の基準源として用いることによって、各種アナログ回路を含んだ大規模集積回路を用いる電気機器のコストを削減できる。
【発明を実施するための最良の形態】
【0045】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【0046】
《発明の実施形態1》
図1は、本発明の実施形態1に係る基準電圧発生回路の構成を示す回路図である。
【0047】
同図に示すように、本実施形態の基準電圧発生回路は、BGR(Band Gap Reference)型電流発生回路100、抵抗性負荷回路103、基準電圧出力段104を備えている。BGR(Band Gap Reference)型電流発生回路100は第1のノードと第2のノードとに接続され、抵抗性負荷回路103は第2のノードと第3のノードとに接続される。本実施形態において、第1のノードはドレイン側電源に接続され、第3のノードはソース側電源に接続されている。ドレイン側電源の電位Vddは、ソース側電源の電位Vssよりも高電位である。以下の実施形態では、電位Vssが0V(接地電圧)である場合について説明する。
【0048】
BGR型電流発生回路100は、基準電流発生回路101とカレントミラー回路102を備えている。
【0049】
基準電流発生回路101は、抵抗素子105、およびトランジスタサイズ比が1:MのPMOSトランジスタ106、107(基準電流用MOSトランジスタ)を備えている。
【0050】
カレントミラー回路102は、NMOSトランジスタ108、109(カレントミラー用MOSトランジスタ)を備えている。NMOSトランジスタ108、109は、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流(カレント比)が等しくなるように設計されている。
【0051】
抵抗性負荷回路103は、ゲートとドレインが接続(ダイオード接続)されたPMOSトランジスタ110(負荷部用MOSトランジスタ)と抵抗素子111を備えている。
【0052】
なお、BGR型電流発生回路100と抵抗性負荷回路103が接続されるノードをノード114(第2のノード)と呼び、ノード114の電圧をVaで示す。
【0053】
基準電圧出力段104は、NMOSトランジスタ112とPMOSトランジスタ113(出力段用MOSトランジスタ)を備え、ノード115(出力用ノード)の電圧を出力電圧Vref(基準電圧)として出力するようになっている。
【0054】
カレントミラー回路をなす、NMOSトランジスタ109とNMOSトランジスタ112は、それぞれのソース・ドレイン間を流れる電流の比(カレント比)が1:2Nになるように設計されている。また、カレントミラー回路をなす、PMOSトランジスタ110とPMOSトランジスタ113は、それぞれのソース・ドレイン間を流れる電流の比(カレント比)が1:Nになるように設計されている。
【0055】
また、抵抗素子105、111の抵抗値R1、R2、およびPMOSトランジスタ106、107のトランジスタサイズ比1:MのMの値は、温度の変動に対する出力電圧Vrefの変動が小さくなるように設定される。どのように設定されるかについて、以下で詳細に説明する。
【0056】
ここでは、PMOSトランジスタ106、107が、ゲート・ソース間電圧が閾値電圧に満たないサブスレッショルド領域で動作していると仮定する。PMOSトランジスタ106のゲート・ソース間電圧をVgsp1とすると、PMOSトランジスタ106を流れる電流I1は、式1で表すことができる。
【0057】
【数2】


【0058】
式1において、nはプロセスに応じて決まる定数であり、一般に温度依存が少なく、例えば1.4程度の値となる。また、Isub0は温度の変動に対して強い正の温度勾配で変動する、プロセスに応じて決まる定数である。WはPMOSトランジスタ106のゲート幅、LはPMOSトランジスタ106のゲート長、kはボルツマン定数、Tは絶対温度、qは電子の電荷量を表している。
【0059】
また、PMOSトランジスタ107のゲート・ソース間電圧をVgsp2とすると、NMOSトランジスタ108、109を流れる電流(カレント比)は等しいので、PMOSトランジスタ107を流れる電流I2はI1に等しくなり、I1は式2で表すことができる。
【0060】
【数3】


【0061】
ここで、PMOSトランジスタ106とPMOSトランジスタ107のゲート電圧は等しいので、抵抗素子105の両端にかかる電圧は、Vgsp1−Vgsp2に等しくなる。式1と式2より、式3が得られる。
【0062】
【数4】


【0063】
したがって、抵抗素子105に流れる電流I1は、式4で表される。
【0064】
【数5】


【0065】
BGR型電流発生回路100から抵抗性負荷回路103に流れ込む電流(PMOSトランジスタ110のドレイン電流)は、I1+I2(=2・I1)なので、ノード114の電圧Vaは、抵抗素子111の両端で生じる電圧とPMOSトランジスタ110のソース・ゲート間の電圧を加算したものとなる。また、基準電圧出力段104のNMOSトランジスタ112およびPMOSトランジスタ113が、NMOSトランジスタ109およびPMOSトランジスタ110とカレントミラー型のソースフォロア構成を構成しているため、電圧Vaと同一の電圧が基準電圧出力段104から出力電圧Vrefとして出力される。したがって、出力電圧Vrefは式5のように表される。
【0066】
【数6】


【0067】
式5において、Vgsp3はPMOSトランジスタ110のソース・ゲート間の電圧を表している。
【0068】
また、式4と式5より式6が得られる。
【0069】
【数7】


【0070】
絶対温度の変動に対するVrefの変動の勾配は、式6を絶対温度Tで偏微分することによって、式7のように表される。
【0071】
【数8】


【0072】
式7の第1項(R2・n・k・2・lnM)/(R1・q)は、正の値となり、第2項(∂Vgsp3/∂T)は、負の値(例えば、−1.5mV/℃程度)となる。つまり、抵抗素子111の両端で生じる電圧は絶対温度Tに対して正の係数を有し、PMOSトランジスタ110のソース・ゲート間の電圧Vgsp3は、絶対温度Tに対して負の係数を有する。
【0073】
本実施形態では、抵抗素子105、111の抵抗値R1、R2、およびPMOSトランジスタ106、107のトランジスタサイズ比1:MのMの定数は、出力電圧Vrefの温度勾配が0になるように設定される。つまり、式7の値が0となるように設定される。抵抗素子105、111、およびPMOSトランジスタ106、107は、R1とR2とMが式8のような関係になるように設計される。
【0074】
【数9】


【0075】
このように、PMOSトランジスタ106、107のトランジスタサイズ比が1:Mの場合、NMOSトランジスタ108、109をトランジスタサイズ比が1:1になるように設計し、抵抗素子105、111をR1、R2の関係が式8を満たすように設計することにより、式7に示す出力電圧Vrefの温度係数を0にできる。また、式6には、Vdd依存項が存在しないので、理想素子が用いられるとすると、ドレイン側電源の電位Vddの変動によって出力電圧Vrefは変動しない。
【0076】
また、出力インピーダンスZは、次の式9で表される。
【0077】
【数10】


【0078】
式9において、gm(N)はNMOSトランジスタ112のトランスコンダクタンス、gm(P)はPMOSトランジスタ113のトランスコンダクタンスを表している。
【0079】
式9は、基準電圧出力段104を流れる静止電流I3が大きいほど、gm(N)およびgm(P)が増加し、出力インピーダンスZが低下することを示している。
【0080】
このように、ノード114の電圧Vaを直接出力させるのではなく、基準電圧出力段104を設けることによって、出力インピーダンスを低下させることができる。
【0081】
また、基準電圧出力段104を設けた場合、ノード114の電圧Vaを直接出力した場合よりも、基準電圧出力段104を流れる静止電流分、回路全体を流れる電流が増加する。図1において、ソースフォロア型のNMOSトランジスタ112とPMOSトランジスタ113は、それぞれNMOSトランジスタ109、PMOSトランジスタ110とカレントミラー構成をなすため、基準電圧出力段104を流れる静止電流I3はI3=2N・I1となる。例えば、電流I1=0.5μAとなるようにBGR型電流発生回路100を構成し、PMOSトランジスタ110とPMOSトランジスタ113のゲート幅のサイズ比を1:2にする等によって、N=2となるように設計されたとする。この時、基準電圧出力段104を流れる電流I3は2μAになる。このように、基準電圧出力段104を流れる電流量はNの値に比例するので、Nの値が小さくなるように設計することによって、少ない静止電流の増加で出力インピーダンスを小さくすることができる。
【0082】
また、本実施形態の基準電圧発生回路は、BGR型電流発生回路100の2本の電流経路を流れる電流が合流して抵抗性負荷回路103に流れるようになっている。したがって、上記2本の電流経路を流れる電流がカレントミラー回路によりミラーリングされて、他の電流経路に形成された抵抗性負荷回路に流れるように構成した場合よりも、消費電流を低減しやすい。また、ミラーリングのための素子を設ける必要がない分、回路面積が小さくなる。また、ミラーリングに用いられるトランジスタの特性のばらつきによってそれぞれに流れる電流の比が所望のカレント比からずれるということがないので、出力電圧Vrefの精度が高くなる。
【0083】
《発明の実施形態1の変形例》
実施形態1の基準電圧発生回路は、図2に示すような構成であってもよい。図2の基準電圧発生回路は、図1のBGR型電流発生回路100に代えて、BGR型電流発生回路116を備えている。
【0084】
BGR型電流発生回路116は、基準電流発生回路117とカレントミラー回路118を備えている。
【0085】
基準電流発生回路117は、抵抗素子119、およびトランジスタサイズ比がM:1のNMOSトランジスタ120、121(基準電流用MOSトランジスタ)を備えている。
【0086】
カレントミラー回路118は、それぞれのソース・ドレイン間を流れる電流(カレント比)が等しくなるように設計されたPMOSトランジスタ122、123(カレントミラー用MOSトランジスタ)を備えている。
【0087】
また、Mの値、および抵抗素子119、111の抵抗値R1、R2は、式8を満たすように設定される。これにより、理想的には電源電圧の変動によって出力電圧Vrefは変動しない。
【0088】
また、図2の構成においても、図1の構成について上述した効果と同様の効果が得られる。
【0089】
《発明の実施形態2》
図3は、本発明の実施形態2に係る基準電圧発生回路の構成を示す回路図である。
【0090】
同図に示すように、本実施形態の基準電圧発生回路は、実施形態1の基準電圧発生回路の抵抗性負荷回路103に代えて抵抗性負荷回路200を備えている。また、第3のノードはドレイン側電源に接続され、第1のノードはソース側電源に接続されている。
【0091】
抵抗性負荷回路200は、NMOSトランジスタ201(負荷部用MOSトランジスタ)と抵抗素子202を備えている。
【0092】
また、本実施形態では、カレントミラー回路をなす、NMOSトランジスタ201とNMOSトランジスタ112は、それぞれのソース・ドレイン間を流れる電流の比(カレント比)が1:Nになるように設計されている。また、カレントミラー回路をなす、PMOSトランジスタ106とPMOSトランジスタ113は、それぞれのソース・ドレイン間を流れる電流の比(カレント比)が1:2Nになるように設計されている。
【0093】
ここで、抵抗素子105、202の抵抗値R1、R2、およびMがどのように設定されるのかについて説明する。抵抗性負荷回路200によって生成される電圧、すなわちドレイン側電源とノード114との電位差の導出方法は、上記式1〜式6と同様であるので説明を省略する。出力電圧Vrefは式10のように求められる。
【0094】
【数11】


【0095】
式10において、nはプロセスに応じて決まる定数であり、一般には温度依存が少なく、例えば1.4程度の値となる。kはボルツマン定数、Tは絶対温度、qは電子の電荷量、Vgsp4はNMOSトランジスタ201のゲート・ソース間電圧を表している。
【0096】
式10の中括弧内の式は、式7の右辺と同一であり、中括弧内の式を偏微分した式が0となるように、M、R1、R2の値が設定される。これにより、電位Vddを基準とした温度依存性を持たない出力電圧Vrefが発生される。理想的には、電位Vddが一定であれば出力電圧Vrefは一定となる。
【0097】
また、本実施形態においても、実施形態1と同様の効果が得られる。
【0098】
《発明の実施形態2の変形例》
実施形態2の基準電圧発生回路は、図4に示すような構成であってもよい。図4の基準電圧発生回路は、図3のBGR型電流発生回路100に代えて、BGR型電流発生回路116を備えている。
【0099】
Mの値、抵抗素子119、202の抵抗値R1、R2は、式10の中括弧内の式を偏微分した式が0となるように設定される。
【0100】
図4の構成においても、図3の構成と同様の効果が得られる。
【0101】
《発明の実施形態3》
図5は、本発明の実施形態3に係る基準電圧発生回路の構成を示す回路図である。
【0102】
図5に示すように、本実施形態の基準電圧発生回路は、実施形態1の図1の基準電圧発生回路のBGR型電流発生回路100に代えてBGR型電流発生回路300を備えている。BGR型電流発生回路300は、BGR型電流発生回路100の基準電流発生回路101に代えて基準電流発生回路301を備えている。
【0103】
基準電流発生回路301は、ダイオード302、303(基準電流用ダイオード)、抵抗素子304、およびPMOSトランジスタ305、306(イマジナリショート用MOSトランジスタ)を備えている。
【0104】
ダイオード302、303は、ダイオードのサイズ比が1:Mにされることによって、逆方向飽和電流の比が1:Mとなるように設計されている。
【0105】
また、PMOSトランジスタ305、306は、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流の比(カレント比)が等しくなるように設計されている。
【0106】
また、抵抗素子304、111の抵抗値R1、R2、およびMの値は、温度の変動に対する出力電圧Vrefの変動が小さくなるように設定される。どのように設定されるかについて、以下で詳細に説明する。
【0107】
図5において、ダイオード302のアノード・カソード間電圧をVd1とすると、ダイオード302を流れる電流I11は、式11で表すことができる。
【0108】
【数12】


【0109】
式11において、Isはダイオード302の逆方向飽和電流、kはボルツマン定数、Tは絶対温度、qは電子の電荷量を表している。
【0110】
また、ダイオード303のアノード・カソード間電圧をVd2とすると、ダイオード303を流れる電流I12は電流I11に等しいので、I11は式12で表すこともできる。
【0111】
【数13】


【0112】
また、PMOSトランジスタ305、306には、互いに等しい電流I11、I12がそれぞれ流れるので、PMOSトランジスタ305、306のソース電位は互いに等しくなる。
【0113】
したがって、抵抗素子304の両端にかかる電圧は、Vd1−Vd2となり、式11と式12から式13のように表される。
【0114】
【数14】


【0115】
式13より、抵抗素子304に流れる電流I11は式14で表される。
【0116】
【数15】


【0117】
BGR型電流発生回路300から抵抗性負荷回路103に流れ込む電流、つまり抵抗性負荷回路103を流れる電流は、I11+I12(=2・I11)なので、ノード114の電圧Vaは、抵抗素子111の両端で生じる電圧とPMOSトランジスタ110のソース・ゲート間の電圧を加算したものとなる。また、基準電圧出力段104のNMOSトランジスタ112およびPMOSトランジスタ113が、NMOSトランジスタ109およびPMOSトランジスタ110とカレントミラー型のソースフォロア構成を構成しているため、基準電圧Vrefは電圧Vaと等しくなる。したがって、出力電圧Vrefは式15のように表される。
【0118】
【数16】


【0119】
式15において、Vgsp4はPMOSトランジスタ110のソース・ゲート間の電圧を表している。
【0120】
また、式14と式15より式16が得られる。
【0121】
【数17】


【0122】
絶対温度の変動に対するVrefの変動の勾配は、式16を絶対温度Tで偏微分することによって、式17に示すように表される。
【0123】
【数18】


【0124】
式17の第1項(R2・k・2・lnM)/(R1・q)は、正の値となり、第2項(∂Vgsp4/∂T)は、負の値(例えば、−1.5mV/℃程度)となる。つまり、抵抗素子111の両端で生じる電圧は絶対温度Tに対して正の係数を有し、PMOSトランジスタ110のソース・ゲート間の電圧Vgsp4は、絶対温度Tに対して負の係数を有する。
【0125】
本実施形態では、R1、R2、およびMの定数は、出力電圧Vrefの温度勾配がゼロになるように設定される。つまり、式17の値が0となるように設定される。したがって、抵抗素子304、111、およびダイオード302、303は、R1とR2とMが式18のような関係になるように設計される。
【0126】
【数19】


【0127】
このように、ダイオード302、303のダイオードサイズ比が1:Mで、NMOSトランジスタ108、109のそれぞれのソース・ドレイン間を流れる電流が等しく(カレント比が1:1になる)、PMOSトランジスタ305、306のそれぞれのソース・ドレイン間を流れる電流が等しい(カレント比が1:1になる)場合、R1、R2の関係が式18を満たすように抵抗素子304、111を設計することにより、式17に示す出力電圧Vrefの温度係数を0にできる。また、式17には、Vdd依存項が存在しないので、理想素子が用いられるとすると、ドレイン側電源の電位Vddの変動によって出力電圧Vrefは変動しない。
【0128】
また、本実施形態においても、実施形態1と同様の効果が得られる。
【0129】
《発明の実施形態3の変形例》
実施形態3の基準電圧発生回路は、図6に示すような構成であってもよい。図6の基準電圧発生回路は、図5のBGR型電流発生回路300に代えて、BGR型電流発生回路307を備えている。BGR型電流発生回路307は、カレントミラー回路118と基準電流発生回路308とを備えている。また、第3のノードはドレイン側電源に接続され、第1のノードはソース側電源に接続されている。
【0130】
基準電流発生回路308は、NMOSトランジスタ309、310(イマジナリショート用MOSトランジスタ)、ダイオード311、312(基準電流用ダイオード)、および抵抗素子313を備えている。
【0131】
NMOSトランジスタ309、310は、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流(カレント比)が等しくなるように設計されている。
【0132】
ダイオード311、312は、ダイオードのサイズ比が1:Mにされることによって、逆方向飽和電流の比が1:Mとなるように設計されている。
【0133】
ここで、抵抗素子313、202の抵抗値R1、R2、およびMがどのように設定されるのかについて説明する。抵抗性負荷回路200によって生成される電圧、すなわちドレイン側電源とノード114との電位差の導出方法は、上記式11〜式16と同様であるので説明を省略する。出力電圧Vrefは式19のように求められる。
【0134】
【数20】


【0135】
式19において、kはボルツマン定数、Tは絶対温度、qは電子の電荷量、Vgsp4はNMOSトランジスタ201のゲート・ソース間電圧を表している。
【0136】
式19の中括弧内の式は、式16の右辺と同一であり、中括弧内の式を偏微分した式が0となるように、R1、R2の値が設定される。これにより、Vddを基準とした温度依存性を持たない出力電圧Vrefが発生される。理想的には、Vddが一定であれば出力電圧Vrefは一定となる。
【0137】
また、本実施形態においても、実施形態1と同様の効果が得られる。
【0138】
また、ダイオードはMOSトランジスタよりもプロセスばらつきを小さくしやすいため、本実施形態のように2個のダイオードのアノード・カソード間電圧の差を利用して電流を発生するBGR型電流発生回路を用いる方が、実施形態1、2のように、2個のMOSトランジスタのゲート・ソース間電圧の差を利用して電流を発生するBGR型電流発生回路を用いる場合よりも、より高精度な電流を得やすい。
【0139】
《発明の実施形態4》
図7は、本発明の実施形態4に係る基準電圧発生回路の構成を示す回路図である。
【0140】
本実施形態の基準電圧発生回路は、図7に示すように、図1の基準電圧発生回路のBGR型電流発生回路100に代えて、BGR型電流発生回路400を備えている。BGR型電流発生回路400は、基準電流発生回路401とカレントミラー回路402を備えている。
【0141】
基準電流発生回路401は、図1の基準電圧発生回路の基準電流発生回路101の構成に加え、PMOSトランジスタ106、107にカスコード接続された1対のPMOSトランジスタ403、404を備えている。そして、PMOSトランジスタ106、107、403、404は、カスコードカレントミラー構造を構成している。また、カレントミラー回路402は、図1の基準電圧発生回路のカレントミラー回路402の構成に加え、NMOSトランジスタ108、109にカスコード接続された1対のNMOSトランジスタ405、406を備えている。そして、NMOSトランジスタ108、109、405、406は、カスコードカレントミラー構造を構成している。PMOSトランジスタ403、404は、PMOSトランジスタ106、107と同様に、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流(カレント比)が等しくなるように設計されている。
【0142】
NMOSトランジスタ405、406は、NMOSトランジスタ108、109と同様に、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流(カレント比)が等しくなるように設計されている。
【0143】
上記のように、BGR型電流発生回路のMOSトランジスタをカスコードカレントミラーの構成にすることにより、第1のノードと第2のノードの間の抵抗値が大きくなるため、第1のノードの電位(電源の電位)の変動による電流I1の変動が少なくなる。したがって、電流I1の定電流性が、実施形態1のBGR型電流発生回路100の電流I1よりも一層良くなる。
【0144】
また、本実施形態の特徴は、図2〜6に示した実施形態1〜3に係る基準電圧発生回路にも組み合わせることができる。すなわち、図2〜6の基準電圧発生回路が、本実施形態と同様に、基準電流発生回路に含まれる1対のMOSトランジスタに代えて、カスコードカレントミラー構造を構成する2対のMOSトランジスタを備えるようにしてもよい。また、カレントミラー回路に含まれる1対のMOSトランジスタに代えて、カスコードカレントミラー構造を構成する2対のMOSトランジスタを備えるようにしてもよい。
【0145】
《発明の実施形態4の変形例》
実施形態4に係る基準電圧発生回路は、図8に示すような構成であってもよい。図8の基準電圧発生回路の基準電流発生回路408が、図7の基準電圧発生回路の基準電流発生回路401の構成に加えて抵抗素子409を備え、自己バイアスによるカスコード接続回路の構成を有している。かかる構成により、BGR型電流発生回路407を流れる電流I1の定電流性は、図7の場合と同様に、図1〜図4等のBGR型電流発生回路を流れる電流I1よりも良くなる。さらに図8は、図7の場合より低電圧動作を実現することができる。
【0146】
図2〜6に示した実施形態1〜3に係る基準電圧発生回路に上記実施形態4で説明したようにカレントミラー構造を構成する2対のMOSトランジスタを設けた場合でも、他端よりも高電位側の一端が、カスコード接続された2対のMOSトランジスタのうちの高電位側にある1対のMOSトランジスタの共通のゲートに接続され、他端が、上記2対のMOSトランジスタのうちの低電位側にある1対のMOSトランジスタの共通のゲートに接続された抵抗素子を設けることにより、図8の場合と同様の効果を得ることができる。
【0147】
《発明の実施形態5》
実施形態1〜4に係る図1〜8の基準電圧発生回路は、基準電圧出力段104を備えず、ノード114の電圧Vaをそのまま出力電圧Vrefとして出力するように構成されてもよい。その場合、基準電圧発生回路の基本的な回路構成は、図9や図10に示すようになる。図9や図10の基準電圧発生回路は、いずれも、ドレイン側電源とソース側電源との間にBGR型電流発生回路と抵抗性負荷回路が直列接続された構成になっている。図9の構成では、BGR型電流発生回路で発生した電流が抵抗性負荷回路に流れ込み、ソース側電源の電位Vssを基準とした電圧Vrefが第2のノードに発生するようになっている。図10の構成は、図9の構成と比較すると、BGR型電流発生回路と抵抗性負荷回路の位置が逆になっている。かかる構成では、抵抗性負荷回路における電圧降下により、ドレイン側電源の電位Vddを基準とした電圧Vrefが発生する。
【0148】
詳細な回路構成としては、図1〜8の基準電圧発生回路から基準電圧出力段104を省いた構成以外にも、図11に示すような構成がある。
【0149】
実施形態5に係る基準電圧発生回路として、図11の基準電圧発生回路について説明する。図11に示すように、本実施形態の基準電圧発生回路は、BGR型電流発生回路307と抵抗性負荷回路500とを備えている。
【0150】
抵抗性負荷回路500は、抵抗素子501とダイオード502とを備えている。
【0151】
ここで、抵抗素子313、501の抵抗値R1、R2、およびMがどのように設定されるのかについて説明する。BGR型電流発生回路307を流れる電流I1とI2の導出方法は、上記式11〜式14と同様であるので説明を省略する。ダイオード502のアノード・カソード間電圧をVd3とすると、出力電圧Vrefは式20のように求められる。
【0152】
【数21】


【0153】
式14と式20より、式21が得られる。
【0154】
【数22】


【0155】
絶対温度の変動に対するVrefの変動の勾配は、式21を絶対温度Tで偏微分することによって、式22に示すように表される。
【0156】
【数23】


【0157】
式22の第1項(R2・k・2・lnM)/(R1・q)は、正の値となり、第2項(∂Vd3/∂T)は、負の値(例えば、−2mV/℃程度)となる。つまり、抵抗素子501の両端で生じる電圧は絶対温度Tに対して正の係数を有し、ダイオード502のアノード・カソード間電圧Vd3は、絶対温度Tに対して負の係数を有する。
【0158】
R1、R2、およびMの定数は、出力電圧Vrefの温度勾配がゼロになるように設定される。つまり、式22の値が0となるように設定される。したがって、抵抗素子313、501、およびダイオード311、312は、R1とR2とMが式23のような関係になるように設計される。
【0159】
【数24】


【0160】
このように、ダイオード311、312のダイオードサイズ比が1:Mであって、PMOSトランジスタ122、123のそれぞれのソースドレイン間を流れる電流が等しくなり(カレント比が1:1になり)、NMOSトランジスタ309、310のそれぞれのソースドレイン間を流れる電流が等しくなる(カレント比が1:1になる)ようにし、R1、R2の関係が式23を満たすように設計することにより、式22に示す出力電圧Vrefの温度係数を0にできる。また、式21には、Vdd依存項が存在しないので、理想的にはドレイン側電源の電位Vddの変動によって出力電圧Vrefは変動しない。
【0161】
また、本実施形態の基準電圧発生回路は、BGR型電流発生回路307のドレイン側電源からノード114に至る2本の電流経路を流れる電流が1本にまとまって抵抗性負荷回路に流れるようになっている。したがって、従来のように2本の電流経路を流れる電流がカレントミラー回路によりミラーリングされて、他の電流経路に形成された抵抗性負荷回路に流れるように構成した場合よりも、消費電流を低減しやすくなる。例えば、背景技術で説明した特許文献1の図5の基準電圧発生回路では、第1の電流経路に0.5μAの電流が流れるようにした場合、電流経路が3本なので、基準電圧発生回路全体で0.5×3=1.5μAの電流が消費される。それに対し、本実施形態の基準電圧発生回路では、I1=0.5μAになるように設定された場合、基準電圧発生回路全体の消費電流は2・I1=1μAとなる。
【0162】
また、従来のように2本の電流経路を流れる電流がカレントミラー回路によりミラーリングされて、他の電流経路に形成された抵抗性負荷回路に流れるように構成した場合よりも、ミラーリングのための素子を設ける必要がない分、回路面積が小さくなる。また、ミラーリングに用いられるトランジスタの特性のばらつきによってそれぞれに流れる電流の比が所望のカレント比からずれるということがないので、出力電圧Vrefの精度が高くなる。
【0163】
また、一般にダイオードはMOSトランジスタよりもプロセスばらつきが小さい。したがって、本実施形態のように抵抗性負荷回路500にダイオード502を用いた場合、MOSトランジスタを用いた場合よりも、出力電圧Vrefのばらつきが小さく、より高精度な基準電圧発生回路を実現しやすい。
【0164】
なお、一般的に、PMOSトランジスタの閾値電圧はダイオードの順方向電圧よりも低くできる。したがって、図1の基準電圧発生回路から基準電圧出力段104を省いた構成のように抵抗性負荷回路にPMOSトランジスタを使用した場合、本実施形態のようにダイオードを使用した場合よりも、PMOSトランジスタのサイズを適切に設計することによって、より低いドレイン側電源の電位Vddで動作させることができる。
【0165】
《発明の実施形態5の変形例》
実施形態5に係る基準電圧発生回路の変形例として、図12の基準電圧発生回路について説明する。
【0166】
図12の基準電圧発生回路は、抵抗性負荷回路500とBGR型電流発生回路300を備えている。
【0167】
ここで、抵抗素子304、501の抵抗値R1、R2、およびMがどのように設定されるのかについて説明する。抵抗性負荷回路500によって生成される電圧、すなわちドレイン側電源とノード114との電位差の導出方法は、上記式21〜式22と同様であるので説明を省略する。出力電圧Vrefは式24のように求められる。
【0168】
【数25】


【0169】
式24において、kはボルツマン定数、Tは絶対温度、qは電子の電荷量、Vd3はダイオード502のアノード・カソード間電圧を表している。
【0170】
式24の中括弧内の式は、式21の右辺と同一であり、中括弧内の式を偏微分した式が0となるように、R1、R2の値が設定される。これにより、Vddを基準とした温度依存性を持たない出力電圧Vrefが発生する。理想的には、Vddが一定であれば出力電圧Vrefは一定となる。
【0171】
また、本実施形態においても、実施形態5と同様の効果が得られる。
【0172】
《発明の実施形態6》
図13は、本発明の実施形態6に係る基準電圧発生回路の基本的な回路構成を示すブロック図である。
【0173】
同図に示すように、本実施形態の基準電圧発生回路は、ドレイン側電源とBGR型電流発生回路との間に第2の抵抗性負荷回路を備えている点で、図9の基準電圧発生回路と異なっている。本実施形態の基準電圧発生回路によって、ソース側電源およびドレイン側電源のうちの一方の電圧を基準として第1の抵抗性負荷回路での電圧降下量に応じた電圧値となる出力電圧Vref1とソース側電源およびドレイン側電源のうちの他方の電圧を基準として第2の抵抗性負荷回路での電圧降下量に応じた電圧値となる出力電圧Vref2との2種類の電圧を得ることができる。
【0174】
図14は、本発明の実施形態6に係る基準電圧発生回路の詳細な回路構成を示す回路図である。
【0175】
同図に示すように、本実施形態の基準電圧発生回路は、第4のノードと第3のノードとの間に、抵抗性負荷回路500、BGR型電流発生回路100、および抵抗性負荷回路500が直列接続された構成になっている。本実施形態では、第4のノードは、ドレイン側電源に接続され、第3のノードは、ソース側電源に接続される。
【0176】
本実施形態の基準電圧発生回路は、ノード602の電圧を出力電圧Vref1、ノード601の電圧を出力電圧Vref2として出力するようになっている。
【0177】
ここで、抵抗素子105の抵抗値R1、第3のノードに接続された抵抗性負荷回路500の抵抗素子501の抵抗値R2、第4のノードに接続された抵抗性負荷回路500の抵抗素子501の抵抗値R3、およびPMOSトランジスタ106、107のトランジスタサイズ比1:MのMの値がどのように設定されるかについて説明する。なお、第3のノードに接続された抵抗性負荷回路500のダイオード502のアノード・カソード間電圧(順方向電圧)をVF1、第4のノードに接続された抵抗性負荷回路500のダイオード502のアノード・カソード間電圧(順方向電圧)をVF2とする。
【0178】
以下、出力電圧Vref1、Vref2の温度依存性の式を示す。2つの抵抗性負荷回路500に流れる電流の導出方法は、実施形態1の式1〜式5等と同様であるので、説明を省略する。
【0179】
出力電圧Vref1は式25のように表される。
【0180】
【数26】


【0181】
また、出力電圧Vref2は式26のように表される。
【0182】
【数27】


【0183】
式25、式26において、nはプロセスに応じて決まる定数であり、一般には温度依存が少なく、例えば1.4程度の値となる。kはボルツマン定数、Tは絶対温度、qは電子の電荷量を表している。
【0184】
式25の右辺と、式26の右辺の中括弧内の式は、式6の右辺と同一の形である。式25の右辺が0になるようにR1、R2の比が設定されることにより、温度依存性を持たないソース側電源の電位Vssを基準とした出力電圧Vref1が発生する。一方、式26の右辺の中括弧内の式が0になるようにR1、R3の比が設定されることにより、温度依存性を持たないドレイン側電源の電位Vddを基準とした出力電圧Vref2が発生する。
【0185】
このように、図14に示す本実施形態の基準電圧発生回路によれば、図11等の場合と同様に得られるドレイン側電源の電位Vssを基準とした出力電圧Vref1、およびドレイン側電源の電位Vddを基準とした出力電圧Vref2の2種類、温度に依存しない一定の基準電圧を得ることができる。
【0186】
また、本実施形態の基準電圧発生回路は、BGR型電流発生回路100の2本の電流経路を流れる電流が合流して2つの抵抗性負荷回路に流れるようになっている。したがって、上記2本の電流経路を流れる電流がカレントミラー回路によりミラーリングされて、他の電流経路に形成された抵抗性負荷回路に流れるように構成した場合よりも、消費電流を低減しやすい。また、ミラーリングのための素子を設ける必要がない分、回路面積が小さくなる。このように、本実施形態の基準電圧発生回路によると、少ない消費電流、小さい回路面積で、複数の基準電圧を容易に発生させることができる。
【0187】
なお、本実施形態では、図13の第1、第2の抵抗性負荷回路として、それぞれ抵抗性負荷回路500が用いられ、BGR型電流発生回路として、BGR型電流発生回路100が用いられる。しかしながら、他の構成の抵抗性負荷回路、BGR型電流発生回路を用いてもよい。例えば、第2の抵抗性負荷回路として、実施形態1で説明した抵抗性負荷回路103を用いてもよいし、BGR型電流発生回路として、BGR型電流発生回路300を用いてもよい。
【0188】
《発明の実施形態7》
図15は、本発明の実施形態7に係る基準電圧発生回路の構成を示す回路図である。
【0189】
図15は、BGR型電流発生回路100と抵抗性負荷回路700を備えている。抵抗性負荷回路700は、抵抗素子501に代えて、抵抗値が調整可能な抵抗素子701を備えている点で、実施形態5で説明した抵抗性負荷回路500と異なっている。
【0190】
抵抗素子701は、ウェハに回路パターンが作り込まれた後にレーザートリミングやアンチヒューズによって抵抗値を調整できるようになっている。
【0191】
ここで、ダイオード502のアノード・カソード間電圧(順方向電圧)をVF1とすると、Vrefは、以下のように、実施形態6のVref1と同じ式で表される。
【0192】
【数28】


【0193】
本実施形態の基準電圧発生回路によると、抵抗素子701の抵抗値が可変で制御可能になっているので、プロセス条件によってダイオード502の順方向電圧にばらつきが生じたときに、抵抗素子701の抵抗値を制御することにより、式28で表される出力電圧Vrefを調整できる。
【0194】
《発明の実施形態7の変形例》
抵抗性負荷回路700以外の抵抗性負荷回路であっても、抵抗値が調整可能な抵抗素子を用いることができる。
【0195】
例えば、図16の基準電圧発生回路の抵抗性負荷回路702は、実施形態1で説明した抵抗性負荷回路103の抵抗素子111に代えて、抵抗値が調整可能な抵抗素子701を備えている。
【0196】
ここで、Vrefは、実施形態1で説明した式6で表される。
【0197】
図16の基準電圧発生回路によると、プロセス条件によってPMOSトランジスタ110の閾値電圧にばらつきが生じたときに、抵抗素子701の抵抗値を制御することにより、式6で表される出力電圧Vrefを調整できる。
【0198】
《発明の実施形態8》
実施形態1〜7で説明した基準電圧発生回路には、本質的に双安定問題が内在する。双安定問題とは、通常安定状態以外に異常安定状態が存在し、一旦基準電圧発生回路が異常安定状態に陥ってしまうと通常安定状態に復帰しないという問題である。ここで、通常安定状態とは、実施形態1〜7で説明したように基準電圧発生回路に電流が流れ、正常に出力電圧Vrefが生成される状態である。一方、異常安定状態とは、BGR型電流発生回路のトランジスタのゲート電圧が、トランジスタに電流が流れない電圧に安定した状態である。例えば、図1のPMOSトランジスタ106、107のゲート電圧が電位Vdd、NMOSトランジスタ108、109のゲート電圧が電位Vssになっている状態である。
【0199】
そこで、実施形態8の基準電圧発生回路として、上記双安定問題を解消するための回路を備えた基準電圧発生回路について説明する。
【0200】
図17は、本発明の実施形態8に係る基準電圧発生回路の構成を示す回路図である。
【0201】
同図に示すように、本実施形態の基準電圧発生回路は、BGR型電流発生回路100と抵抗性負荷回路500に加え、PMOSトランジスタ802を備えたスタートアップ回路800とPMOSトランジスタ803を備えたスタートアップ回路801とを備えている。
【0202】
PMOSトランジスタ802、およびPMOSトランジスタ803は、パワーオン制御信号XPONがLレベル(電位Vss)に制御されることによって導通(オン)するようになっている。つまり、PMOSトランジスタ802、およびPMOSトランジスタ803は、スイッチの役割を果たすようになっている。
【0203】
本実施形態では、スタートアップ時に、パワーオン制御信号XPONとして、一時的にLレベル(電位Vss)になる初期化パルスが入力される場合について説明する。
【0204】
パワーオン制御信号XPONがLレベルになると、PMOSトランジスタ802が導通(オン)し、PMOSトランジスタ107のソースとドレインがショートし、NMOSトランジスタ108、109のゲート電圧が上がり、PMOSトランジスタ106、107のゲート電圧が下がる。したがって、基準電圧発生回路が、PMOSトランジスタ106、107のゲート電圧が電位Vdd、NMOSトランジスタ108、109のゲート電圧が電位Vssという異常安定状態にスタートアップ前に陥っていたとしても、スタートアップ時にパワーオン制御信号XPONがLレベルになることによって、基準電圧発生回路は異常安定状態から通常安定状態に移行する。
【0205】
このように基準電圧発生回路を通常安定状態に移行させることは、スタートアップ回路800さえ備えていれば、スタートアップ回路801を備えていなくても可能である。しかしながら、スタートアップ回路801を備えていない場合、ノード114に出力される出力電圧Vrefは、電位Vddに大きく依存した電圧になってしまう。
【0206】
本実施形態では、スタートアップ回路801を備えていることにより、パワーオン制御信号XPONをLレベルにしてPMOSトランジスタ803を導通(オン)させることにより、スタートアップ時の出力電圧Vrefは、PMOSトランジスタ803のゲート・ソース間の電圧に応じた(制御される)電圧となる。したがって、PMOSトランジスタ803のトランジスタサイズを適切に設計することにより、スタートアップ時と通常動作時における出力電圧Vrefの差を小さくできる。スタートアップ時にLレベルのパワーオン制御信号XPONが入力されている時の図17の(a)の回路の等価回路を、図17の(b)に示す。
【0207】
なお、本実施形態では、PMOSトランジスタ802に代えて、上記パワーオン制御信号XPONの反転(相補的論理の)信号がゲートに入力されるNMOSトランジスタをスイッチとして用いてもよい。
【0208】
スタートアップ回路800、801は、実施形態1の基準電圧発生回路に設けることもでき、この場合、図18に示すような回路構成となる。
【0209】
また、スタートアップ回路800、801は、上記実施形態2〜7で説明した基準電圧発生回路にも設けることができる。スタートアップ回路800は、基準電流発生回路に設けられた1対のトランジスタとカレントミラー回路に設けられた1対のトランジスタのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタのドレインとソースとを、スタートアップ回路800のトランジスタが導通させるように設ければよい。また、スタートアップ回路801は、抵抗性負荷回路が接続されている側の電源とノード114、すなわち図9、10、13における第2のノードと第3のノード、または第1のノードと第4のノードを、スタートアップ回路801のトランジスタが導通させるように設ければよい。それらの場合でも上記と同様の動作原理で同様の効果を得ることができる。
【0210】
《その他の実施形態》
図1〜図8の基準電圧発生回路から基準電圧出力段104を省いた構成の基準電圧発生回路や、実施形態5、6等の基準電圧出力段104を備えない基準電圧発生回路には、抵抗素子とダイオードが直列に接続された構成の抵抗性負荷回路と、抵抗とMOSトランジスタが直列に接続された構成の抵抗性負荷回路のどちらが用いられてもよい。抵抗性負荷回路に用いられるMOSトランジスタは、ドレインとゲートとが接続(ダイオード接続)されたPMOSトランジスタに限らず、ドレインとゲートとが接続(ダイオード接続)されたNMOSトランジスタであってもよい。また、抵抗性負荷回路を構成する素子は、上記実施形態で挙げた抵抗素子やダイオード等の素子に限らない。両端が電流に正の比例定数で比例した電圧となる他の素子、および両端が絶対温度に負の比例定数で比例した電圧となる他の素子で抵抗性負荷回路を構成してもよい。
【0211】
また、抵抗性負荷回路を、両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる他の素子のうちのいずれか一方で構成してもよい。ただしこの場合、出力電圧Vddは温度に依存したものになる。例えば、抵抗素子だけで構成した場合、出力電圧Vrefは、抵抗素子に加えてダイオードで構成した場合よりもダイオードの順方向電圧の分だけ低くなり、正の温度係数を持つことになる。
【0212】
また、実施形態1〜6、8およびそれらの変形例の基準電圧発生回路を、それらの抵抗性負荷回路の抵抗素子に代えて、実施形態7で説明した抵抗値が調整可能な抵抗素子で構成してもよい。
【産業上の利用可能性】
【0213】
本発明に係る基準電圧発生回路は、低消費電流で面積が小さく、高精度で安定した電圧を発生するという効果を有し、例えば、携帯システム、電池駆動システム、およびそれらに内蔵される集積回路等に用いられるバンドギャップリファレンス型の基準電圧発生回路等として有用である。
【図面の簡単な説明】
【0214】
【図1】本発明の実施形態1に係る基準電圧発生回路の構成を示す回路図である。
【図2】本発明の実施形態1の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図3】本発明の実施形態2に係る基準電圧発生回路の構成を示す回路図である。
【図4】本発明の実施形態2の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図5】本発明の実施形態3に係る基準電圧発生回路の構成を示す回路図である。
【図6】本発明の実施形態3の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図7】本発明の実施形態4に係る基準電圧発生回路の構成を示す回路図である。
【図8】本発明の実施形態4の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図9】ノード114の電圧Vaをそのまま出力電圧Vrefとして出力するように構成された基準電圧発生回路の基本的な回路構成の例を示すブロック図である。
【図10】ノード114の電圧Vaをそのまま出力電圧Vrefとして出力するように構成された基準電圧発生回路の基本的な回路構成の例を示すブロック図である。
【図11】本発明の実施形態5に係る基準電圧発生回路の構成を示す回路図である。
【図12】本発明の実施形態5の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図13】本発明の実施形態6に係る基準電圧発生回路の基本的な回路構成を示すブロック図である。
【図14】本発明の実施形態6に係る基準電圧発生回路の詳細な回路構成を示す回路図である。
【図15】本発明の実施形態7に係る基準電圧発生回路の構成を示す回路図である。
【図16】本発明の実施形態7の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図17】本発明の実施形態8に係る基準電圧発生回路の構成を示す回路図である。
【図18】本発明の実施形態1に係る基準電圧発生回路に、スタートアップ回路800、801を設けた場合の回路構成を示す回路図である。
【符号の説明】
【0215】
100 BGR型電流発生回路
101 基準電流発生回路
102 カレントミラー回路
103 抵抗性負荷回路
104 基準電圧出力段
105 抵抗素子
106、107 PMOSトランジスタ
108、109 NMOSトランジスタ
110 PMOSトランジスタ
111 抵抗素子
112 NMOSトランジスタ
113 PMOSトランジスタ
114 ノード
115 ノード
116 BGR型電流発生回路
117 基準電流発生回路
118 カレントミラー回路
119 抵抗素子
120、121 NMOSトランジスタ
122、123 PMOSトランジスタ
200 抵抗性負荷回路
201 NMOSトランジスタ
202 抵抗素子
300 BGR型電流発生回路
301 基準電流発生回路
302、303 ダイオード
304 抵抗素子
305、306 PMOSトランジスタ
307 BGR型電流発生回路
308 基準電流発生回路
309、310 NMOSトランジスタ
311、312 ダイオード
313 抵抗素子
400 BGR型電流発生回路
401 基準電流発生回路
402 カレントミラー回路
403、404 PMOSトランジスタ
405、406 NMOSトランジスタ
407 BGR型電流発生回路
408 基準電流発生回路
409 抵抗素子
500 抵抗性負荷回路
501 抵抗素子
502 ダイオード
601、602 ノード
700 抵抗性負荷回路
701 抵抗素子
702 抵抗性負荷回路
800、801 スタートアップ回路
802、803 PMOSトランジスタ
【出願人】 【識別番号】000005821
【氏名又は名称】松下電器産業株式会社
【出願日】 平成18年7月7日(2006.7.7)
【代理人】 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘

【識別番号】100110939
【弁理士】
【氏名又は名称】竹内 宏

【識別番号】100110940
【弁理士】
【氏名又は名称】嶋田 高久

【識別番号】100113262
【弁理士】
【氏名又は名称】竹内 祐二

【識別番号】100115059
【弁理士】
【氏名又は名称】今江 克実

【識別番号】100115691
【弁理士】
【氏名又は名称】藤田 篤史

【識別番号】100117581
【弁理士】
【氏名又は名称】二宮 克也

【識別番号】100117710
【弁理士】
【氏名又は名称】原田 智雄

【識別番号】100121728
【弁理士】
【氏名又は名称】井関 勝守

【識別番号】100124671
【弁理士】
【氏名又は名称】関 啓

【識別番号】100131060
【弁理士】
【氏名又は名称】杉浦 靖也


【公開番号】 特開2008−15925(P2008−15925A)
【公開日】 平成20年1月24日(2008.1.24)
【出願番号】 特願2006−188348(P2006−188348)