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【発明の名称】 レギュレータ回路
【発明者】 【氏名】橘 大

【氏名】有賀 健太

【氏名】加藤 達夫

【要約】 【課題】安定性、高速応答性、及び確実に高い精度での電源電圧の発生を実現可能なレギュレータ回路、更にはそれらをより簡単な構成で実現させたレギュレータ回路を提供する。

【構成】レギュレータ回路は、負荷駆動アンプAMPLD2、レプリカアンプAMPLD2R、オペアンプ回路AMPF1、抵抗RF1R、RF2Rで構成される分圧回路、抵抗RF1、RF2で構成される分圧回路、及びその抵抗RFに一端が接続されたコンデンサCOUTを備えている。それらのアンプAMPLD2、AMPLD2Rは基本的に同じ構成であり、3つのPMOSトランジスタ、2つのNMOSトランジスタを備えている。2つのNMOSトランジスタは差動対を構成し、その一方のゲートにはオペアンプ回路AMPF1からの信号LDAREFが入力され、他方のゲートには、分圧回路からの信号DIVO1、或いはDIVO1Rが入力される。
【特許請求の範囲】
【請求項1】
複数の増幅回路を備えたレギュレータ回路において、
前記複数の増幅回路として、予め定めた一定の電源電圧を発生させて負荷電流を供給するための負荷駆動アンプ、該負荷駆動アンプと基本的に同じ構成のレプリカアンプ、及び該レプリカアンプとフィードバック回路を構成するオペアンプを備え、
前記負荷駆動アンプ、及びレプリカアンプは、前記オペアンプが出力する第1の信号を入力する第1のトランジスタ、及び前記電源電圧の第2の信号を抵抗分圧回路により分圧して生成される第3の信号を入力する第2のトランジスタで構成される差動対を備え、
前記オペアンプは、基準となる第4の信号と前記レプリカアンプから出力される第3の信号の電位差に応じて前記第1の信号を生成して出力する、
ことを特徴とするレギュレータ回路。
【請求項2】
前記負荷駆動アンプ、及びレプリカアンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする請求項1記載のレギュレータ回路。
【請求項3】
少なくとも1つの増幅回路を備えたレギュレータ回路において、
基準となる第1の信号を入力する第1のトランジスタ、及び予め定めた一定の電源電圧の第2の信号を出力することで生成される第3の信号を入力する第2のトランジスタで構成される差動対を備えた負荷電流を供給するための負荷駆動アンプと、
前記第2の信号から前記第3の信号を生成する抵抗分圧回路と、
を具備することを特徴とするレギュレータ回路。
【請求項4】
前記負荷駆動アンプに前記第2の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、
を更に具備することを特徴とする請求項1、2、または3記載のレギュレータ回路。
【請求項5】
前記充電用アンプによる前記静電容量手段の充電が行われる期間、前記負荷駆動アンプによる前記第2の信号の出力を停止させる出力停止手段、
を更に具備することを特徴とする請求項4記載のレギュレータ回路。
【請求項6】
前記充電用アンプは、前記負荷駆動アンプと基本的に同じ構成に、前記第2のトランジスタに流れる電流を制御するための電流制御手段を付加した構成である、
ことを特徴とする請求項4記載のレギュレータ回路。
【請求項7】
前記電流制御手段は、前記第2のトランジスタに流れる電流が該第2のトランジスタに印加される電圧に応じて増大するのを抑制する、
ことを特徴とする請求項6記載のレギュレータ回路。
【請求項8】
前記充電用アンプによる充電が終了した後、前記静電容量手段に充電された電荷を放電させることにより、該静電容量手段への過充電に対応する放電手段、
を更に具備することを特徴とする請求項4記載のレギュレータ回路。
【請求項9】
前記第1の信号は、バンドギャップ電圧の信号である、
ことを特徴とする請求項1、または3記載のレギュレータ回路。
【請求項10】
前記負荷駆動アンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする請求項3記載のレギュレータ回路。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、負荷電流の変動に応答可能なレギュレータ回路に関する。
【背景技術】
【0002】
半導体チップ上に搭載される、マイクロ・コントローラ・ユニット(MCU)などの集積回路では、その半導体チップ上にレギュレータ回路を併せて搭載し、そのレギュレータ回路により、外部から印加する外部電源電圧より小さい電圧を供給する構成が採用される場合がある。これは、デジタル回路では、微細化と共に回路を構成する素子の耐圧が低下したことから、高い電圧を印加できない(内部電源電圧をより小さくしなければならない)、動作時、及び待機時の消費電力をより抑える、などが理由として挙げられる。代表例としては、3.3Vの外部電源電圧を1.8Vの内部電源電圧に降下させるものが挙げられる。
【0003】
図1は、第1の従来例によるレギュレータ回路の構成を説明する図である。その回路は、非特許文献1のFig.1に示されたものである。図1において、RF1、及びRF2は抵抗、AMP1はオペアンプ回路、GNDはグランド(グランド端子)、VCCは外部電源電圧(例えば3.3V)、AMPO1はオペアンプ回路AMP1の出力信号、IB1はバイアス電流を発生させる電流源、MPB及びMPP1はPチャネルMOS FET(以降「PMOSトランジスタ」と記す)、VDDは内部電源電圧、COUTは内部電源電圧の安定化のためのコンデンサ、DIVO1は抵抗RF1、及びRF2で構成される分圧回路の出力信号、PPG1はPMOSトランジスタMPP1のゲートに入力される信号、Vbgrはオペアンプ回路AMP1の反転入力端子に印加される基準電圧、をそれぞれ示している。RF1、RF2などの符号は素子の特性値(抵抗値、静電容量値、或いは電圧値など)を表すシンボルとしても用いることとする。これは以降も同様である。
【0004】
出力信号DIVO1はオペアンプ回路AMP1の非反転入力端子に入力される。それによりオペアンプ回路AMP1は、出力信号DIVO1の電圧値と基準電圧Vbgrの電圧値の差に応じた電圧の出力信号AMPO1をPMOSトランジスタMPBのゲートに出力する。PMOSトランジスタMPBと電流源IB1はソースホロワ回路として機能し、出力信号AMPO1の電位を、PMOSトランジスタMPBのしきい電圧(Vth)相当の電位分、レベルシフトした出力信号PPG1を出力する。そのソースホロワ回路は、PMOSトランジスタMPP1の負荷容量を駆動するバッファ回路としても機能する。
【0005】
PMOSトランジスタMPP1のソースには外部電源電圧VCCが印加され、そのドレインは抵抗RF1、及びコンデンサCOUTと接続されている。そのコンデンサCOUTの他端はグランドGNDと接続されており、そのコンデンサCOUTの端子間電圧が内部電源電圧VDDとなっている。抵抗RF1の他端は抵抗RF2、及びオペアンプ回路AMP1の非反転入力端子とそれぞれ接続され、その抵抗RF2の他端はグランドGNDと接続されている。それにより分圧回路は出力信号DIVO1として、抵抗RF1、及びRF2の各抵抗値によって内部電源電圧VDDを分圧して得られる信号、つまり電圧値がVDD・RF2/(RF1+RF2)の信号を出力する。
【0006】
次に、上記第1の従来例による内部電源電圧VDDの変動に伴う動作について具体的に説明する。
内部電源電圧VDDの変動に伴い、出力信号DIVO1の電圧値が変動する。内部電源電圧VDDの変動によって出力信号DIVO1の電圧値が基準電圧Vbgrの電圧値より大きくなると、オペアンプ回路AMP1の出力信号AMPO1の電圧値は大きくなる。その結果、PMOSトランジスタMPBのソース電位、つまりPMOSトランジスタMPP1のゲートに入力される信号PPG1の電圧値は大きくなって、ソース−ドレイン間を流れる電流は減少し、内部電源電圧VDDの電位は低下する。その低下によって、出力信号DIVO1の電位も低下する。
【0007】
逆に、内部電源電圧VDDの変動によって出力信号DIVO1の電圧値が基準電圧Vbgrの電圧値より小さくなると、オペアンプ回路AMP1の出力信号AMPO1の電圧値は小さくなる。その結果、PMOSトランジスタMPP1のゲートに入力される信号PPG1の電圧値は小さくなって、ソース−ドレイン間を流れる電流は増大し、内部電源電圧VDDの電位は上昇する。その上昇によって、出力信号DIVO1の電位も上昇する。
【0008】
このように第1の従来例は、出力信号DIVO1の電圧値が基準電圧Vbgrの電圧値と一致するように内部電源電圧VDDの電圧値を制御するためのフィードバック回路を備えた構成となっている。このため、例えば基準電圧Vbgrの電圧値を1.2V、出力信号DIVO1の電圧値が内部電源電圧VDDの電圧値の2/3となるような抵抗値の抵抗RF1、RF2を採用した場合には、その電源電圧VDDの電圧値を1.8Vに維持させることができる。
【0009】
上記フィードバック回路は、第1の従来例の回路全体で構成されており、そのフィードバック・ループにコンデンサCOUTが含まれている。このため、ループの安定性と、内部電源電圧VDDの電位の変動に対応して信号AMPO1、PPG1の電位を高速に追従させる応答性の両立が困難となっていた。
【0010】
図2は、第2の従来例によるレギュレータ回路の構成を説明する図である。その回路は、非特許文献1のFig.3に示された、安定性と高速応答性を両立させたものである。図2において、RF1、及びRF2は抵抗、AMP1はオペアンプ回路、AMP2、及びDFCは入力信号を同相増幅する増幅回路、DFCOは増幅回路DFCの出力信号、GNDはグランド(グランド端子)、VCCは外部電源電圧、AMPO1はオペアンプ回路AMP1の出力信号、MPP1はPMOSトランジスタ、VDDは内部電源電圧、COUTは内部電源電圧の安定化のためのコンデンサ、DIVO1は抵抗RF1、及びRF2で構成される分圧回路の出力信号、CFはその分圧回路に静電容量を付加するためのコンデンサ、CM1、及びCM2は位相補償のためのコンデンサ、PPG1はPMOSトランジスタMPP1のゲートに入力される信号、Vbgrはオペアンプ回路AMP1の反転入力端子に印加される基準電圧、をそれぞれ示している。
【0011】
次に、上記第2の従来例による内部電源電圧VDDの変動に伴う動作について具体的に説明する。
その第2の従来例では、出力信号AMPO1を増幅回路AMP2により同相で増幅し、その増幅後の信号を信号PPG1としてPMOSトランジスタMPP1のゲートに入力するようになっている。このため、各信号AMPO1、PPG1、VDD、及びDIVO1は信号VbgrとDIVO1間の電位の関係に応じて、図1に示す第1の従来例とほほ同じ形で変化する。それにより、第2の従来例が有するフィードバック回路の働きは第1の従来例と同じく、出力信号DIVO1の電圧値が基準電圧Vbgrの電圧値と一致するように内部電源電圧VDDの電圧値を制御するためのものとなっている。
【0012】
第2の従来例におけるオープンループ利得の伝達特性を表す式は、オペアンプ回路AMP1、増幅回路AMP2、及びPMOSトランジスタMPP1の3つの増幅段が直列に接続されているため、3つの極を含むものとなる。一方、フィードバック回路は抵抗RF1、RF2、及びコンデンサCFを含む構成である。それにより、ループ(オペアンプ回路AMP1の入力から信号DIVO1が出力されるまでのもの)の伝達特性を考えると、コンデンサCFによって作られる零点が1つ含まれることが分かる。また、外部電源電圧VCCの安定化のためのコンデンサCOUTは、現実には等価的な直列抵抗分が存在するので、そのコンデンサCOUTによっても零点ができる。
【0013】
これらのことから、伝達関数は全体で3つの極と、2つの零点を含むものとなっている。それにより、2つの零点と2つの極を適切に相殺すれば、全体の伝達関数は、1つの極を含む場合の特性に近いものとすることができる。2つの零点と2つの極を適切に相殺させるためには、その2つの極の関係を、周波数軸上で振幅特性に大きなピークが発生しないように制御する必要がある。増幅回路DFC、及びコンデンサCM2は、そのために設けている。コンデンサCM1はミラー容量として働き、オペアンプ回路AMP1の出力信号AMPO1の極を支配的な極とする位相補償を実現させる。
【0014】
位相補償のために、出力信号AMPO1の極を支配的な極とする静電容量値CM1は必要最小限の値とし、高次の2つの極は、互いの関係をコンデンサCM2と増幅回路DFCにより、振幅特性に大きなピークが発生しないように制御させる。それにより、その2つの極は周波数軸上で大きくは離れないので、高速応答性を改善することができる。その結果、ループの安定性とループの高速応答性を両立させられることとなる。
【0015】
第2の従来例は、位相補償の方法を工夫することにより、負荷電流が変動した場合の高速応答性(追従性)とフィードバック・ループの安定化を両立させることを意図したものである。しかし、第2の従来例でも内部電源電圧VDDの安定化のためのコンデンサCOUTがフィードバック/ループに含まれているため、高速応答性と安定性の両立には限界がある。このことから、回路構成を根本的に見直して、それらを両立させる試みも行われている。
【0016】
図3は、第3の従来例によるレギュレータ回路の構成を説明する図である。その回路は、非特許文献2のFig.3に示された、回路構成を根本的に見直して安定性と高速応答性を両立させたものである。図3において、AMPF1はフィードバック制御用のオペアンプ回路、Vsetはそのオペアンプ回路AMPF1の出力信号、Vrefはオペアンプ回路AMPF1の非反転入力端子に印加される基準電圧、AMPLD1は内部電源電圧VDD発生用の負荷駆動アンプ、AMPLD1Rはその負荷駆動アンプと同じ構成のレプリカ回路(レプリカアンプ)である。
【0017】
負荷駆動アンプAMPL1は、3つのPMOSトランジスタMP1、MPP1、及びMPSと、及び2つのNチャネルMOS FET(以降「NMOSトランジスタ」)MN1、及びMNB1と、を備えた構成となっている。PMOSトランジスタMP1、MPP1の各ソースには外部電源電圧VCCが印加され、PMOSトランジスタMP1のドレインはNMOSトランジスタMN1のドレイン、及びPMOSトランジスタMPP1のゲートと接続されている。PPG1は、そのゲートに入力される信号である。NMOSトランジスタMN1のソースはNMOSトランジスタMNB1のドレインと接続され、そのNMOSトランジスタMN1のゲートには外部電源電圧VCCが印加される。NMOSトランジスタMNB1のドレインには他に、PMOSトランジスタMPSのドレインが接続されており、そのNMOSトランジスタMNB1のソースはグランドGNDと接続されている。NB1は、NMOSトランジスタMNB1のゲートに入力される信号である。PMOSトランジスタMPSのソースはPMOSトランジスタMPP1のドレイン、及びコンデンサCOUTと接続されている。内部電源電圧VDDは、コンデンサCOUTの両端の電圧に相当する。
【0018】
負荷駆動アンプAMPLD1と同じ構成のレプリカアンプAMPLD1Rでは、それを構成する素子、及び素子から出力される信号には符号として、負荷駆動アンプAMPLD1で対応するものの符号の最後に「R」を付加したものを付している。例えばPMOSトランジスタMP1に対応するPMOSトランジスタにはMP1Rを符号として付している。それにより、対応関係を明確にしているため、詳細な説明は省略する。オペアンプ回路AMPF1の反転入力端子には、内部電源電圧VDDが対応する、PMOSトランジスタMPP1Rのドレイン電圧VDDR(レプリカ内部電源電圧VDD)が印加される。そのオペアンプ回路AMPF1の出力信号VsetはPMOSトランジスタMPS、MPSRの各ゲートに入力される。
【0019】
次に、上記第3の従来例の動作について具体的に説明する。
この第3の従来例では、フィードバック回路はオペアンプ回路AMPF1とレプリカアンプAMPLD1Rとで構成される。そのフィードバック回路は、基準電圧Vrefの電圧値がドレイン電圧VDDRの電圧値と一致するように働く。例えば基準電圧Vrefの電圧値が1.8Vであれば、ドレイン電圧VDDRの電圧値が1.8Vとなるように働く。
【0020】
ドレイン電圧VDDRの電圧値が基準電圧Vrefの電圧値より大きくなると、オペアンプ回路AMPF1の出力信号Vsetの電圧値は小さくなる。その電圧値が小さくなることにより、PMOSトランジスタMPSRのソース−ドレイン間に流れる電流は増大する。しかし、NMOSトランジスタMNB1Rのドレイン−ソース間を流れる電流は信号NB1によって決まる一定量なので、NMOSトランジスタMN1Rのドレイン−ソース間に流れる電流は減少する。その減少により、信号PPG1Rの電位が上昇するため、PMOSトランジスタMPP1Rのソース−ドレイン間を流れる電流は減少し、ドレイン電圧VDDRは低くなる。
【0021】
逆に、ドレイン電圧VDDRの電圧値が基準電圧Vrefの電圧値より小さくなると、オペアンプ回路AMPF1の出力信号Vsetの電圧値は大きくなる。その電圧値が大きくなることにより、PMOSトランジスタMPSRのソース−ドレイン間に流れる電流は減少する。しかし、NMOSトランジスタMNB1Rのドレイン−ソース間を流れる電流は一定量なので、NMOSトランジスタMN1Rのドレイン−ソース間に流れる電流は増大する。その増大により、信号PPG1Rの電位が低下するため、PMOSトランジスタMPP1Rのソース−ドレイン間を流れる電流は増大し、ドレイン電圧VDDRは高くなる。
【0022】
上述したような動作がドレイン電圧VDDRと基準電圧Vrefの電位の大小関係に応じて実現されることから、それらの電位が等しくなるように制御される。レプリカアンプAMPLD1Rは負荷駆動アンプAMPLD1と同じ構成である。このため、その制御により、内部電源電圧VDDは一定に維持されることとなる。
【0023】
なお、レプリカアンプAMPLD1Rを構成する素子の特性値は負荷駆動アンプAMPLD1を構成する素子のそれと同じにしなくとも良い。例えばレプリカアンプAMPLD1Rの電流値を付加駆動アンプAMPLD1のそれよりも小さく設計して、負荷駆動アンプAMPLD1を流れる電流を制御するようにしても良い。
【0024】
ところで、負荷電流が流れない場合は、内部電源電圧VDDはドレイン電圧VDDRと完全に一致させることができるが、集積回路(デジタル回路)の動作に応じた負荷電流を供給しなければならない。このことから、次に負荷電流が流れる場合の動作について説明する。
【0025】
負荷駆動アンプAMPLD1は、負荷電流が増大すると、PMOSトランジスタMPP1のソース−ドレイン間を流れる電流を増大させ、逆にその負荷電流が減少すると、そのソース−ドレイン間を流れる電流を減少させる。このため、アンプAMPLD1はフィードバック回路として働くようになっている。つまり、アンプAMPLD1は負荷電流に対するフィードバック回路を備えている。
【0026】
負荷電流が増加すると、内部電源電圧VDDは低下する。基準電圧Vrefは一定なので、その低下によってPMOSトランジスタMPSのゲート−ソース間電圧が低下し、ドレイン−ソース間を流れる電流は減少する。NMOSトランジスタMNB1のドレイン−ソース間を流れる電流は一定なので、そのドレイン−ソース間を流れる電流の減少により、NMOSトランジスタMN1のドレイン−ソース間を流れる電流は増大する。その増大によって信号PPG1の電位が低下するため、PMOSトランジスタMPP1のソース−ドレイン間を流れる電流は増大することになる。
【0027】
逆に、負荷電流が減少すると、内部電源電圧VDDは上昇する。基準電圧Vrefは一定なので、その上昇によってPMOSトランジスタMPSのゲート−ソース間電圧が上昇し、ドレイン−ソース間を流れる電流は増大する。NMOSトランジスタMNB1のドレイン−ソース間を流れる電流は一定なので、そのドレイン−ソース間を流れる電流の増大により、NMOSトランジスタMN1のドレイン−ソース間を流れる電流は減少する。その減少によって信号PPG1の電位が上昇するため、PMOSトランジスタMPP1のソース−ドレイン間を流れる電流は減少することになる。
【0028】
このように負荷駆動アンプAMPLD1は、負荷電流の増減に応じて、PMOSトランジスタMPP1のソース−ドレイン間を流れる電流を増減させるフィードバック機能を備えている。それにより、負荷電流が流れない場合にドレイン電圧VDDRと内部電源電圧VDDが一致させるように設計しても、負荷電流が流れる場合にはそれらの間に電位差が生じる。その電位差は、負荷電流の大きさと、負荷駆動アンプAMPLD1の増幅率とによって決まる。
【0029】
上記第2の従来例では、オペアンプ回路AMP1、増幅回路AMP2、及びPMOSトランジスタMPP1の各増幅率の積でフィードバック・ループの利得が決まる。温度、外部電源電圧VCC、製造プロセス、或いは負荷電流などの変動によって内部電源電圧VDDの電圧値が大きく変化しないように、大きな利得で設計する必要がある。
【0030】
これに対し、第3の従来例では、内部電源電圧VDDの電圧値の変化を抑制するためのフィードバック回路はオペアンプ回路AMPF1とレプリカアンプAMPLD1Rで構成されている。このため、それらの増幅率の積で求まる利得が十分なものであれば良い。これにより、出力信号Vsetの電圧値を設定することで、ドレイン電圧VDDR、内部電源電圧VDDの各電圧値が一定となるように制御することができる。
【0031】
負荷電流が変動した場合に内部電源電圧VDDの電圧値を一定に保つように制御する機能は負荷駆動アンプAMPLD1のみに備えさせている。このため、そのアンプAMPLD1で要求される利得は、負荷電流の変動に対して、内部電源電圧VDDの変動を所望の範囲内に納められるものであれば良い。それにより、第2の従来例で要求される利得より小さい利得が実現できていれば良い。実現すべき利得は、負荷電流の変動に対して内部電源電圧VDDの電圧値の変動を或る程度、抑制できる程度の比較的に小さなもので良い。コンデンサCOUTはそのような負荷駆動アンプAMPLD1に接続されている。これらの結果、例えば利得が0dBとなる周波数が一定と考えると、利得が小さい分、負荷駆動アンプAMPLD1はより広い帯域、より高い高速応答性を容易に実現させることができる。
【0032】
上述したようなことから第3の従来例は、温度、外部電源電圧VCC、及び製造プロセスの変動に対応するフィードバック回路、負荷電流の変動に対応するフィードバック回路を分離させた構成となっている。それにより、高速応答性をより容易に実現できるようにして、安定性と高速応答性を両立させていた。
【特許文献1】USP 6,285,246
【特許文献2】USP 6,300,749
【特許文献3】USP 6,388,433
【特許文献4】USP 6,847,260
【特許文献5】USP 6,175,223
【特許文献6】特開平8−272461号公報
【特許文献7】特開2005−202781号公報
【特許文献8】特開2004−152891号公報
【特許文献9】特開2002−157031号公報
【特許文献10】特表2004−504660号公報
【特許文献11】特開2005−276190号公報
【非特許文献1】K. N. Leung et al.、“A Capacitor-Free Cmos Low-Dropout RegulatorWith Damping-Factor-Control FrequencyCompensation”、IEEE Journal of Solid-State Circuits、vol. 38、No. 10、pp 1691-1702、October 2003.
【非特許文献2】P. Hazucha et al.、“Area-Efficient Linear Regulator With Ultra-Fast Load Regulation”、IEEE Journal of Solid-State Circuits、vol. 40、No. 4、pp 933-940、April 2005.
【非特許文献3】H. Banba et al.、“A CMOS Bandgap ReferenceCircuit with Sub-1-V Operation”、IEEE Journal of Solid-State Circuits、vol. 34、No. 5、pp 670-674、May 1999.
【発明の開示】
【発明が解決しようとする課題】
【0033】
図3に示す第3の従来例は、内部電源電圧VDDと基準電圧Vrefの電位を一致させるように構成されている。このため、例えば内部電源電圧VDDを1.8Vに制御する場合、基準電圧Vrefも1.8Vとしなければならない。
【0034】
一般的に、基準電圧の発生にはバンドギャップ回路が用いられる。図4、及び図5はそれぞれ、代表的なバンドギャップ回路を説明する図である。それらは非特許文献3に記載されたものである。ここで図4、及び図5を参照して、代表的なバンドギャップ回路について具体的に説明する。
【0035】
バンドギャップ回路では、順バイアスされたpn接合の電位と、絶対温度Tに比例(PTAT:Proportional To Absolute Temperature)する電圧(PTAT電圧)を加算することで、温度に依存しない基準電圧を得るようになっている。pn接合の電位は、その電位を1次式で近似すれば、或いは1次式で近似できる範囲内では、CTAT(Complementary To Absolute Temperature。絶対温度Tに対して負の線形依存性)であることが知られている。このことから、pn接合の電位に適切なPTAT電圧を加算することにより、ほぼ温度に依存しない基準電圧を得ることができる。
【0036】
図4は、第1のバンドギャップ回路の構成を説明する図である。図4において、Q1、及びQ2はpnp形バイポーラトランジスタ(以降「pnpトランジスタ」)、R1−R5は抵抗、AMP1、及びAMP2はオペアンプ回路、GNDはグランド、Vbgrはバンドギャップ電圧、Vrefは基準電圧、IAM、IAPは内部のノード、DIVO2は抵抗R4、及びR5で構成される分圧回路の出力信号、をそれぞれ示している。pnpトランジスタQ1、Q2にそれぞれ付された「×1」「×10」は、それらの間の相対的な面積の比、つまりトランジスタQ1の面積はトランジスタQ2の面積の1/10であることを示している。
【0037】
次に動作を説明する。
バイポーラトランジスタのベース−エミッタ間電圧、或いはpn接合の順方向電圧のVbeで表すと、その順方向電圧と絶対温度Tの関係は以下のようになることが知られている。
【0038】
Vbe=Veg−a・T (1)
ここで、Veg:シリコンのバンドギャップ電圧(約1.2V)、a:バンドギャップ電圧Vegの温度依存性を表す係数である。その温度依存性は、バイアス電流によって異なるが、実用領域で概略2mV/℃程度となることが知られている。
【0039】
また、バイポーラトランジスタのエミッタ電流IEと順方向電圧Vbeの概略的な関係は以下のようになることが知られている。
IE=IOexp(q・Vbe/k・T) (2)
ここで、IO:面積に比例する定数、q:電子の電荷、k:ボルツマン定数である。
【0040】
オペアンプ回路AMP3によるフィードバックにより、その利得が十分、大きい場合には、ノードIAM、IAPを介してそれぞれ入力する信号の電位が(ほぼ)等しくなって回路は安定する。このとき、抵抗R1、R2の抵抗値の比を、例えば1:10に設計しておくと、pnpトランジスタQ1、Q2に流れる電流の大きさの比は10:1となる。このことから便宜的にここでは、トランジスタQ1、Q2をそれぞれ流れる電流の大きさを10×I、Iで表す。図4において、pnpトランジスタQ1、Q2にそれぞれ「×1」「×10」を付したのはこのためである。
【0041】
pnpトランジスタQ1、Q2の各ベース−エミッタ間電圧をVbe1、Vbe2で表すと、式(2)より次の関係が導かれる。
10×I=IOexp(q・Vbe1/k・T) (3)
I=10・IOexp(q・Vbe2/k・T) (4)
両辺でそれぞれ割り算して整理すると、式(5)が得られ、Vbe1−Vbe2=ΔVbeと表して整理すると、式(6)が得られる。
【0042】
100=exp(q・Vbe1/k・T−q・Vbe2/k・T) (5)
ΔVbe=(k・T/q)ln(100) (6)
式(6)から明らかなように、pnpトランジスタQ1、Q2の各ベース−エミッタ間電圧の差であるΔVbeは、それらトランジスタQ1、Q2の電流密度比(=100)の対数(=ln(100))と熱電圧(k・T/q)で表される。この電圧差ΔVbeが抵抗R3の両端の電位差に等しいので、抵抗R2、R3にはΔVbe/R3の電流が流れる。このため、抵抗R2の両端の電位差VR2は、次のように表される。
【0043】
VR2= ΔVbe・R2/R3 (7)
ノードIAP、IAMの各電位は電圧Vbe1と等しいので、バンドギャップ電圧Vbgrは次式で表される。
【0044】
Vbgr=Vbe1+ΔVbe・R2/R3 (8)
順方向電圧Vbe1は、温度の上昇に伴って減少する負の温度依存性を持ち(式(1))、電圧差ΔVbeは式(6)に示すように、温度に比例して大きくなる。このことから、適切に定数を選ぶことにより、バンドギャップ電圧Vbgrの電圧値が温度に依存しないように設計することができる。その電圧値は、シリコンのバンドギャップ電圧に相当する約1.2Vとなる。
【0045】
1.8Vの基準電圧Vrefは、このバンドギャップ電圧Vbgrを1.5倍にすることで発生できる。分圧回路を構成する抵抗R4、R5の抵抗比を1:2とすると、出力信号DIVO2とバンドギャップ電圧Vbgrの電位が等しくなるように基準電圧Vrefの電位が定まるので、1.8Vの基準電圧Vrefを発生させることができる。図3に示す第3の従来例では、そのような基準電圧Vrefをオペアンプ回路AMPF1の非反転入力端子に印加させることにより、1.8Vの内部電源電圧VDDを発生させる。
【0046】
バンドギャップ電圧Vbgrの電圧値を1.5倍する演算をオペアンプ回路AMP4に行わせる場合、現実には、バンドギャップ電圧Vbgrの発生精度に加えて、オペアンプ回路AMP4のオフセットに起因する電圧誤差が基準電圧Vrefの電圧精度に影響を及ぼす。つまり、基準電圧Vrefには、バンドギャップ電圧Vbgrからその基準電圧Vrefを発生させる部分の回路による誤差が含まれており、その誤差が内部電源電圧VDDの電圧精度を低下させている。つまり、図3の従来回路と、図4のようなバンドギャップ回路を組み合わせたときには、図4のオペアンプ回路AMP4に起因する誤差が基準電圧に加わるという問題がある。
【0047】
図5は、第2のバンドギャップ回路の構成を説明する図である。そのバンドギャップ回路は、電流モードのバンドギャップ回路と呼ばれる回路で、図4に示すものとは異なり、任意の基準電圧Vrefを発生させることができる。図5において、AMP5はオペアンプ回路、AMPO5はそのオペアンプ回路AMP5の出力信号、R6−R8は抵抗、MP2−MP4はPMOSトランジスタ、IAM、IAPは内部のモードをそれぞれ示している。他の符号については図4と同じである。
【0048】
次に動作を説明する。
図5に示すバンドギャップ回路は、図4に示すものと同様に、オペアンプ回路AMP5によるフィードバックにより、ノードIAM、IAPの電位が(ほぼ)等しくなって安定する。ここでは説明を簡単にするために、PMOSトランジスタMP2、MP3のサイズは等しい、つまりそれらには同じ大きさの電流が流れると想定する。また図4と同じく、pnpトランジスタQ2のエミッタ面積はpnpトランジスタQ1のそれの10倍とする。ここでもpnpトランジスタQ1、Q2の各ベース−エミッタ間電圧はそれぞれVbe1、Vbe2で表す。
【0049】
式(2)より、このバンドギャップ回路では以下の関係があることが分かる。
I=IOexp(q・Vbe1/k・T) (9)
I=10・IOexp(q・Vbe2/k・T) (10)
両辺でそれぞれ割り算して整理すると、式(11)が得られ、Vbe1−Vbe2=ΔVbeと表して整理すると、式(11)が得られる。
【0050】
10=exp(q・Vbe1/k・T−q・Vbe2/k・T) (11)
ΔVbe=(k・T/q)ln(10) (12)
式(12)から明らかなように、pnpトランジスタQ1、Q2の各ベース−エミッタ間の電圧差ΔVbeは、それらトランジスタQ1、Q2の電流密度比(=10)の対数(=ln(10))と熱電圧(k・T/q)で表される。この電圧差ΔVbeが抵抗R3の両端の電位差に等しいので、抵抗R3にはΔVbe/R3の電流が流れる。このため、抵抗R3に流れる電流IR3は次のように表される。
【0051】
IR3= ΔVbe/R3 (13)
ノードIAP、IAMの各電位は電圧Vbe1と等しいので、抵抗R6、R7には同じ抵抗値のものが選ばれる。その抵抗値をR67、各抵抗R6、R7に流れる電流をIR67とすると、その電流IR67は以下のようになる。
【0052】
IR67=Vbe1/R67 (14)
説明を簡単にするためにPMOSトランジスタMP2、MP3のサイズは等しいと想定しているため、各トランジスタMP2、MP3に流れる電流は、式(13)、(14)でそれぞれ求まる電流の和となる。従って、この電流をIMP23とすると次式で表すことができる。
【0053】
IMP23=ΔVbe/R3+Vbe1/R67 (15)
順方向電圧Vbe1は、温度の上昇に伴って減少する負の温度依存性を持ち(式(1))、電圧差ΔVbeは式(12)に示すように、温度に比例して大きくなる。このことから、適切に定数を選ぶことにより、PMOSトランジスタMP2、MP3に流れる電流IMP23の電流値が温度に依存しないように設計することができる。その電流IMP23と等しい電流を抵抗R8に流すことにより、温度に依存しない基準電圧Vrefを発生させることができる。仮にPMOSトランジスタMP2−MP4のサイズが全て等しく、同じ大きさの電流がそれらに流れるとすると、基準電圧Vrefは次式で表される。
【0054】
Vref=(ΔVbe/R3+Vbe1/R67)×R8 (16)
式(16)から明らかなように、抵抗R8の抵抗値により、基準電圧Vrefの電圧値を任意に選択することができる。このため、オペアンプ回路を用いることなく、任意の電圧値の基準電圧Vrefを直接、発生させることができる。
【0055】
図4に示すバンドギャップ回路では、pnpトランジスタQ1、Q2に流れる電流の比は抵抗R1、R2の抵抗比で設計する。これに対し図5に示すバンドギャップ回路では、PMOSトランジスタMP2、MP3のエリア比で設計し、抵抗R8に流れる電流の値も、PMOSトランジスタMP2(或いはMP3)に対するPMOSトランジスタMP4のエリア比で設計する。このため、PMOSトランジスタMP2−MP4のミスマッチにより、基準電圧Vrefの電圧誤差が大きくなる。つまり、図3の従来回路と、図5のようなバンドギャップ回路を組み合わせた場合にも、PMOSトランジスタMP2−MP4のミスマッチに起因する誤差が基準電圧に加わるという問題がある。
【0056】
抵抗のマッチングの精度と、MOSトランジスタのマッチングの精度を比べると、一般に前者のほうが良いと期待できる。これは、抵抗では、その形状や濃度によって抵抗値が決まるのに対して、MOSトランジスタでは、形状やチャネルの不純物濃度に加えて、酸化膜厚など、他に制御すべきパラメータが存在するためである。このことから、基準電圧Vrefの電圧精度は、図4に示すバンドギャップ回路のほうが高いのが普通である。
【0057】
上述したように、バンドギャップ回路が発生させる基準電圧Vrefには誤差が含まれている。その誤差は、内部電源電圧VDDの電圧精度を低下させる。このことから、バンドギャップ電圧Vbgrを直接、用いるようにして、その誤差の影響を回避させることが考えられる。
【0058】
図6は、第3の従来例の変形例によるレギュレータ回路の構成を説明する図である。その変形例は、基準電圧として、バンドギャップ電圧Vbgrをオペアンプ回路AMPF1の非反転入力端子に供給するようにしたものである。PMOSトランジスタMPP1RのドレインとグランドGND間には、抵抗RF1R、RF2Fが接続されている。オペアンプ回路AMPF1の反転入力端子は、抵抗RF1Rの他端と接続されている。それにより、その反転入力端子には、抵抗RF1R、RF2Fによって構成される分圧回路の出力信号DIVO1Rが入力される。
【0059】
図3に示す第3の従来例は、1.8Vの内部電源電圧VDDを発生させるものである。このため、ドレイン電圧VDDRは通常1.8Vである。バンドギャップ電圧は1.2Vである。このことから、上記分圧回路を構成する抵抗RF1R、RF2Rの抵抗比はRF1R:RF2R=1:2としている。それにより、その分圧回路は、ドレイン電圧VDDRを分圧し、1.2Vの出力信号DIVO1Rを出力する。オペアンプ回路AMPF1の反転入力端子にそのような出力信号DIVO1Rを供給するため、1.2Vのバンドギャップ電圧Vbgrをそのまま用いることができる。
【0060】
図3に示す第3の従来例、及び図6に示すその変形例では、負荷駆動アンプAMPLD1は一つのみ備えている。しかし、そのようなアンプAMPLD1は複数、用意するのが望ましい場合がある。これは、半導体チップ上の集積回路は、例えばレジスタやメモリ等の常に電源電圧を供給すべき回路部分と、動作時以外は電源電圧を遮断する回路部分と、に分割する場合があるためである。その場合、分割する回路部分の数に等しい負荷駆動アンプを用意するのが普通である。
【0061】
負荷駆動アンプAMPLD1のような電源回路を複数、用意する場合、内部電源配線長を最小にする観点からは、電源回路は負荷となる回路(デジタル回路)の近傍に配置することが望ましい。この結果、図3に示す第3の従来例(及び図6に示すその変形例)では、負荷駆動アンプAMPLD1とレプリカアンプAMPLD1Rが離れた位置に配置させるケースが多くなる。
【0062】
第3の従来例では、高い精度で内部電源電圧VDDを発生させるためには、PMOSトランジスタMPS、MPSRの特性を高精度で一致させる必要がある。周知のように、製造プロセスによって半導体チップ上に製作される素子の特性は、その半導体チップ上の位置、周辺のレイアウトが影響を及ぼす。それにより、素子の特性を高精度に一致させるためには、物理的な距離が近いことが重要となっている。このため、負荷駆動アンプAMPLD1とレプリカアンプAMPLD1Rが離れた位置に配置させると、PMOSトランジスタMPS、MPSRの特性を高精度で一致させることが困難となる。
【0063】
このようなことから、図6に示す変形例のように基準電圧としてバンドギャップ電圧Vbgrを用いるようにしても、必ずしも高い精度で内部電源電圧VDDを発生させることができない。それにより、確実に高い精度で内部電源電圧VDDを発生できるようにすることが要求されていた。また、そのような内部電源電圧をより簡単な構成で発生できるようにすることも強く望まれていた。つまり、図6のような回路を採用した場合にも、PMOSトランジスタMPS、MPSRの物理的な距離が大きくなると、これらPMOSトランジスタMPS、MPSRのミスマッチに起因する誤差が発生する電源電圧に加わるという問題がある。
【0064】
本発明は、以上説明した問題を解決し、安定性、高速応答性、及び確実に高い精度での内部電源電圧の発生を実現可能なレギュレータ回路を提供することを第1の目的とする。
また、本発明は、安定性、高速応答性、及び確実に高い精度での内部電源電圧の発生をより簡単な構成で実現させたレギュレータ回路を提供することを第2の目的とする。
【課題を解決するための手段】
【0065】
本発明の第1の態様のレギュレータ回路は、複数の増幅回路を備えていることを前提とし、複数の増幅回路として、予め定めた一定の電源電圧を発生させて負荷電流を供給するための負荷駆動アンプ、該負荷駆動アンプと基本的に同じ構成のレプリカアンプ、及び該レプリカアンプとフィードバック回路を構成するオペアンプを備え、負荷駆動アンプ、及びレプリカアンプは、オペアンプが出力する第1の信号を入力する第1のトランジスタ、及び電源電圧の第2の信号を抵抗分圧回路により分圧して生成される第3の信号を入力する第2のトランジスタで構成される差動対を備え、オペアンプは、基準となる第4の信号とレプリカアンプから出力される第3の信号の電位差に応じて第1の信号を生成して出力する。
【0066】
なお、上記負荷駆動アンプ、及びレプリカアンプは、差動対から供給される電流の和を一定にする電流源を備えた構成である、ことが望ましい。
本発明の第2の態様のレギュレータ回路は、少なくとも1つの増幅回路を備えていることを前提とし、基準となる第1の信号を入力する第1のトランジスタ、及び予め定めた一定の電源電圧の第2の信号を出力することで生成される第3の信号を入力する第2のトランジスタで構成される差動対を備えた負荷電流を供給するための負荷駆動アンプと、第2の信号から第3の信号を生成する抵抗分圧回路と、を具備する。
【0067】
なお、上記負荷駆動アンプは、差動対から供給される電流の和を一定にする電流源を備えた構成である、ことが望ましい。
第3の態様のレギュレータ回路は、上記第1、或いは第2の態様における構成に加え、負荷駆動アンプに第2の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、を更に具備する。
【0068】
第4の態様のレギュレータ回路は、上記第1〜第3の何れかの態様における構成に加え、充電用アンプによる静電容量手段の充電が行われる期間、負荷駆動アンプによる第2の信号の出力を停止させる出力停止手段、を更に具備する。その充電用アンプは、負荷駆動アンプと基本的に同じ構成に、第2のトランジスタに流れる電流を制御するための電流制御手段を付加した構成である、ことが望ましい。その電流制御手段は、第2のトランジスタに流れる電流が該第2のトランジスタに印加される電圧に応じて増大するのを抑制する、ことが望ましい。
【0069】
第5の態様のレギュレータ回路は、上記第1〜第4の何れかの態様における構成に加え、充電用アンプによる充電が終了した後、静電容量手段に充電された電荷を放電させることにより、該静電容量手段への過充電に対応する放電手段、を更に具備する。
【0070】
上記第1の信号は、バンドギャップ電圧の信号であることが望ましい。
【発明の効果】
【0071】
本発明では、増幅回路として、第1の信号を入力する第1のトランジスタ、及び電圧レベルが電源電圧となっている第2の信号を出力することで生成される第3の信号を入力する第2のトランジスタで構成される差動対を備えた差動対形増幅回路を採用する。
【0072】
増幅回路は電流を供給すべき回路ブロックの近傍に配置するのが普通である。このため、複数の増幅回路を有するレギュレータ回路では、増幅回路を狭い範囲内に配置できないことも多いのが実状である。しかし、上記差動対形増幅回路では、マッチングが必要な素子は同じ増幅回路で差動対を構成するトランジスタとなる。このため、増幅回路間の配置に係わらず、マッチングが必要な素子は近傍に配置することができる。この結果、特性値は常に高精度に一致させることができるようになる。従って、確実に高い電圧精度の電源電圧を発生できることとなる。
【0073】
バンドギャップ電圧は高い精度で発生させることができる。このため、その電圧を電圧レベルとする第1の信号を採用した場合、第1の信号による誤差を最小限に抑えることができる。
【0074】
供給用増幅回路に第2の信号を安定化するために接続された静電容量手段を充電するための充電用増幅回路、を更に用意した場合には、その静電容量手段の充電をより適切に行えるようになる。それにより、より安定した電源電圧を発生させることができる。その充電用増幅回路として、供給用増幅回路と基本的に同じ構成に、第2のトランジスタに流れる電流を制御するための電流制御手段を付加した構成を採用した場合には、外部電源電圧の電位の変動にもより適切に対応できるようになる。
【0075】
充電用増幅回路による充電は常に適切に行えるとは限らない。過充電となることがありうる。しかし、充電用増幅回路による充電が終了した後、静電容量手段に充電された電荷を放電させる放電手段を用意することにより、過充電にもより適切、且つ迅速に対応できるようになる。
【0076】
抵抗はMOS FET等と比較して、より高精度に製作することができる。このことから、抵抗により構成した分圧回路により第2の信号から第3の信号の生成を行うようにした場合には、高い精度で第2の信号の電位を分圧させることができる。
【0077】
上述したことは何れも、信号を発生させる精度をより向上させる。このことから、安定性、及び高速応答性に加えて、確実に高い精度での(内部)電源電圧の発生も実現できるようになる。
【0078】
上記増幅回路が持つ増幅用のトランジスタを飽和領域で動作させる場合、実用上、十分な利得を得られる。このため、その場合には、安定性、高速応答性、及び確実に高い精度での電源電圧の発生を満足させつつ、供給用増幅回路、レプリカ増幅回路、及びフィードバック用増幅回路のなかから、供給用増幅回路を除くものは省くことが可能となる。それらのなから一つ以上を省くことにより、回路構成はより簡単化でき、製造コストはより抑えることができるようになる。
【発明を実施するための最良の形態】
【0079】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図7は、第1の実施の形態によるレギュレータ回路の構成を説明する図である。図7において、AMPF1はフィードバック制御用のオペアンプ回路、LDAREFはそのオペアンプ回路AMPF1の出力信号、Vbgrはオペアンプ回路AMPF1の非反転入力端子に印加されるバンドギャップ電圧、C1、COUT、CC1はコンデンサ、RF1,RF2、RF1R、RF2Rは抵抗、DIVO1Rは抵抗RF1R、RF2Rで構成される分圧回路からの出力信号、AMPLD2は内部電源電圧VDD発生用の負荷駆動アンプ、AMPLD2Rはその負荷駆動アンプと同じ構成のレプリカ回路(レプリカアンプ)である。
【0080】
負荷駆動アンプAMPLD2は、2つのPMOSトランジスタMPL1、及びMPP1と、及び3つのNNMOSトランジスタMND1、MND2、及びMNB2と、を備えた構成となっている。PMOSトランジスタMPL1、MPP1の各ソースには外部電源電圧VCCが印加され、PMOSトランジスタMPL1のドレインはNMOSトランジスタMND1のドレイン、及びPMOSトランジスタMPP1のゲートと接続されている。PPG1は、そのゲートに入力される信号である。
【0081】
NMOSトランジスタMND1のソースはNMOSトランジスタMNB2のドレインと接続され、そのNMOSトランジスタMNB2のゲートには出力信号LDAREFが入力される。NMOSトランジスタMNB2のソースはグランドGNDと接続されている。
【0082】
NMOSトランジスタMND1のソースはNMOSトランジスタMND2のソースと接続され、NMOSトランジスタMND1とMND2は差動回路を構成し、NMOSトランジスタMNB2は差動回路のテイル電流源として働く。つまり、NMOSトランジスタMND1とMND2に流れる電流の合計電流は、NMOSトランジスタMNB2に流れる電流に等しく一定に保たれる。NMOSMND1のゲートには出力信号LDAREFが入力される。NMOSトランジスタMNB2のソースはグランドGNDと接続されている。
【0083】
NMOSトランジスタMND2のドレインは、PMOSトランジスタMPP1のドレイン、抵抗RF1、及びコンデンサCOUTと接続されている。そのドレイン電圧が内部電源電圧VDDである。NMOSトランジスタMND2のソース及びゲートは、それぞれ、NMOSトランジスタMNB2のドレイン、抵抗RF1の他端と接続されている。抵抗RF1、RF2で構成される分圧回路、及びコンデンサCOUTは、PMOSトランジスタMPP1のドレインとグランドGND間を接続している。それにより、その分圧回路からNMOSトランジスタMND2のゲートに入力される出力信号DIVO1の電圧値は、抵抗RF1、RF2の抵抗比によって内部電源電圧VDDを分圧したものとなる。従って、バンドギャップ電圧Vbgrが1.2V、内部電源電圧VDDが1.8Vとすると、その抵抗比はRF1:RF2=1:2となる。NCS1は内部のノードを表している。
【0084】
レプリカアンプAMPLD2Rは、負荷駆動アンプAMPLD2と基本的に同じ構成となっている。それを構成する素子、及び素子から出力される信号には符号として、負荷駆動アンプAMPLD2で対応するものの符号の最後に「R」を付加したものを付している。例えばPMOSトランジスタMPL1に対応するPMOSトランジスタにはMPL1Rを符号として付している。そのようにして対応関係を明確にしているため、詳細な説明は省略する。
【0085】
レプリカアンプAMPLD2Rでは、NMOSトランジスタMND1Rのゲート−ドレイン間をコンデンサCC1で接続している。そのコンデンサCC1は、位相補償容量として働く。オペアンプ回路AMPF1の出力端子とグランドGND間を接続するコンデンサC1は、出力信号LDAREFの安定化容量として働く。
【0086】
PMOSトランジスタMPP1RのドレインとグランドGND間は、負荷駆動アンプAMPLD2と同様に、抵抗RF1R、RE2Rを直列に接続した分圧回路で接続されている。それにより、NMOSトランジスタMND2Rのゲート、及びオペアンプ回路AMPF1の反転入力端子には、そのドレイン電圧VDDRを抵抗RF1R、RF2Rの抵抗比で分圧して得られる出力信号DIVO1Rが入力される。
【0087】
次に動作を説明する。ここでは、バンドギャップ電圧Vbgrの電圧値は1.2V、内部電源電圧VDD(ドレイン電圧VDDR)は1.8Vと想定する。その想定では、抵抗RF1R、RF2Rの抵抗比は、1.8Vのドレイン電圧VDDRを分圧して、1.2Vの出力信号DIVO1Rを出力させるものとなる。
【0088】
始めに、レプリカアンプAMPLD2Rとオペアンプ回路AMPF1で構成されるフィードバック回路の動作について具体的に説明する。
出力信号DIVO1Rの電圧値がバンドギャップ電圧Vbgrの電圧値より大きくなると、オペアンプ回路AMPF1の出力信号LDAREFの電圧値は小さくなる。その電圧値が小さくなることにより、NMOSトランジスタMND1Rに流れる電流は減少する。そのNMOSとMND1R、MND2Rは差動回路を構成し、NMOSトランジスタMNB2Rは差動回路のテイル電流源として働く。そのNMOSトランジスタMNB2Rに流れる電流は信号NB1によって決まる一定量である。NMOSトランジスタMND1Rに流れる電流が減少することにより、信号PPG1Rの電位が上昇する。このため、PMOSトランジスタMPP1Rを流れる電流は減少し、ドレイン電圧VDDRの電位は低くなる。ドレイン電圧VDDRの電位が低くなることにより、出力信号DIVO1Rの電位が低下、つまりバンドギャップ電圧Vbgrの電位と等しくなる方向に変化する。
【0089】
逆に、出力信号DIVO1Rの電圧値がバンドギャップ電圧Vbgrの電圧値より小さくなると、オペアンプ回路AMPF1の出力信号LDAREFの電圧値は大きくなる。その電圧値が大きくなることにより、NMOSトランジスタMND1Rに流れる電流は増大する。その増大により、信号PPG1Rの電位が低下し、PMOSトランジスタMPP1Rを流れる電流は増大する。そのため、ドレイン電圧VDDRの電位は高くなって出力信号DIVO1Rの電位が上昇、つまりバンドギャップ電圧Vbgrの電位と等しくなる方向に変化する。
【0090】
上述したようなことから、PMOSトランジスタMPL1Rのサイズ、及びそのゲートに入力する信号PB1の電位は、NMOSトランジスタMND1Rに流れる電流によって出力信号PPG1Rの電位が変化するように設計する。仮にPMOSトランジスタMPL1Rに流れる電流が、NMOSトランジスタMNB2Rに流れる電流より大きくなるように設計すると、PMOSトランジスタMPL1Rに流れる電流が増加しても信号PPG1Rの電位が低下しなくなる。そのような望ましくない動作が生じないように設計することが必要である。そのような動作は、例えば、PMOSトランジスタMPL1Rに流れる電流をNMOSトランジスタMNB2Rに流れる電流の1/2程度に設計することで回避させることができる。
【0091】
このような動作により、結局、バンドギャップ電圧Vbgrと、ドレイン電圧VDDRを分圧した電圧DIVO1Rの電位は等しくなる。また出力信号LDAREFの電位は、バンドギャップ電圧Vbgrと、ドレイン電圧VDDRを分圧した電圧DIVO1Rの電位が等しくなるように定まる。電源電圧VCC、温度、プロセス条件等が変化しても、上で説明したような帰還回路によりバンドギャップ電圧Vbgrとドレイン電圧VDDRを分圧した電圧DIVO1Rに等しくなること、出力信号LDAREFの電位は、バンドギャップ電圧Vbgrとドレイン電圧VDDRを分圧した電圧DIVO1Rの電位が等しくなるように定まることは同じである。バンドギャップ電圧Vbgrとドレイン電圧VDDRを分圧した電圧DIVO1Rの電位が等しくなるので、抵抗RF1、RF2の抵抗比、抵抗RF1R、RF2Rの抵抗比を適切に設計することで、ドレイン電圧VDDRの電位を所望の電位に設計できる。例えば、ドレイン電圧VDDRの電位が電圧DIVO1Rの電位の1.5倍となるように設計することで、1.2Vの電位Vbgrから、ドレイン電圧VDDRを1.8Vとできる。
【0092】
次に、負荷駆動アンプAMPLD2の動作を具体的に説明する。ここでは説明を簡単にするために、各アンプAMPLD2、AMPLD2Rは同じ特性の素子を持っていると想定する。それにより、抵抗RF1、RF2の抵抗比は抵抗RF1R、RF2Rのそれと同じと想定する。また、素子のミスマッチは考慮しないこととする。なお、レプリカアンプAMPLD2Rを構成する素子の特性値は負荷駆動アンプAMPLD2を構成する素子のそれより小さくして、レプリカアンプAMPLD2Rを流れる電流をより小さくさせても良い。
【0093】
各アンプAMPLD2とAMPLD2Rを構成する素子のサイズが同じ場合には、負荷駆動アンプAMPLD2に流れる電流と、レプリカアンプAMPLD2Rに流れる電流は同じとなるが、レプリカアンプAMPLD2Rの素子サイズを、例えば負荷駆動アンプAMPLD2の素子サイズの1/10に設計しておけば、レプリカアンプAMPLD2Rの電流を負荷駆動アンプAMPLD1の電流の1/10に設計できることは明らかであろう。このようにレプリカアンプAMPLD2Rに流れる電流を小さく設計すれば、低消費電力化の効果が得られる。
【0094】
上記想定では、ドレイン電圧VDDRと内部電源電圧VDDの電位は等しくなる。PMOSトランジスタMPP1、MPP1Rに流れる電流が等しい場合、ドレイン電圧VDDRと内部電源電圧VDDの電位は完全に一致する。
【0095】
負荷電流が流れない場合は、内部電源電圧VDDとドレイン電圧VDDRの電位は完全に一致するが、負荷駆動アンプAMPLD2は対象回路の動作に応じて負荷電流を供給しなければならない。このことから、負荷電流が流れる場合の動作について具体的に説明する。
【0096】
内部電源電圧VDDによって供給される負荷電流が増大すると、その電圧VDDは低下する。その低下によって出力信号DIVO1の電位が低下するため、NMOSトランジスタMND2を流れる電流は減少する。NMOSトランジスタMNB2(のドレイン−ソース間)を流れる電流は信号NB1によって一定なので、その減少により、NMOSトランジスタMND1(のドレイン−ソース間)を流れる電流は増大する。その増大によって信号PPG1の電位が低下するため、PMOSトランジスタMPP1(のソース−ドレイン間)を流れる電流は増大することになる。
【0097】
逆に、負荷電流が減少すると、内部電源電圧VDDは上昇する。その上昇によって出力信号DIVO1の電位も上昇し、NMOSトランジスタMND2(のドレイン−ソース間)を流れる電流は増大する。NMOSトランジスタMNB2(のドレイン−ソース間)を流れる電流は一定なので、その電流の増大により、NMOSトランジスタMND1(のドレイン−ソース間)を流れる電流は減少する。その減少によって信号PPG1の電位が上昇するため、PMOSトランジスタMPP1(のソース−ドレイン間)を流れる電流は減少することになる。
【0098】
このように負荷駆動アンプAMPLD2は、負荷電流の増減に応じて、PMOSトランジスタMPP1を流れる電流を増減させるフィードバック機能を備えている。それにより、負荷電流が流れない場合にドレイン電圧VDDRと内部電源電圧VDDが一致させるように設計しても、負荷電流が流れる場合にはそれらの間に電位差が生じる。その電位差は、負荷電流の大きさと、負荷駆動アンプAMPLD2の増幅率とによって決まる。
【0099】
図2の従来回路では、オペアンプ回路AMP1、増幅回路AMP2、PMOSトランジスタMPP1の増幅率の積で、ループの利得が決まり、これにより、温度、電源電圧VCC、プロセス、負荷電流などが変動しても、内部電源電圧VDDの電圧値が大きく変化しないように、ループの利得が大きく設計されていた。一方、図7の発明の回路(第1の実施の形態)では、電源電圧VCC、温度、プロセス変動による内部電源電圧VDD(つまりドレイン電圧VDDR)の電位の変動を抑制する制御ループはオペアンプ回路AMPF1とレプリカアンプAMPLD2Rで構成されるループとなっており、オペアンプ回路AMPF1とレプリカアンプAMPLD2Rの利得が十分あればよい。これにより、出力信号LDAREFの電位を設定することで、各電圧VDDR、VDDの値が一定となるように制御できる。図7の回路では、負荷電流が変動した場合に、内部電源電圧VDDの値を一定に保つよう各部の電位を制御する役割を担っているのは、負荷駆動アンプAMPLD2だけであり、負荷駆動アンプAMPLD2は負荷電流変動に対して、内部電源電圧VDDの変動が所望の範囲に収まるような利得が実現できていればよい。つまり、図2の従来回路のループ利得ほどの大きな利得は負荷駆動アンプAMPLD2自体では必要ない。負荷駆動アンプAMPLD2の電圧利得は、負荷電流変動に対して内部電源電圧VDDの電位の変動をある程度抑制できる程度の小さな値でよいので、例えば、利得0dBとなる周波数が一定と考えると、利得が小さい分負荷駆動アンプAMPLD2は、帯域が広く、高速な応答が可能となる。
【0100】
図2の従来回路では、オペアンプ回路AMP1、増幅回路AMP2、PMOSトランジスタMPP1で構成される単一のループで、温度、電源電圧VCC、プロセス、負荷電流などの変動に対応し、このため、ループの利得を大きくする必要があった。一方図7の回路(第1の実施の形態)では、オペアンプ回路AMPF1とレプリカアンプAMPLD2Rで構成されるループは、温度、電源電圧VCC、プロセスの変動に対応し、この部分のループ利得は大きい必要があるが、負荷駆動アンプAMPLD2内部の帰還ループは負荷電流変動だけに対応し、負荷電流変動だけに対応できればよいので、負荷駆動アンプAMPLD2のループ利得自体は極端に大きくする必要がない。このため、負荷駆動アンプAMPLD2のループ利得を小さくすることで、負荷駆動アンプAMPLD2の帯域を大きくでき、負荷電流が変動したときの応答の高速化が達成されていた。また、図2の従来回路では、大きなループ利得を実現する増幅段AMP1、AMP2、MPP1の信号経路に内部電源電圧VDDの安定化のための容量COUTが含まれているので、大きなループ利得を実現しながら、容量COUTを高速に駆動するというトレードオフをどう設計するかが本質的に難しくなる問題があったが、図7の回路では、温度、電源電圧VCC、プロセスの変動に対応するために大きなループ利得を持たなければならないオペアンプ回路AMPF1とレプリカアンプAMPLD2Rで構成されるループの経路には容量COUTは含まれない。容量COUTは負荷電流変動に応答する、比較的利得の小さいループの負荷駆動アンプAMPLD2の信号経路内にあるので、オペアンプ回路AMPF1とレプリカアンプAMPLD2Rで構成されるループは、図2の従来回路に比べて高速化することが容易である(容量COUTが含まれない)。
【0101】
容量COUTが含まれる負荷駆動アンプAMPLD2のループ利得は、図2の回路のループ利得に比べて小さくてよいので、負荷駆動アンプAMPLD2のループ自体も、図2の回路に比べて高速化が容易である。
【0102】
結局、図7の回路(第1の実施の形態)は、温度、電源電圧VCC、プロセスの変動に対応するループと、負荷電流変動だけに対応するループを分離することで、図2の従来回路に対して、高速な応答が実現される。
【0103】
このように図7の発明の回路は図3の従来回路と同様の制御ループの構成とすることで、負荷電流変動に対する高速応答とループの安定性の両立を達成できる。
図7の容量C1は負荷駆動アンプの基準電圧LDAREFの安定化容量として働く。容量CC1は位相補償容量として働く。
【0104】
図7の発明の回路は、図3の回路と同様な高速化の効果に加えて、以下に説明する特有の利点を実現している。
図7では、図を単純にするために、負荷駆動アンプが1つの場合を図示している。しかし、実際の応用では、異なる制御単位ごとに複数の電源、電源回路を用意することが望ましい場合がある。例えば、チップ内部回路を2つに分割して、常に電源を供給して、レジスタ、メモリ等の内容を保持する回路部分と、動作時以外は電源を遮断して、リーク電流を削減するような回路部分を設ける場合が考えられる。
【0105】
このように、チップ内部に複数の電源領域があり、図7のようなレギュレータ回路で、内部電源電圧VDDを発生する場合は、電源領域の数に等しい電源回路、つまり負荷駆動アンプAMPLD2相当の回路を用意することが自然である。
【0106】
このような実際的な状況を考えた場合、図3の従来回路ではマッチングの必要な素子とその配置が問題となる。図3の従来回路では、内部電源電圧VDDとドレイン電圧VDDRの電位を精度よく一致させるためには、PMOSトランジスタMPSとMPSRの素子特性が一致している必要がある。
【0107】
複数の電源回路、つまり負荷駆動アンプを用意する場合、内部電源長を最小にする観点からは、負荷となるデジタル回路のそばに、それぞれの負荷駆動アンプ回路を配置することが望ましい。このとき、図3の従来回路では、レプリカアンプAMPLD1Rと負荷駆動アンプAMPLD1がチップの異なる場所に配置されることになる。
【0108】
複数の負荷駆動アンプAMPLD1相当の回路を、負荷となるデジタル回路の近くに配置すると、PMOSトランジスタMPSRとMPSのチップ上での距離は大きくなる。素子特性を一致させるためには、素子のレイアウト形状を一致させることはもちろん重要であるが、よりよい特性の一致を得るためには、物理的な距離が近いことも重要となる。PMOSMPSRとMPSのチップ上での距離が大きくなると、特性の一致の程度は低下する。このように、図3の従来回路では、複数の負荷駆動アンプAMPLD1相当の回路を使用する場合、特性を一致させることが必要な、PMOSトランジスタMPSRとMPSのチップ上での距離が大きくなり、電圧精度が低下する問題があった。
【0109】
一方、図7の発明の回路では、内部電源電圧VDDとドレイン電圧VDDRの電位を精度よく一致させるためには、NMOSトランジスタMND1とMND2の素子特性が一致している必要がある。図7の回路では、複数の負荷駆動アンプAMPLD2相当の回路を、負荷となるデジタル回路の近くに配置しても、マッチング(特性の一致)の必要な、NMOSトランジスタMND1とMND2の距離は大きくならない。マッチング(特性の一致)の必要な素子は、負荷駆動アンプAMPLD2内のトランジスタなので、負荷駆動アンプをどこに配置しても、図3の従来回路のように、マッチングの必要な素子の距離が大きくなることはない。
【0110】
つまり、発明の図7の回路では、負荷駆動アンプAMPLD2を、差動対NMOSトランジスタMND1、MND2、出力トランジスタMPP1、負荷PMOSトランジスタMPL1で構成し、抵抗分圧回路RF1、RF2の出力信号DIVO1を負荷駆動アンプAMPLD2の入力とすることで、マッチング(特性の一致)の必要な素子を、負荷駆動アンプAMPLD2内の差動回路を構成するNMOSトランジスタMND1とMND2としている。これにより、複数の負荷駆動アンプを使用する場合でも、マッチング(特性の一致)の必要な素子の距離が大きくなることを防ぎ、電圧精度が低下することを避けられる効果が得られる。
【0111】
図7の発明の回路では、図3の従来回路に対して、抵抗RF1、RF2、RF1R、RF2Rがあらたに追加された素子となっており、この部分の精度も、出力電圧VDDの精度に影響する。しかし、すでに触れたように、一般に抵抗の比精度はMOSトランジスタの比精度にくらべて高いことが期待できるので、この部分での電圧精度の低下は小さい。また、NMOSトランジスタMND1、MND2と同様、相対精度が必要な素子は、近くに配置される抵抗RF1とRF2なので、この部分の抵抗精度に関しても、マッチングの必要な素子は、それぞれの負荷駆動アンプ内部あるいは近傍の素子に限られている。これにより、抵抗分圧回路に関しても、複数の負荷駆動アンプを使用するのに適した回路特性が実現できる利点が得られる。
【0112】
また、図7の基準電圧は、抵抗RF1、RF2、RF1R、RF2Rを用いることで、バンドギャップ電圧Vbgr(1.2V)としている。これにより、図3の従来回路と異なり、バンドギャップ電圧Vbgrを1.5倍に加工したり、電流モードのバンドギャップ回路(図5)を使用する必要がなくなるので、基準電圧の電圧誤差が増加することを避けることができる効果が得られる。
【0113】
次に、本実施の形態の変形例について、図8〜図10を参照して具体的に説明する。
図8は、本実施の形態の第1の変形例の回路構成を説明する図である。
その第1の変形例は、負荷駆動アンプAMPLD2、AMPLD3の2つを備えたものである。それらは基本的に同じ構成であり、図7と同様に、負荷駆動アンプAMPLD3を構成する素子、及び素子から出力される信号等には符号として、負荷駆動アンプAMPLD2で対応するものの符号の最後に位置する数字を変更したものを付している。ここでは、その数字はそれまでの値に1、或いは2を加えた値の数字としている。例えばPMOSトランジスタMPL1に対応するPMOSトランジスタにはMPL2を符号として付し、NMOSトランジスタMND2に対応するNMOSトランジスタにはMND4を付している。そのようにして対応関係を明確にしているため、詳細な説明は省略する。
【0114】
その負荷駆動アンプAMPLD3では、PMOSトランジスタMPP2のドレインとグランドGND間は抵抗RF3、RF4を直列に接続した分圧回路で接続されている。それにより、NMOSトランジスタMND3のゲートには、内部電源電圧(ドレイン電圧)VDDRを抵抗RF3、RF4の抵抗比で分圧して得られる出力信号DIVO3が入力される。PMOSトランジスタMPP2のドレインは他に、コンデンサCOUTと接続されている。
【0115】
図8に示す第2の変形例では、2つの負荷駆動アンプAMPLD2、AMPLD3それぞれが出力する内部電源電圧VDDは共通の配線を想定している。負荷駆動アンプが1つだけの場合と比較して、負荷電流を供給すべき回路ブロックとの距離はより小さくできるため、配線抵抗もより小さくすることができ、その配線抵抗による電圧降下はより抑えることができる。また、負荷駆動アンプを2つとしても、マッチングが必要なNMOSトランジスタ間の距離は小さくできるため、その距離が大きくなることによる内部電源電圧VDDの電圧精度の低下は確実に回避することができる。なお、負荷駆動アンプの数は3つ以上であっても良い。
【0116】
図9は、本実施の形態の第2の変形例の回路構成を説明する図である。
その第2の変形例は、負荷駆動アンプAMPLD2、AMPLD3のそれぞれに内部電源電圧VDDB、VDDAの安定化用のコンデンサCOUTB、COUTAを用意したものである。それにより第2の変形例では、各負荷駆動アンプAMPLD2、AMPLD3から異なる回路ブロックに負荷電流を供給することを想定している。なお、負荷駆動アンプの数は3つ以上であっても良い。また、複数の負荷駆動アンプから同一の回路ブロックに負荷電流を供給する構成を採用しても良い。
【0117】
図8の回路では、2つのアンプ、つまり負荷駆動アンプAMPLD2と負荷駆動アンプAMPLD3を使用し、その出力は内部電源電圧VDDで共通とした回路例を示したが、図9の回路のように電圧VDDAとVDDBを独立な内部電源電圧とする構成も可能である。図9では、図を簡単にするために、NMOSトランジスタMNB2とMNB3のゲートは共通なバイアス信号NB1として示したが、NMOSトランジスタMNB2とMNB3のゲート電位を独立に制御すれば、内部電源電圧VDDAだけあるいは内部電源電圧VDDBだけを活性化し、他の負荷駆動アンプはOFFするような制御が可能となる。また、図8、図9ともに負荷駆動アンプの数は2つに限らず任意の数の構成に容易に拡張できること、その制御も各種の拡張が可能なことは明らかであろう。
【0118】
内部電源電圧VDDAとVDDBを独立な構成とすると、どちらか一方だけパワーダウンし、リーク電流を削減するような動作を実現することが可能となる。
電圧VDDAとVDDBが別の内部電源点となっている点を除いて、基本的な動作は図7、図8の回路と同じなので、他の部分の詳細な動作説明は省略する。
【0119】
図10は、本実施の形態の第3の変形例の回路構成を説明する図である。
その第3の変形例は、各アンプを独立的に動作できるように第2の変形例を更に変形したものである。それにより、第2の実施例と同じ、或いは基本的に同じものには同一の符号を付している。図10において、PDAX、PDBX、及びPDRXは、そのための制御信号(パワーダウン制御信号)である。第2の変形例から異なるのは、それら制御信号に係わる部分なので、その部分についてのみ具体的に説明する。
【0120】
制御信号PDAXは、負荷駆動アンプAMPLD4用のものである。それは、ソースに外部電源電圧VCCが印加され、ドレインがPMOSトランジスタMPP2のゲートと接続されたPMOSトランジスタMP2のゲートに入力される。また、ドレインがNMOSトランジスタMN3のソース、ソースがグランドGNDと接続されたNMOSトランジスタMN4、ドレインが抵抗RF4、ソースがグランドGNDに接続されたNMOSトランジスタMN5の各ゲートにも入力される。NMOSトランジスタMN3は図9におけるNMOSトランジスタMNB3に対応し、そのドレインはNMOSトランジスタMND3、MND4の各ソースと接続され、そのゲートには信号NB1に対応する信号NB2が入力される。負荷駆動アンプAMPLD5、AMPLD4RのNMOSトランジスタMN6、MN9はそれぞれ、図9におけるNMOSトランジスタMNB2、MNB2Rに対応する。NMOSトランジスタMN3のゲートに入力される信号の符号をNB2にしているのは、NMOSトランジスタMN4のオン抵抗を考慮して、それに流れる電流を適切に設定する必要があるためである。
【0121】
上述のような構成から、負荷駆動アンプAMPLD4は、制御信号PDAXがL(低レベル。例えば0V)となると、信号PPG2の電位がHレベル(=外部電源電圧VCCレベル)となり、PMOSトランジスタMPP2に電流が流れなくなる。NMOSトランジスタMN4、MN5でも同様に電流が流れなくなる。逆に制御信号がHとなると、各MOSトランジスタMPP2、MN4、MN5は電流が流れることが可能な状態となる。このようなことから、制御信号PDAXにより、負荷駆動アンプAMPLD4を独立的に動作させることができる。
【0122】
上記NMOSトランジスタMN4は、他のアンプAMPLD5、AMPLD4RにおけるNMOSトランジスタMN7、MN10に対応する。NMOSトランジスタMN5は同様に、NMOSトランジスタMN8、MN11に対応する。このようなことから、他のアンプAMPLD5、AMPLD4Rも制御信号PDBX、PDRXにより独立的に動作させることができる。なお、一定の信号NB2がゲートに入力されるNMOSトランジスタはそのソースがグランドGNDと接続させる位置に配置しても良い。
【0123】
以降は、第1の実施の形態、或いはその変形例を動作させるために組み合わせるべき外部回路について、図11〜図14を参照して具体的に説明する。
図11は、バンドギャップ回路の構成を説明する図である。その回路は、バンドギャップ電圧Vbgrを供給するためのものである。図11において、Q1、Q2はpnp形バイポーラトランジスタ(以降「pnpトランジスタ」)、R1−R3は抵抗、AMP3はオペアンプ回路、IAM、IAPは内部のノード、MP5〜MP7はPMOSトランジスタ、MN18〜MN20はNMOSトランジスタ、STUP1はスタートアップ回路、をそれぞれ示している。pnpトランジスタQ1、Q2にそれぞれ付された「×1」「×10」は、それらの間の相対的な面積の比、つまりトランジスタQ1の面積はトランジスタQ2の面積の1/10であることを示している。また、同様に、第1の実施の形態、或いはその変形例に用いられる信号には同一の符号を付している。これは以降でも同様である。
【0124】
図11における抵抗R1−R3、pnpトランジスタQ1、Q2、及びオペアンプ回路AMP3の動作は、図4に示すバンドギャップ回路と基本的に同じである。このことから、他の部分、つまりスタートアップ回路STUP1に着目して説明する。
【0125】
オペアンプ回路AMP3は、ノードIAM、IAPの電位が等しくなるように制御して、バンドギャップ電圧Vbgrを発生させる。しかし、pnpトランジスタQ1、Q2に共に電流が流れない場合にも、ノードIAM、IAPの電位は等しく、つまりグランドGND電位となり、安定点に到達してしまうことになる。この望ましくない安定点を回避するために、スタートアップ回路STUP1を用いている。
【0126】
スタートアップ回路STUP1では、オペアンプ回路AMP3が出力する信号がNMOSトランジスタMN18のゲートに入力される。そのドレインには、ゲートに信号PB1が入力されるPMOSトランジスタMP5のドレイン、NMOSトランジスタMN19のドレイン、及びNMOSトランジスタMN20のゲートと接続されている。
【0127】
その信号PB1は、一定電位の信号である。このため、NMOSトランジスタMN18のゲートに入力される信号の電位が0Vとなると、PMOSトランジスタMP5からの電流はNMOSトランジスタMN18には流れず、NMOSトランジスタMN19、MN20に流れる。NMOSトランジスタMN20のゲートに電流が流れることで、PMOSトランジスタMP6、及びそれとカレントミラー回路を構成するPMOSトランジスタMP7にも電流が流れる。それにより、pnpトランジスタQ1に電流が流れるため、ノードIAPの電位が上昇して、ノードIAP、IAMの間に電位差が生じる。この結果、オペアンプ回路AMP3はそれらの電位が等しくなるように制御を行う状態に移行する。
【0128】
その状態に移行することにより、オペアンプ回路AMP3の出力信号の電圧であるバンドギャップ電圧Vbgrは0Vではない電位となる。そのような信号がNMOSトランジスタMN18のゲートに入力すると、PMOSトランジスタMP5から供給される電流はNMOSトランジスタMN18に流れるようになり、他のNMOSトランジスタMN19、MN20には殆ど流れなくなる。それにより以降、スタートアップ回路STUP1はノードIAPの電位にほとんど影響を及ぼさなくなる。そのスタートアップ回路STUP1の回路構成は、図11に示すようなものに限定されるわけではない。望ましくない安定状態から移行させる目的を実現できる回路であれは幅広く採用することができる。
【0129】
図12は、上記オペアンプ回路AMP3の構成例を説明する図である。図12において、MP8〜MP11はPMOSトランジスタ、MN21〜MN23はNMOSトランジスタ、CC2はコンデンサ、をそれぞれ示している。
【0130】
図12に示すオペアンプ回路AMP3では、一定電位の信号PB1をゲートに入力するPMOSトランジスタMP8、MP9は電流源として働く。MOSトランジスタMP8、MP10、MP11、MN21、及びMN22は1段目のアンプとして、MOSトランジスタMP9、及びMN23は2段目のアンプとして働く。それにより、全体で一般的な2段アンプを構成している。このような構成のオペアンプ回路AMP3は、素子数が少ないので、オフセット電圧を小さく抑えることができる。
【0131】
図13は、信号PB1、NB1の発生に使用可能なバイアス回路の構成例を説明する図である。図13において、R9、R10は抵抗、MP12〜MP17はPMOSトランジスタ、MN24〜MN27はNMOSトランジスタ、STUP2はスタートアップ回路、をそれぞれ示している。
【0132】
この回路では、MOSトランジスタMP16、MP17、MN25、MN27、及び抵抗R10が動作点を決めるループとして働く。スタートアップ回路STUP2は、図11に示すスタートアップ回路STUP1と同様の目的で動作させるものである。信号NB1の電位(バイアス電圧)は、NMOSトランジスタMN25のゲート−ソース間電圧、信号PB1の電位(バイアス電圧)は、NMOSトランジスタMN27のゲート−ソース間電圧に抵抗R10の端子間電圧を加えたものとなる。
【0133】
この回路には、制御信号としてPDX、PDが用いられている。制御信号PDXは、MOSトランジスタMP12、MP13、及びMN24の各ゲートに入力され、制御信号PDはNMOSトランジスタMN26のゲートに入力される。通常の動作時は、制御信号PDX、PDはそれぞれH、Lとされ、停止時は、制御信号PDX、PDはそれぞれL、Hとされる。
【0134】
バイアス回路の構成は、図13に示すようなものに限定されない。一定電位の信号を安定して高精度に発生できるものであれば幅広く採用することができる。
図14は、上記オペアンプ回路AMPF1の構成例を説明する図である。図14において、MP18〜MP21はPMOSトランジスタ、MN28〜MN32はNMOSトランジスタ、をそれぞれ示している。
【0135】
この回路では、NMOSトランジスタMN28〜MN30が差動回路を構成し、差動回路の負荷となるNMOSトランジスタMP18、MP19はそれぞれ、PMOSトランジスタMP20、MP21とカレントミラー回路を構成している。出力信号DIVO1RはNMOSトランジスタMN28のゲートに入力され、バンドギャップ電圧VbgrはNMOSトランジスタMN29のゲートに印加される。PMOSトランジスタMP20からの電流は、NMOSトランジスタMN31に流れ、そのトランジスタMN31とカレントミラー回路を構成するNMOSトランジスタMN32に流れる。それにより、差動回路のNMOSトランジスタMN28、MN29にそれぞれ流れる電流は、MOSトランジスタMN32、MP21に流れる(コピーされる)。出力信号LDAREFは、PMOSトランジスタMP21のドレインから出力される信号である。この結果、出力信号DIVO1Rとバンドギャップ電圧Vbgrの電位差に応じた電位の出力信号LDAREFを出力する。
【0136】
図14に示すような回路構成は比較的に単純であり、出力信号LDAREFの電圧範囲も比較的に広くすることができる。図14に示すようなものとは異なる回路構成を採用しても良い。
<第2の実施の形態>
図7の回路では、レプリカアンプ(AMPLD2R)と負荷駆動アンプ(AMPLD2)がそれぞれ1つの場合の回路例を示した。原理的な動作の説明のために、もっとも単純な回路構成を示したが、図7の回路では、電源投入時に、内部電源VDDの電位が上昇しすぎる場合がある。このような場合には、図15のような回路として、電源投入時にも内部電源VDDの電位が高くなりすぎないようにすることができる。この電源投入時の動作について図15の回路と図7の回路の違いを説明する。
【0137】
図15は、第2の実施の形態によるレギュレータ回路の構成を説明する図である。その図15では、図7に示すものと同じ、或いは基本的に同じものには同一の符号を付している。このことから、図7に無い符号に着目して説明する。
【0138】
第2の実施の形態では、負荷駆動アンプAMPLD2に加えて、電源投入時に容量COUTを充電するためのアンプAMPLDS2が加えられている。その電源投入時用アンプAMPLDS2は、NMOSトランジスタMNCS1のドレイン、PMOSトランジスタMPLS1、MPPS1のソースには外部電源電圧VCCが印加され、NMOSトランジスタMNCS1のソース、及びPMOSトランジスタMPLS1のドレインはNMOSトランジスタMNDS1のドレイン、及びPMOSトランジスタMPPS1のゲートに接続されている。NMOSトランジスタMNDS1のゲートには出力信号LDAREFが入力され、そのソースはNMOSトランジスタMNBS1のドレインと接続されている。NMOSトランジスタMNBS1のゲートには信号NB1が入力され、そのソースはグランドGNDと接続されている。
【0139】
一方、PMOSトランジスタMPPS1のドレインは、NMOSトランジスタMNDS2のドレイン、及びコンデンサCOUTと接続されている。NMOSトランジスタMNDS2のゲートには出力信号DIVO1が入力され、そのソースはNMOSトランジスタMNBS2、MNDS1のドレイン、ソースと接続されている。
【0140】
負荷駆動アンプAMPLD2のPMOSトランジスタMPP1のゲートには、ソースに外部電源電圧VCCが印加されるPMOSトランジスタMP22のドレインと接続されている。そのPMOSトランジスタMP22のゲートには、インバータ回路INV1の出力信号RSTLXが出力されるようになっている。そのインバータ回路INV1は、図16に示す低電圧検出回路から出力される信号RSTLを入力し、それを反転したものを出力
信号RSTLXとして出力する。
【0141】
ここで、上記電源投入時用アンプAMPLDS2、信号RSTL、インバータ回路INV1、及びPMOSトランジスタMP22の目的と働きについて説明する。
PMOSトランジスタMPP1は、デジタル回路の動作時の最大電流を供給できなければならないので、そのサイズは大きい。このトランジスタMPP1でコンデンサCOUTを充電すると、内部電源電圧VDDが規定の1.8Vを大きく越えてオーバーシュートしてしまうことがある。そこで、よりサイズの小さいPMOSトランジスタを用いて電源投入時におけるコンデンサCOUTの充電を行い、その投入時にはPMOSトランジスタMPP1を強制的にオフさせることにより、オーバーシュートを防止している。電源投入時用アンプAMPLDS2は、電源投入時専用のものとして用意している。
【0142】
信号RSTLは電源投入直後から一定期間Hとなる。そのため、信号RSTLXは、その一定期間が経過するまでの間Lとなる。その信号RSTLXがLの状態では、PMOSトランジスタMP22はオン状態となり、信号PGG1の電位は外部電源電圧VCCと等しくなる。この結果、電源投入直後から一定期間、PMOSトランジスタMPP1は強制的にオフとなる。その一定期間が経過した後、オン状態となる。
【0143】
その一定期間内での充電に用いられるPMOSトランジスタMPPS1は、そのサイズはPMOSトランジスタMPP1のそれよりも小さく、且つコンデンサCOUTを一定時間で充電するのに必要最小限の大きさとする。このことから、PMOSトランジスタMPPS1は、PMOSトランジスタMPP1とは独立に最適なものを設計する。その大きさを必要最小限のものとするのは、オーバーシュート分(ここでは1.8Vを越えた分)を最小にできるためである。
【0144】
負荷駆動アンプAMPLDS2は、NMOSトランジスタMNCS1が追加されているが、それ以外は基本的には他のアンプAMPLD2、AMPLD2Rと同じ構成である。
PMOSトランジスタMPPS1のサイズは、その抵抗値が最大となる条件でも、信号RSTLがHとなっている一定期間内にコンデンサCOUTを充電できるものであることが望ましい。その抵抗値が最大となる条件は、外部電源電圧VCCが最小、しきい電圧Vthが最大、温度が最大といった条件となる。このような条件でサイズを決定すると、例えば外部電源電圧VDDが最大の場合には、PMOSトランジスタMPPS1の抵抗値はその電圧VDDが最小の場合と比較して小さくなる。
【0145】
コンデンサCOUTの充電にPMOSトランジスタMPPS1を用いるのは、過充電を防止するのが目的である。このため、その抵抗値が大きく変化するのは望ましくない。しかし、レギュレータ回路が対応可能な外部電源電圧VCCの範囲は広いことが望ましいので、PMOSトランジスタMPPS1の等価抵抗値は電源電圧VCCに大きく依存し、その抵抗値は大きく変化する。このことから、NMOSトランジスタMNCS1はその抵抗値が大きく変化するのを防止するために設けている。
【0146】
外部電源電圧VCCが例えば2Vの場合、PMOSトランジスタMPPS1に入力する信号PPGS1の電位は、グランドGNDレベルとなる。NMOSトランジスタMNCS1が無い場合、その信号PPGS1の電位は、電源電圧VCCが4VのときでもグランドGNDレベルとなる。このため、PMOSトランジスタMPPS1のゲート、ソースの電圧は電源電圧VCCとほぼ同じとなり、電源電圧VCCによってオン抵抗は大きく変化する。
【0147】
一方、NMOSトランジスタMNCS1が有る場合には、外部電源電圧VCCが例えば2Vであれば信号PPGS1の電位はグランドGNDレベルとなるが、電源電圧VCCが4Vとなっても、NMOSトランジスタMNCS1のゲート電圧からしきい電圧Vth程度、低い電位よりは低くならない。つまり信号PPGS1の電位は、信号PB1の電位からしきい電圧Vth程度、低い電位よりは低くならない。このため、PMOSトランジスタMPPS1のゲート、ソースの電圧は電源電圧VCCに大きく依存しないようになる。これにより、電源電圧VCCによってPMOSトランジスタMPPS1のオン抵抗が大きく変化するのを防止している。その抵抗が大きく変化しないため、コンデンサCOUTを過度に充電することを防止することができる。
【0148】
また、電源投入時用アンプAMPLDS2では、電源電圧VCCが大きい場合に、PMOSトランジスタMPPS1のゲート電位が低くなりすぎないように、NMOSトランジスタMNCS1で信号PPGS1の電位をクリップし、PMOSトランジスタMPPS1の抵抗の電源電圧依存性を緩和している。これにより、その抵抗値が電源電圧VCCによって大きく変化することは確実に防止でき、それによってコンデンサCOUTの充電は常に適切に行えるようになる。
【0149】
なお、NMOSトランジスタMNCS1のゲートには信号PB1を入力するようになっているが、ゲート電位が下がりすぎないようにする信号であれば良い。
次に、PMOSトランジスタMP23、MP24、NMOSトランジスタMN33、及び抵抗RSF1の働きについて説明する。それらの素子は、コンデンサCOUTの電位が内部電源電圧VDDの定められた電圧値を越えるのを抑えるためのものである。
【0150】
PMOSトランジスタMP23のソース電位はドレイン電圧VDDRである。信号NB1をゲートに入力させるNMOSトランジスタMN33で一定電流を流すことで、そのトランジスタMN33のドレイン電位は、ドレイン電圧VDDRからPMOSトランジスタMP23のしきい電圧Vth程度、低いものとなる。PMOSトランジスタMP24のゲート電位、つまり信号NPGS1の電位は、そのドレイン電位から、抵抗値RSF1×PMOSトランジスタMN33の電流値の分だけ高くなる。それにより、内部電源電圧VDDの電位が、ドレイン電圧VDDRより、抵抗値RSF1×PMOSトランジスタMN33の電流値の分だけ高くなると、PMOSトランジスタMP24のゲート−ソース間電圧はしきい電圧Vthを越え、そのトランジスタMP24に電流が流れるようになっている。それにより、内部電源電圧VDDの所望の値(ここでは1.8V)を越える上昇、つまりコンデンサCOUTの過充電が抑えられることになる。
【0151】
NMOSトランジスタMN34は、電源投入後の一定期間だけ電流を流すために働く。そのために、ゲートに入力される信号NISTは、信号RSTLがHからLに変化した時点から一定期間だけHとなる。これは、PMOSトランジスタMPPS1により充電を行った結果、コンデンサCOUTを過充電してしまう可能性があるためである。このため、その充電が終了した後、NMOSトランジスタMN34により過充電分をグランドGNDに流すようにして、内部電源電圧VDDの電位が高くなりすぎるのを防止させている。
【0152】
このように、図15の回路では、負荷駆動アンプAMPLD2に加えて、電源投入時用のアンプAMPLDS2を用意し、電源投入時には、アンプAMPLDS2で、容量COUTを充電することで、容量COUTを過度に充電し、名部電源電圧VDDの電位が所望の値から大幅に高い電位となることを防いでいる。
【0153】
また、電源投入時用のアンプAMPLDS2では、電源投入時に容量COUTを充電する出力トランジスタMPPS1のゲート電位が、電源電圧VCCが大きい場合に、低い電位となりすぎないよう、NMOSトランジスタMNCS1で、信号PPGS1の電位をクリップすることで、出力トランジスタMPPS1の抵抗の電源電圧依存性を緩和している。これにより、出力トランジスタMPPS1の抵抗値が電源電圧VCCで大きく変化することを防止でき、これも、内部電源電圧VDDの電位の過度の上昇を防ぐことに寄与する。
【0154】
図15ではNMOSトランジスタMNCS1のゲート電位を電位PB1とする回路を示したが、NMOSトランジスタMNCS1のゲート電位は、電位PB1に限らず、信号PPGS1の電位が下がり過ぎないようにする目的に沿う電位、信号であればよい。この目的に沿った各種の変形が可能である。
【0155】
また、PMOSトランジスタMP24とそのゲート電圧NPGS1の発生部分も、内部電源電圧VDDの電位の過度の上昇を防ぐことに寄与する。
さらに、NMOSトランジスタMN34を制御し、内部電源電圧VDDの電荷を放電することでも、電源投入時に、内部電源電圧VDDの電位が高くなりすぎることを防ぐ効果が得られる。
【0156】
図16は、上記低電圧検出回路の構成例を説明する図である。次に図16を参照して、その回路について具体的に説明する。図16において、R11〜R13は抵抗、COMP1はコンパレータ回路、MP25はPMOSトランジスタ、MN35はNMOSトランジスタ、VTLは抵抗R11〜R13で構成された分圧回路からコンパレータ回路COMP1の反転入力端子に出力される出力信号、をそれぞれ示している。
【0157】
PMOSトランジスタMP25のゲートに入力される信号PDは、上述したように、通常動作時にのみLとされる信号である。このため、通常動作時は、コンパレータ回路COMP1は、非反転入力端子に入力されるバンドギャップ電圧Vbgrと、PMOSトランジスタMP25を介して供給される外部電源電圧VCCが抵抗R11分、低下した電位の出力信号VTLとを比較する。その比較結果が出力信号RSTLとして出力される。その出力信号RSTLは、電源投入直後から一定期間Hとなる。
【0158】
その出力信号RSTLは、ドレイン、ソースが抵抗R13の両端と接続されたNMOSトランジスタMN35のゲートに入力される。このため、NMOSトランジスタMN35には、オン状態では抵抗R12から供給される電流の殆どが流れる。オフ状態ではその電流は抵抗R13を流れる。それにより、抵抗R11〜R13で構成される分圧回路による分圧比はNMOSトランジスタMN35がオン状態か否かによって変化する。これを利用して、抵抗R13とNMOSトランジスタMN35はヒステリシス特性を実現させるように働く。
【0159】
図17は、上記コンパレータ回路COMP1の構成例を説明する図である。図17において、MP26〜MP35はPMOSトランジスタ、MN36〜MN45はNMOSトランジスタ、R14〜R17は抵抗、C2、C3はコンデンサ、RST1、RST1X、RSTL2、及びRSTLXは内部のノード、INV2〜INV5はインバータ回路、SCHM1、SCHM2はシュミット回路、NAND1、NAND2はNAND回路、をそれぞれ示している。信号PDは、通常動作時にL、停止時にHとなる信号である。信号PDXは逆に、通常動作時にH、停止時にLとなる信号である。
【0160】
分圧回路による出力信号VTLは、バンドギャップ電圧Vbgrより低い電位となるように設定される。その信号VTLがバンドギャップ電圧Vbgrより高い電位となると、NMOSトランジスタMN37に流れる電流はNMOSトランジスタMN36を流れる電流より大きくなる。トランジスタMN37の電流はカレントミラー回路を構成するPMOSトランジスタMP29に流れ、トランジスタMN36の電流は同様にしてPMOSトランジスタMP28に流れる。それにより、その電流は更にNMOSトランジスタMN40に流れる。PMOSトランジスタMP29の電流はNMOSトランジスタMN40の電流より大きいので、ノードRST1の電位はHとなる。抵抗R14は、トランジスタMN36、MN37が動作しないような低い電源電圧VCCのときに、ノードRST1の電位をHに維持させるために働く。
【0161】
ノードRST1の電位がHとなると、NMOSトランジスタMN42がオンとなる。そのため、ノードRST1Xの電位はLとなり、その結果、ノード(信号)RSTLの電位はHとなる。抵抗R16は、抵抗R14と同様に、NMOSトランジスタMN36、MN37による比較が適切に行えないような低い電源電圧VCCの場合に、ノードRSTLの電位をHに維持させるために働く。信号VTLがバンドギャップ電圧Vbgrより低い電位となると、各ノードRST1、RSTLの電位は逆になる。各ノードRST1、RSTLの電位はそれぞれL、Hとなる。
【0162】
NMOSトランジスタMN36、MN37で構成される差動回路が動作する場合には、信号VTLとバンドギャップ電圧Vbgrの電位を比較して、ノード(信号)RSTLの電位が決まる。電源電圧VCCの立ち上がり時には、それらの比較とは別に、コンデンサC2によってその電位を決定するように回路は動作する。
【0163】
信号VTLがバンドギャップ電圧Vbgrより低い電位から上昇し、そのバンドギャップ電圧Vbgrを越えると、ノードRST1の電位はLとなって、NMOSトランジスタMN42がオフし、ノードRST1Xの電位は上昇を開始する。その上昇にかかる時間は、コンデンサC2と抵抗R15で決まる時定数で設計できる。
【0164】
電源投入直後は、バンドギャップ回路が安定するまでの時間が必要になる。安定する以前に信号VTLとバンドギャップ電圧Vbgrの電位を比較しても、正しい比較結果を得られるとは限らない。このようなことから、コンデンサC2により、安定するまでの間、ノードRST1Xの電位をL、ノードRSTLの電位をHに保つようにしている。
【0165】
例えば電源電圧VCCがステップ状に立ち上がる場合を考える。この場合、信号VTLの電位もステップ状に立ち上がるので、その電位は電源投入直後からバンドギャップ電圧Vbgrより高くなる。しかし、このような場合でも、コンデンサC2と抵抗R15の時定数で決まる期間、ノードRST1XはLに保たれ、その後にHとなる。このことから、ノード(信号)RSTLは低電圧検出回路の出力として用いることができるだけでなく、パワーオンリセット回路の出力としても用いることができる。
【0166】
一方、電源電圧VCCがランプ状に立ち上がる場合には、信号VTLがバンドギャップ電圧Vbgrの電位を越えるまで、NMOSトランジスタMN42がオンしているため、ノードRST1X、RSTLの各電位はそれぞれL、Hとなっている。その電位を越えると、ノードRST1の電位はLとなる。それにより、コンデンサC2の充電が始まり、時定数で決まる時間が経過した後、ノートRST1X、RSTLの各電位はそれぞれH、Lに変化する。
【0167】
このようなことから、バンドギャップ回路が出力する信号RSTLは、電源投入直後から一定期間のみHとなる。そのような信号RSTLをインバータ回路INV1に入力させることにより、図15を参照して説明した動作が実現される。
【0168】
NAND回路NAND1は、制御信号PDXを用いた論理積を出力することから、停止時には信号RSTLをLに固定する回路として働く。それにより、停止時に信号RSTLがHとなっていることで不具合が生じるのを回避させている。
【0169】
次に、信号NISTを発生させる回路部分について説明する。
ノードRST1の電位がLとなると、NMOSトランジスタMN44がオフし、抵抗R17によりコンデンサC3の充電が始まる。ノードRSTL2の電位は、コンデンサC3と抵抗R17の時定数で決まる期間Lに保たれる。その後、電位はHに変化する。ノードSTL2、RSTLの各電位を、インバータ回路INV4、INV5、及びNAND回路NAND3で構成される回路で加工することにより、信号NISTは生成される。インバータ回路INV4からNAND回路NAND3への信号はノードRSTLXを介して出力される。
【0170】
コンデンサC3と抵抗R17で求まる時定数(積)を、コンデンサC2と抵抗R15で求まる時定数(積)より大きくする設計すると、ノードRST1Xの電位がHに変化した後に、ノードRST2Xの電位がLからHに変化するようになる。それにより、ノードRSTL、RSTL2の各電位は、電源投入後、先ずノードRSTLがHからLに変化し、その次にノードRSTL2がHからLに変化するようになる。このため、ノードRSTLがHからLに変化した後の一定期間だけ信号NISTをHとさせることができる。
【0171】
図18〜図20は、図15〜図17に示す回路に流れる信号、或いはノードの動作波形例を説明するグラフである。それらのグラフの横軸は時間、縦軸は電圧、或いは電流を表している。
【0172】
図18(a)は、外部電源電圧VCCの動作波形例を示すグラフである。その電圧VCCはステップ状に立ち上がっている。
図18(b)は、内部電源電圧VDD、及びバンドギャップ電圧Vbgrの動作波形例を示すグラフ、図18(c)は負荷電流の動作波形例を示すグラフである。電源電圧VCCがステップ状に立ち上がってから時間1msが経過した後、約50mAの負荷電流が流れ、時間2msが経過した後、その負荷電流の供給が終了している。バンドギャップ電圧Vbgrは、電源投入直後、1.5Vを越えるほど上昇し、その後1.2Vで安定している。
【0173】
図18(d)は、ノードRSTLXの動作波形例を示すグラフである。その波形は、ノードRSTLの反転信号である。それにより、ノードRSTLの電位は、電源投入直後の一定期間のみHとなることを示している。
【0174】
図19(a)は、信号VTLの動作波形例を示すグラフである。電源投入後、その電位は2V程度まで上昇している。
図19(b)は、信号DIVO1Rの動作波形例を示すグラフ、図19(c)は、信号LDAREFの動作波形例を示すグラフ、図19(d)は、ドレイン電圧VDDRの動作波形例を示すグラフ、図19(f)は、信号DIVO1の動作波形例を示すグラフである。それらの信号、及び電圧VDDRは何れも、電源投入後、直ちに安定している。ドレイン電圧VDDRは1.8Vで安定し、信号DIVO1Rは1.2Vで安定している。
【0175】
図19(e)は、信号PPG1(PMOSトランジスタMPP1のゲート電圧)の動作波形例を示すグラフ、図20(a)はノードRSTL2の動作波形例を示すグラフ、図20(b)は、信号NISTの動作波形例を示すグラフ、図20(c)は、PPGS1(PMOSトランジスタMPPS1のゲート電圧)の動作波形例を示すグラフである。
【0176】
ノード(信号)RSTLは、図18(d)に示すノードRSTLXがHとなるまでの間、Hとなる。ノードRSTL2は、ノードRSTLXがHからLとなった後も一定期間Hを保つ。信号NISTはその一定期間Hを保つ間のみHとなっている。信号PPGS1は、信号RSTLがHとなっている期間、信号NISTはHとなっている期間、及び負荷電流が流れている期間、それら以外の期間より低い電位となっている。信号PPG1は、信号RSTLがHとなっている期間を除く、電位が低い期間だけ、その電位が低くなっている。このことから、信号RSTLがHとなっている期間は電源投入時用アンプAMPLDS2のみによりコンデンサCOUTの充電が行われ、それ以外の期間は2つのアンプAMPLD2、AMPLDS2により内部電源電圧VDDの供給が行われたことが分かる。
【0177】
なお、第2の実施の形態では、コンデンサ充電用の電源投入時用アンプAMPLDS2を通常動作用の負荷駆動アンプAMPLD2毎に用意した形となっているが、負荷駆動アンプAMPLD2のような電源回路を複数、備えている場合には、全ての電源回路毎に用意しなくとも良い。また、コンデンサCOUTの過充電を考慮する必要性が低いような場合には、充電後の放電用回路(PMOSトランジスタMP23、MP24、NMOSトランジスタMN33、及び抵抗RSF1で構成されるような回路)は用意しなくとも良い。
<第3の実施の形態>
上記第1、及び第2の実施の形態では、オペアンプ回路AMPF1を用いてフィードバック回路を構成させている。そのような回路構成とすると、PMOSトランジスタMPP1を線形領域(そのゲート−ソース間電圧が、ドレイン−ソース間電圧より十分大きい場合)で動作しているときでも、オペアンプ回路AMPF1とレプリカアンプとで構成されるフィードバック回路の利得を十分、大きくできる利点がある。これは、トランジスタMPP1の利得は線形領域では急激に小さくなるが、フィードバック回路全体の利得は、その利得とレプリカアンプの利得の積になるからである。それにより、電源電圧VCC、VDDの電位差が小さい場合でも、電源電圧VDDを高精度に発生させることができる。
【0178】
一方、トランジスタMPP1を線形領域で動作させないような場合には、その利得が小さくとも十分となる。第3の実施の形態は、このことに着目し、回路構成をより簡単にしたものである。
【0179】
図21は、第3の実施の形態によるレギュレータ回路の構成を説明する図である。その第3の実施の形態は、図15に示す第2の実施の形態を変形する形で実現させたものである。このため、図21では、図15と同じ、或いは基本的に同じものには同一の符号を付している。
【0180】
図21に示すように第3の実施の形態は、図15に示す第2の実施の形態から、レプリカアンプAMPLD2R、それと接続された分圧回路(抵抗RF1R、RF2R)、オペアンプ回路AMPF1、及び放電用回路(PMOSトランジスタMP23、MP24、NMOSトランジスタMN33、及び抵抗RSF1で構成されるような回路)を省いた構成となっている。2つのアンプAMPLD2、AMPLDS2の各NMOSトランジスタMND1、MNDS1のゲートにはバンドギャップ電圧Vbgrを直接、供給するようになっている。そのような構成としても、トランジスタMPP1を線形領域で動作させないような場合には、実用上、適切に動作する。それにより、不具合を発生させることなくレギュレータ回路の規模をより小さくでき、その製造コストはより抑えることができる。
【0181】
なお、第3の実施の形態では、放電用回路(PMOSトランジスタMP23、MP24、NMOSトランジスタMN33、及び抵抗RSF1で構成されるような回路)を省いているが、残す構成を採用しても良い。その場合、構成に合った放電用回路を用意すれば良い。電源投入時用アンプAMPLDS2、或いは電源投入時のPMOSトランジスタMPP1の動作制御用の回路(インバータ回路INV1、及びPMOSトランジスタMP22で構成される回路)のうちの一方を省いても良い。また、図7、或いは図8の回路構成からレプリカアンプAMPLD2R、オペアンプ回路AMPF1を省いた構成を採用しても良い。これらのことから明らかなように、各種の変形が可能である。
【0182】
(付記1)
複数の増幅回路を備えたレギュレータ回路において、
前記複数の増幅回路として、予め定めた一定の電源電圧を発生させて負荷電流を供給するための負荷駆動アンプ、該負荷駆動アンプと基本的に同じ構成のレプリカアンプ、及び該レプリカアンプとフィードバック回路を構成するオペアンプを備え、
前記負荷駆動アンプ、及びレプリカアンプは、前記オペアンプが出力する第1の信号を入力する第1のトランジスタ、及び前記電源電圧の第2の信号を抵抗分圧回路により分圧して生成される第3の信号を入力する第2のトランジスタで構成される差動対を備え、
前記オペアンプは、基準となる第4の信号と前記レプリカアンプから出力される第3の信号の電位差に応じて前記第1の信号を生成して出力する、
ことを特徴とするレギュレータ回路。
【0183】
(付記2)
前記負荷駆動アンプ、及びレプリカアンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする付記1記載のレギュレータ回路。
【0184】
(付記3)
少なくとも1つの増幅回路を備えたレギュレータ回路において、
基準となる第1の信号を入力する第1のトランジスタ、及び予め定めた一定の電源電圧の第2の信号を出力することで生成される第3の信号を入力する第2のトランジスタで構成される差動対を備えた負荷電流を供給するための負荷駆動アンプと、
前記第2の信号から前記第3の信号を生成する抵抗分圧回路と、
を具備することを特徴とするレギュレータ回路。
【0185】
(付記4)
前記負荷駆動アンプに前記第2の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、
を更に具備することを特徴とする付記1、2、または3記載のレギュレータ回路。
【0186】
(付記5)
前記充電用アンプによる前記静電容量手段の充電が行われる期間、前記負荷駆動アンプによる前記第2の信号の出力を停止させる出力停止手段、
を更に具備することを特徴とする付記4記載のレギュレータ回路。
【0187】
(付記6)
前記期間は、電源投入直後の期間である、
ことを特徴とする付記5記載のレギュレータ回路。
【0188】
(付記7)
前記充電用アンプは、前記負荷駆動アンプと基本的に同じ構成に、前記第2のトランジスタに流れる電流を制御するための電流制御手段を付加した構成である、
ことを特徴とする付記4記載のレギュレータ回路。
【0189】
(付記8)
前記電流制御手段は、前記第2のトランジスタに流れる電流が該第2のトランジスタに印加される電圧に応じて増大するのを抑制する、
ことを特徴とする付記7記載のレギュレータ回路。
【0190】
(付記9)
前記充電用アンプによる充電が終了した後、前記静電容量手段に充電された電荷を放電させることにより、該静電容量手段への過充電に対応する放電手段、
を更に具備することを特徴とする付記4記載のレギュレータ回路。
【0191】
(付記10)
前記第1の信号は、バンドギャップ電圧の信号である、
ことを特徴とする付記1、または3記載のレギュレータ回路。
【0192】
(付記11)
前記負荷駆動アンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする付記3記載のレギュレータ回路。
【図面の簡単な説明】
【0193】
【図1】第1の従来例によるレギュレータ回路の構成を説明する図である。
【図2】第2の従来例によるレギュレータ回路の構成を説明する図である。
【図3】第3の従来例によるレギュレータ回路の構成を説明する図である。
【図4】第1のバンドギャップ回路の構成を説明する図である。
【図5】第2のバンドギャップ回路の構成を説明する図である。
【図6】第3の従来例の変形例によるレギュレータ回路の構成を説明する図である。
【図7】第1の実施の形態によるレギュレータ回路の構成を説明する図である。
【図8】第1の実施の形態における第1の変形例の回路構成を説明する図である。
【図9】第1の実施の形態における第2の変形例の回路構成を説明する図である。
【図10】第1の実施の形態における第3の変形例の回路構成を説明する図である。
【図11】採用すべきバンドギャップ回路の構成を説明する図である。
【図12】オペアンプ回路AMP3の構成例を説明する図である。
【図13】信号PB1、NB1の発生に使用可能なバイアス回路の構成例を説明する図である。
【図14】オペアンプ回路AMPF1の構成例を説明する図である。
【図15】第2の実施の形態によるレギュレータ回路の構成を説明する図である。
【図16】低電圧検出回路の構成例を説明する図である。
【図17】低電圧検出回路に採用可能なコンパレータ回路の構成例を説明する図である。
【図18】図15〜図17に示す回路に流れる信号、或いはノードの動作波形例を説明するグラフである(その1)。
【図19】図15〜図17に示す回路に流れる信号、或いはノードの動作波形例を説明するグラフである(その2)
【図20】図15〜図17に示す回路に流れる信号、或いはノードの動作波形例を説明するグラフである(その3)
【図21】第3の実施の形態によるレギュレータ回路の構成を説明する図である。
【符号の説明】
【0194】
AMPLD2R レプリカアンプ
AMPLD2〜5 負荷駆動アンプ
AMPLDS2 電源投入時用アンプ
AMPF1、AMP3 オペアンプ回路
STUP1、STUP2 スタートアップ回路
VCC 外部電源電圧
VDD 内部電源電圧
VDDR ドレイン電圧(レプリカ内部電源電圧)
Vbgr バンドギャップ電圧
COUT、COUTA、COUTB、C1、CC1〜3 コンデンサ
MPP1〜2、MPP1R、MPL1R、MPl1、MP5〜35 PMOSトランジスタ
MND1R、MNB2R、MND2R、MND1〜2、MN18〜45 NMOSトランジスタ
【出願人】 【識別番号】000005223
【氏名又は名称】富士通株式会社
【出願日】 平成18年6月20日(2006.6.20)
【代理人】 【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之

【識別番号】100067987
【弁理士】
【氏名又は名称】久木元 彰


【公開番号】 特開2008−3727(P2008−3727A)
【公開日】 平成20年1月10日(2008.1.10)
【出願番号】 特願2006−170741(P2006−170741)