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【発明の名称】 タイマ回路およびスイッチングレギュレータ
【発明者】 【氏名】小川 慎悟

【要約】 【課題】複数の設定時間を1つのカウンタ回路で確保することができ、さらに回路面積を小型化することができるタイマ回路及び当該タイマ回路を備えたスイッチングレギュレータを提供する。

【解決手段】障害が発生したことをカウンタ制御回路が検出したのちに、複数の設定時間をカウンタ回路により計測するためカウントの開始と終了をカウンタ回路に通知する。この通知はカウント制御信号により行い、複数の設定時間(カウンタ回路が計測する時間)に応じたタイミングでカウント制御信号を開始状態にする。そしてカウント開始から設定時間までの計測時間を検出するごとにカウンタ回路から出力されるカウント終了信号をカウンタ制御回路が受信してカウンタ制御信号を終了状態にしてカウンタ回路の計測を停止するタイマ回路である。
【特許請求の範囲】
【請求項1】
一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路と、
複数の設定時間を前記カウンタ回路により計測するため前記カウントのカウント開始と終了を前記カウンタ回路に通知するカウント制御信号を生成するカウンタ制御回路とを備え、
前記カウンタ制御回路は、障害が発生したことを検出して生成される障害検出信号を受信して前記カウンタ回路がカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第1の設定時間後に、前記カウント制御回路に前記カウンタ回路のカウント状態を終了する第1のカウント終了信号を送り、
前記カウンタ制御回路は、前記カウンタ回路から前記第1のカウント終了信号を受信した所定時間後に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路へ送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第2の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第2のカウント終了信号を送る、
ことを特徴とするタイマ回路。
【請求項2】
電源電圧を所望の電圧に変換するスイッチングレギュレータ回路と、当該スイッチングレギュレータ回路に印加される電圧の障害を検出して当該スイッチングレギュレータ回路を出力停止状態及び出力復帰状態にする保護回路とを有するスイッチングレギュレータにおいて、
前記保護回路は、請求項1に記載のタイマ回路と、電源電圧の低下を検出し、前記障害検出信号である電源電圧低下信号を出力する電源電圧検出回路とを有し、
前記カウンタ制御回路は、前記電源電圧検出回路が電源電圧低下信号を検出すると、前記第1のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にし、前記第2のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にすることを特徴とするスイッチングレギュレータ。
【請求項3】
前記保護回路は、さらに、負荷が短絡状態であることを示す短絡信号を検出する短絡信号検出回路を有し、
前記カウンタ制御回路は、前記短絡信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にすると共に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路に送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第2の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第2のカウント終了信号を送り、
前記カウンタ制御回路は、前記第2のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にすることを特徴とする請求項2に記載のスイッチングレギュレータ。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、タイマ回路および当該タイマ回路を備えるスイッチングレギュレータの技術に関する。
【背景技術】
【0002】
今日、タイマ回路を用いて設定時間を得るために、コンデンサや抵抗素子などを用いて充放電により所望の時間を検出するタイマ回路や、発振器などから出力される一定周期のパルス信号を計測するカウンタ回路を用いて所望の時間を得るタイマ回路がある。
【0003】
コンデンサや抵抗素子を用いて複数の設定時間を得るためには回路が複数必要になる。特に長い設定時間を得るためにはコンデンサの容量を大きくする必要があり、容量が大きくなるとコンデンサのサイズが大きくなり、半導体集積回路に内蔵することが困難になる。
【0004】
また、カウンタ回路を用いて複数の設定時間を計測する場合には、計測時間ごとに異なる複数のタイマ回路を設けなければならないため、タイマ回路の面積が増大してしまう。
そこで特許文献1によれば、フリップフロップを複数段直列に接続して構成され入力クロックCLKを計数する共通カウンタ回路と、フリップフロップを複数段直列に接続して構成され共通カウンタ回路の出力をそれぞれ計数する6つの個別カウンタ回路とを備えている。そのカウンタ回路により、6つのタイマをそれぞれ構成している。上記構成によりフリップフロップの個数を大幅に減少でき、全体として回路規模を小さくできるタイマ回路が提案されている。
【0005】
しかしながら、特許文献1に記載のタイマ回路では共有して計測できるカウンタ回路をひとつの回路にして回路面積を小さくしているが、共有して計測できない複数の設定時間を得るためにカウンタ回路を複数設けなければならないため回路面積がさほど小さくならないという問題がある。
【特許文献1】特開2003−270367号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は上記のような実情に鑑みてなされたものであり、複数の設定時間をひとつのカウンタ回路で確保することができ、さらに回路面積を小型化することができるタイマ回路および当該タイマ回路を備えるスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の態様のひとつである一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路と、複数の設定時間を前記カウンタ回路により計測するため前記カウントのカウント開始と終了を前記カウンタ回路に通知するカウント制御信号を生成するカウンタ制御回路とを備え、前記カウンタ制御回路は、障害が発生したことを検出して生成される障害検出信号を受信して前記カウンタ回路がカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第1の設定時間後に、前記カウント制御回路に前記カウンタ回路のカウント状態を終了する第1のカウント終了信号を送り、前記カウンタ制御回路は、前記カウンタ回路から前記第1のカウント終了信号を受信した所定時間後に、前記カウンタ回路のカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第2の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第2のカウント終了信号を送る。
【0008】
電源電圧を所望の電圧に変換するスイッチングレギュレータ回路と、当該スイッチングレギュレータ回路に印加される電圧の障害を検出して当該スイッチングレギュレータ回路を出力停止状態及び出力復帰状態にする保護回路とを有するスイッチングレギュレータにおいて、前記保護回路は、請求項1に記載のタイマ回路と、電源電圧の低下を検出し、前記障害検出信号である電源電圧低下信号を出力する電源電圧検出回路とを有し、前記カウンタ制御回路は、前記電源電圧検出回路が電源電圧低下信号を検出すると、前記第1のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にし、前記第2のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にしてもよい。
【0009】
前記保護回路は、さらに、負荷が短絡状態であることを示す短絡信号を検出する短絡信号検出回路を有し、前記カウンタ制御回路は、前記短絡信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にすると共に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路に送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第2の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第2のカウント終了信号を送り、前記カウンタ制御回路は、前記第2のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にしてもよい。
【発明の効果】
【0010】
本発明によれば、複数の設定時間を1つのカウンタ回路で確保することができ、さらに回路面積を小型化することができるタイマ回路及び当該タイマ回路を備えたスイッチングレギュレータを提供することができる。
【発明を実施するための最良の形態】
【0011】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
(原理説明)
本発明のタイマ回路の制御について説明をする。
【0012】
タイマ回路は、一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路をひとつ備えている。障害が発生したことをカウンタ制御回路が検出したのちに、複数の設定時間をカウンタ回路により計測するためカウントの開始と終了をカウンタ回路に通知する。この通知はカウント制御信号により行い、複数の設定時間(カウンタ回路が計測する時間)に応じたタイミングでカウント制御信号を開始状態にする。そしてカウント開始から設定時間までの計測時間を検出するごとにカウンタ回路から出力されるカウント終了信号をカウンタ制御回路が受信してカウンタ制御信号を終了状態にしてカウンタ回路の計測を停止する。
【0013】
(実施例1)
(回路構成)
図1に本発明のタイマ回路15をスイッチングレギュレータに適用した実施例を示す。図1に示すスイッチングレギュレータ1の構成はスイッチングレギュレータ回路2と保護回路3を備えている。
【0014】
スイッチングレギュレータ回路2は、トランジスタをスイッチング素子として用いてオンの時間とオフの時間の比率を変化させて電源電圧を所望の電圧に変換している。例えば、数10kHz〜数100kHzでオン/オフを繰り返す。その後、トランジスタのオン/オフにより生成された脈流を直流にするために、コイルとコンデンサを用い電気エネルギーを蓄積して直流にする。また、出力電圧が一定になるようにオン/オフの比率を変化させる。
【0015】
降圧のほかに昇圧や極性反転なども可能で、回路中にトランスを用いることで入出力間を電気的に絶縁することも可能である。保護回路3については後述する。
電源電圧検出回路4は、スイッチングレギュレータ1が搭載されている基板に供給する電源電圧を監視しており、電源電圧が低下し予め設定した電圧以下になると障害検出信号を出力する回路である。
【0016】
例えば、所定の電源電圧(VDD)とグランド(GND)間に抵抗を設け、その抵抗の両端の電圧を監視する単純なものでもよいし、電圧監視ICなどをスイッチングレギュレータ1の搭載される基板に設けて電源電圧低下を検出してもよい。
【0017】
短絡検出回路5は、負荷が短絡状態になったときに、スイッチングレギュレータ1内部の部品が破損するのを防止するために設けられた回路である。例えば、出力電流(負荷電流)が設定値を越えたことを検出して短絡信号を出力する。
【0018】
例えば、パルスデューティ制御されるスイッチングレギュレータ1では、短絡状態になると出力電圧が低下するため、出力電圧を上昇しようとして最大デューティの駆動パルスを発生する。最大デューティを検出する回路を用いてもよい。
【0019】
保護回路3は、定電流回路6、コンデンサ7、NMOSトランジスタ8、抵抗9、10、コンパレータ11、パルス発生回路12とタイマ回路15から構成される。タイマ回路15はカウンタ回路13、カウンタ制御回路14により構成されている。
【0020】
定電流回路6は電源であり、本例では電流が一定に流れる定電流電源を用いている。
また、コンデンサ7は、定電流回路6とコンデンサ7の容量によって後述するパルス幅Tを決定するために設けられている。
【0021】
NMOSトランジスタ8は、パルス発生回路12からの信号によりオン/オフ制御される。
抵抗9、10はVrefとなるように分圧をするために設けられ、本例ではリファレンス電圧Vrefを生成する。本例では抵抗により分圧をしてVrefを生成しているが限定するものではなく、直流電源などを接続してもよい。
【0022】
コンパレータ11は、リファレンス電圧Vrefと、定電流回路6とコンデンサ7の接続点から供給される出力信号(電圧)を比較して、リファレンス電圧Vrefより出力信号電圧が高いかを判断して矩形波を生成し出力する。
【0023】
パルス発生回路12は、コンパレータ11の出力信号に基づいて一定周期Tのパルスを出力する。
タイマ回路15のカウンタ回路13は上記パルス発生回路12の出力信号である一定周期のパルス信号をカウントして所定の時間を計測する。また、タイマ回路15のカウンタ制御回路14により計測の開始と終了がカウンタ制御信号により制御される。
【0024】
図2にタイマ回路を構成するカウンタ回路13とカウンタ制御回路14の回路例を示す。
カウンタ回路13は、インバータ21と複数のTフリップフロップ22Q1〜Qm(以下TフリップフロップをT−FFと示す)により構成されている。パルス発生回路12の出力端子はT−FF22Q1のT入力端子に接続されている。また、パルス発生回路12の出力端子はインバータ21を介してT−FF22のT−入力端子に接続されている(T−はTの上バーを示す)。また、インバータ21の出力は後述するラッチ回路27のセット端子(S)に接続されている。
【0025】
T−FF22Q1のQ出力端子はT−FF22Q2のT−入力端子に接続されている。T−FF22Q1のQ−出力端子はT−FF22Q2のT入力端子に接続されている(Q−はQの上バーを示す)。上記T−FF22Q1とT−FF22Q2の接続と同じようにT−FF22Q2とT−FF22Q4、T−FF22Q4とT−FF22Q8が接続されている。また、T−FF22Q8後段のT−FF22Qn〜T−FF22Qmまでの接続も同じように順次接続されている。また、T−FF22Q1〜Qnはローアクティブのリセット端子を備えている。
【0026】
図2においてはT−FF22Qmまでの接続を示しているが、カウンタであれば特に限定するものではない。
カウンタ制御回路14は、OR24(論理和)、ラッチ回路25、遅延回路26、ラッチ回路27、NAND28(否定論理積)、NAND29(否定論理積)、AND210(論理積)から構成される。
【0027】
OR24の入力端子には短絡検出回路5の出力端子が接続されている。短絡検出回路が短絡状態を検出すると信号Bが「L」(low)から「H」(high)に変化する。OR24の他方の入力端子はカウンタ回路13のT−FF22QnのQ出力端子と接続されている。
【0028】
OR24の出力端子はラッチ回路25のセット端子(S)と接続されている。ラッチ回路25のリセット端子(R)はT−FF22QmのQ−出力端子と接続されている。
ラッチ回路25のQ出力端子は遅延回路26の入力端子に接続されている。ラッチ回路25Q−出力端子はNAND28の一方の入力端子に接続されている。また、ラッチ回路25のQ−出力端子から出力信号が出力される。スイッチングレギュレータ回路2に出力信号を転送して、スイッチングレギュレータ回路2を制御してもよい(図1破線矢印)。
【0029】
ラッチ回路27のセット端子(S)は上記説明したようにインバータ21の出力端子と接続されている。また、リセット端子(R)には遅延回路26の出力端子が接続される。ラッチ回路27のQ−出力端子はNAND29の入力端子に接続され、NAND28の出力端子はNAND29の他方の入力端子に接続されている。
【0030】
NAND28の他方の入力端子には、電源電圧検出回路4が電圧低下を検出して信号Aを通知するために電源電圧検出回路4の出力端子と接続されている。
AND210の一方の入力端子はパワーオン信号(Power on)が接続されている。他方にはNAND29の出力端子が接続されている。
【0031】
AND210の出力端子はT−FF22Q1〜Qmの各リセット端子(カウンタ制御信号の入力端子)に接続されている。
上記カウンタ制御回路14は、本実施例では上記構成を用いたが限定するものではない。
【0032】
(動作説明)
図1に示した実施例の動作を説明する。
本発明は、ひとつのカウンタ回路で複数の設定時間を確保できる回路である。信号Aに対しては信号Aが「H」を継続する時間を計測し、第1の設定時間(T*n(sec))後に出力(第1のカウント終了信号)を「H」から「L」にする。その後、カウンタ回路をリセットし、再度カウントを開始させて、第2の設定時間(T*m(sec))後に出力(第2のカウント終了信号)を「L」から「H」に戻す。
【0033】
信号Bに対しては信号Bが「H」になるとすぐに出力を「H」から「L」にし、T*m(sec)後に出力を「L」から「H」に戻す。
カウンタの計数値n、mは、2の階乗となる整数である。
【0034】
保護回路3のNMOSトランジスタ8は、パルス発生回路12の出力信号をゲート端子に入力することで一定周期のパルス信号を生成するための制御を行う。
NMOSトランジスタ8がOFF状態のとき、コンパレータ11の+入力端子の電圧値が増加し始める。定電流回路6とコンデンサ7により決定される遅延時間経過後に、コンパレータ11の+入力端子の電圧値がリファレンス電圧Vrefの電圧値を超える。そして、コンパレータ11の出力信号が「L」(low)から「H」(high)に変化する。
【0035】
NMOSトランジスタ8がON状態のとき、コンパレータ11の+入力端子の電圧値がリファレンス電圧Vrefより低い電圧になるため、コンパレータ11の出力信号が「L」になる。
【0036】
コンパレータ11の出力信号はパルス発生回路12に入力される。パルス発生回路12は、コンパレータ11の出力信号をトリガとしてパルス幅Tの正パルスを出力する。
パルス発生回路12の正パルスは、NMOSトランジスタ8をON状態にするので、コンデンサ7の電荷は失われ、コンパレータ11の出力電圧は「L」となる。
【0037】
また、正パルスのパルス幅Tは、コンパレータ11の出力信号が「L」に復帰するまでの時間以上に設定する。
次に、タイマ回路15(カウンタ回路13とカウンタ制御回路14)の動作について説明する。
【0038】
カウンタ回路13はパルス発生回路12から出力された正パルス信号をカウント制御信号を開始状態(リセット解除)にすることによりカウントを開始する。また、カウンタ制御回路14から出力されるカウント制御信号を終了状態にすることによりカウンタ回路13のカウントを終了する。
【0039】
図3に障害検出信号である電源電圧低下検出信号(信号A)が検出された場合のカウンタ回路13とカウンタ制御回路14の動作についてタイムチャートにより説明をする。
図3に示すタイムチャートの各波形は上から順番に(1)供給電源の波形(Power on)、(2)パルス発生回路12からカウンタ回路13に供給される正パルス信号の波形(Q0)、(3)インバータ21の出力波形(Q0−)、(4)電源電圧検出回路4の障害検出信号波形(信号A)、(5)NAND28の出力波形、(6)NAND29の出力波形、(7)ラッチ回路25のQ出力端子の出力波形、(8)遅延回路26の出力波形、(9)ラッチ回路27のQ−出力端子の出力波形、(10)カウンタ制御回路14の出力波形(制御信号:障害検出保護時間の間信号レベルが「L」)、(11)AND210の出力波形、(12)カウンタ回路13のT−FF22Qnの出力波形(Qn:第1のカウント終了信号)、(13)カウンタ回路13のT−FF22Qmの出力波形(Qm−:第2のカウント終了信号)である。
【0040】
なお、カウンタ回路13から出力される信号が第1のカウント終了信号、第2のカウント終了信号である。本例では第1のカウント終了信号が(12)カウンタ回路13のT−FF22Qnの出力信号(Qn)、第2のカウント終了信号が(13)カウンタ回路13のT−FF22Qmの出力信号(Qm−)である。
【0041】
また、カウンタ制御回路14で生成されるカウント制御信号は、本例では(10)カウンタ制御回路14の出力信号である。
T0のタイミングで、スイッチングレギュレータ1に電源電圧が供給され、(1)Power onの信号レベルが「L」から「H」に変化する。
【0042】
T1のタイミングでは、カウンタ回路13には、パルス発生回路12から正パルス信号が供給されているおり、電源電圧が予め設定した電圧以下になると電源電圧検出回路4により、電源電圧の低下信号(信号A)が検出され、(4)信号Aの信号レベルが「L」から「H」に変化する。(4)信号Aの信号レベルが「L」から「H」に変化すると、(5)NAND28の出力信号レベルが、ラッチ回路25のQ−出力端子の出力レベルが「H」であるため、「H」から「L」に変化する。また、(6)NAND29の出力信号レベルは、(9)ラッチ回路27のQ−出力端子の信号レベル「H」とNAND28の出力信号レベル「L」により「L」から「H」に変化する。その結果、(11)AND210の出力信号レベルが「H」になる。AND210の出力が「H」になるとカウンタ回路13のT−FF22Q1〜Qmのリセットが解除されカウントを開始する。
【0043】
T2のタイミングでは、カウンタ回路13が第1の設定時間を計測したことを示す第1のカウント終了信号をカウント制御回路14に送信する。そして、カウント制御信号を終了状態にしてT−FF22Q1〜Qmをリセットする。
【0044】
つまり、第1の設定時間(T*n(sec))後に、(12)カウンタ回路13のT−FF22Qnの出力信号レベルが「H」になり、ラッチ回路25のQ出力端子の出力レベルが「L」から「H」に変化する。そして、T−FF22QmのQm−出力信号レベルは「H」であるため(5)NAND28の出力信号レベルは「L」から「H」に変化する。(6)NAND29の出力信号レベルは、ラッチ回路27のQ−出力端子の出力信号レベルが「H」と(5)NAND28の出力信号レベル「H」により、「H」から「L」に変化する。(10)カウンタ制御回路14の出力は「H」から「L」に変化する。すなわち、カウンタ制御回路14は、第1のカウント終了信号に基づいてスイッチングレギュレータ回路2を出力停止状態とする。(11)AND210の出力は(1)Power onの信号レベルが「H」で、(6)NAND29の出力信号レベルが「L」であるため「H」から「L」に変化する。その結果、カウンタ回路13のT−FF22Q1〜Qmがリセットされ、T*n(sec)後でカウントを元に戻す。
【0045】
T3のタイミングでは、ラッチ回路25のQ出力端子の出力レベルが遅延回路26により遅延され、(8)遅延回路26の出力信号レベルが「L」から「H」に変化する。
カウンタ制御回路14は、カウンタ回路13から第1のカウント終了信号を受信し、T2〜T4の期間(所定時間)経過後のT4のタイミングでカウンタ回路13のカウントを開始するためにカウント制御信号を開始状態にして第2の設定時間の計測を開始する。
【0046】
つまり、T4のタイミングでは、(12)カウンタ回路13のT−FF22Qnの出力信号レベルが「L」になる。また、T−FF22QnのQ出力端子が「L」に変化するため、OR24の出力信号レベルが「L」に変化する。ラッチ回路27はセット状態であるため、インバータ21の出力信号である反転正パルス信号がセット端子(S)にセットされる。そして、ラッチ回路27のQ−出力端子の出力信号レベルが「H」から「L」に変化する。その結果、(6)NAND29の出力信号レベルが「L」から「H」に変化する。したがって、(11)AND210の出力信号レベルも「H」になる。
【0047】
AND210の出力信号レベルが「H」になるとカウンタ回路13のT−FF22Q1〜Qmのリセットが解除されカウントを開始する。
T5のタイミングでは、信号Aが「H」から「L」に変化する。つまり、電源電圧低下が検出されない状態になる。
【0048】
カウンタ回路13は、カウンタ制御回路14からカウント制御信号の開始状態を受信し、T4〜T6の期間である第2の設定時間経過後のT6のタイミングで、カウンタ制御回路14にカウンタ回路13のカウント状態を終了する第2のカウント終了信号を送る。そして、カウント制御信号を終了状態にしてT−FF22Q1〜Qmをリセットする。
【0049】
つまり、T6のタイミングでは、第2の設定時間(T*m(sec))後に、(13)カウンタ回路13のT−FF22QmのQm−出力信号レベルが「H」から「L」に変化したのち「H」に戻る。T−FF22QmのQm−出力信号レベルが「L」に変化したときに、(7)ラッチ回路25がリセットされ、セット端子(S)にOR24の出力信号「L」がセットされQ出力端子の信号レベルが「L」に変化し初期状態になる。また(10)出力信号レベルは「H」を出力する。すなわち、第2のカウンタ終了信号に基づいてスイッチングレギュレータ回路2が出力復帰状態となる。その後、(8)遅延回路26の出力信号レベルが「L」になり、それにともない(9)ラッチ回路27のQ−出力信号が「H」になると(6)NAND29の出力信号レベルが「H」から「L」に変化する。したがって、(11)AND210の出力信号レベルは「H」から「L」に変化する。
【0050】
次に、図4に短絡信号(信号B)が短絡検出回路5より検出された場合のカウンタ回路13とカウンタ制御回路14の動作についてタイムチャートにより説明をする。
図4のT0のタイミングでは、スイッチングレギュレータ1に電源電圧が供給され、(1)Power onの信号レベルが「L」から「H」に変化する。
【0051】
図4のT1のタイミングでは、カウンタ制御回路14は、負荷が短絡状態であることを示す短絡信号(信号B)を短絡検出回路5が検出すると、スイッチングレギュレータ回路2を出力停止状態にする。すなわち、(4´)信号Bが「H」(短絡検出)に変化すると、OR24の出力信号レベルが「H」に変化する。ラッチ回路25のリセット端子(R−:ローアクティブ)には現在「H」が入力されているためセット端子(S)に「H」がセットされる。そのため、(7)ラッチ回路25のQ端子の出力が「L」から「H」に変化する。また、(10)出力信号レベルはラッチ回路25のQ−端子の出力信号であるため「H」から「L」に変化する。ここで、NAND28は(4)信号Aが障害を検出しない限り「H」固定である。
【0052】
図4のT2のタイミングでは、遅延回路26によりラッチ回路25のQ端子出力信号が遅延し出力され、ラッチ回路27のリセット端子(R−:ローアクティブ)には「H」が入力される。
【0053】
図4のT3のタイミングでは、スイッチングレギュレータ回路2を出力停止状態から出力復帰状態にするためにカウント制御信号を開始状態にして、第1の設定時間と第2の設定時間の計測を開始する。(4´)信号Bが「H」から「L」に変化すると、ラッチ回路27はセット状態であるため、インバータ21の出力信号である反転正パルス信号がセット端子(S)にセットされる。そして、(9)ラッチ回路27のQ−出力端子の出力信号レベルが「H」から「L」に変化する。(6)NAND29の出力信号レベルは、NAND28の信号レベルが「H」に固定されているためラッチ回路27のQ−出力端子の出力信号レベルに依存し、「L」から「H」に変化する。(11)AND210の出力信号レベルが「H」になり、カウンタ回路13のT−FF22Q1〜Qmのリセットが解除されカウントを開始する。
【0054】
図4のT4のタイミングでは、T3から開始したカウントが第1の設定時間(T*n(sec))になると(12)カウンタ回路13のT−FF22QnのQn出力信号(第1のカウント終了信号)が「L」から「H」に変化する。
【0055】
図4のT5のタイミングでは、スイッチングレギュレータ回路2を出力停止状態から出力復帰状態するためにカウント制御信号を終了状態してカウントを停止する。
つまり、T3から開始したカウントが第2の設定時間(T*m(sec))になると(12)カウンタ回路13のT−FF22QmのQm−出力信号(第2のカウント終了信号)が「H」から「L」に変化する。Qm−出力信号レベルが「L」に変化したときに、(7)ラッチ回路25がリセットされ、セット端子(S)にOR24の出力信号「L」がセットされQ出力端子の信号レベルが「L」に変化し初期状態になる。また(10)出力信号レベルは「L」から「H」に変化する。すなわち、カウンタ制御回路14は、第2のカウント終了信号に基づいてスイッチングレギュレータ回路2を出力復帰状態にする。その後、(8)遅延回路26の出力信号レベルが「L」になり、それにともない(9)ラッチ回路27のQ−出力信号が「H」になると(6)NAND29の出力信号レベルが「H」から「L」に変化する。(11)AND210の出力信号レベルは「L」に変化する。
【0056】
また、信号Aを検出中に信号Bを検出した場合には、信号Bの検出を優先して行う回路である。
上記構成により2つの設定時間を1つのカウンタ回路で確保することができ、さらにカウンタ回路がひとつであるため回路面積を小型化することができる。
【0057】
(変形例)
上記カウンタ回路13はTフリップフロップ22を用いて構成されているが、Dフリップフロップなどを用いてもかまわない。
【0058】
また、カウンタ回路13のカウント方法は2の階乗ではなく、正パルスの1周期Tを1カウントずつ加算していってもよい。
なお、上記実施例では1種類の障害検出信号(信号A)及び他の1種類の信号(信号B)をひとつのカウンタ回路で制御する方法を説明したが、これに限らず、1種類の障害検出信号(信号A)または、1種類の障害検出信号(信号A)及び2種類以上の他の信号を制御してもよい。 また、スイッチングレギュレータに用いられる本発明のタイマ回路を説明してきたが、タイマ回路は、スイッチングレギュレータに限定されるものではなく、シリーズレギュレータなどを含むレギュレータに用いても、その効果を十分に享受することができる。
【0059】
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【図面の簡単な説明】
【0060】
【図1】スイッチングレギュレータの構成を示すブロック図を示す図である。
【図2】カウンタ回路とカウンタ制御回路の回路例を示す図である。
【図3】信号Aを検出した場合のタイミングチャートを示す図である。
【図4】信号Bを検出した場合のタイミングチャートを示す図である。
【符号の説明】
【0061】
1 スイッチングレギュレータ、
2 スイッチングレギュレータ回路、
3 保護回路、
4 電源電圧検出回路、
5 短絡検出回路、
6 定電流回路、
7 コンデンサ、
8 NMOSトランジスタ、
9、10 抵抗、
11 コンパレータ、
12 パルス発生回路、
13 カウンタ回路、
14 カウンタ制御回路
15 タイマ回路、
21 インバータ、
22 Tフリップフロップ、
24 OR、
25 ラッチ回路、
26 遅延回路、
27 ラッチ回路、
28 NAND、
29 NAND、
210 AND
【出願人】 【識別番号】000003218
【氏名又は名称】株式会社豊田自動織機
【出願日】 平成19年4月6日(2007.4.6)
【代理人】 【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之


【公開番号】 特開2008−256618(P2008−256618A)
【公開日】 平成20年10月23日(2008.10.23)
【出願番号】 特願2007−101070(P2007−101070)