トップ :: G 物理学 :: G04 時計

【発明の名称】 遅延時間評価方法及び回路、及び半導体装置
【発明者】 【氏名】松本 高士

【要約】 【課題】本発明は、遅延時間評価回路及び半導体装置に関し、遅延測定対象回路と遅延時間評価回路の独立性、即ち、非干渉性を向上することを目的とする。

【解決手段】複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価回路において、入力信号と、この入力信号を接続段数が任意の段数に切り替えられた被測定回路を通した信号の位相差を検出する位相差検出回路と、位相差に応じたパルス列を生成して外部へ出力する変換回路部と、被測定回路と位相差検出回路との間を容量結合又は非接触結合により結合する結合部とを備えるように構成する。
【特許請求の範囲】
【請求項1】
複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価回路であって、
入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出回路と、
該位相差に応じたパルス列を生成して外部へ出力する変換回路部と、
該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合手段とを備えたことを特徴とする、遅延時間評価回路。
【請求項2】
該変換回路部は、
該位相差を電流に変換する位相差/電流変換回路と、
該電流により充電されるキャパシタと、
該キャパシタの電圧をデジタルコードに変換するアナログ/デジタル変換器と、
該デジタルコードを該デジタルコードの値に応じたパルス数の該パルス列に変換するパルス列生成回路とを備えたことを特徴とする、請求項1記載の遅延時間評価回路。
【請求項3】
該パルス列のパルス数は該被測定回路内での該入力信号の遅延時間に相当し、
該キャパシタの電圧は、該被測定回路の段数をn段からn1段(n,n1は整数)に切り替えると電圧vから電圧v1へと変化し、
該アナログ/デジタル変換器が出力する該デジタルコードの値は、電圧差(v1−v)に応じて変化し、変化した分が該被測定回路の|n−n1|段の遅延時間に相当することを特徴とする、請求項2記載の遅延時間評価回路。
【請求項4】
請求項1〜3のいずれか1項記載の遅延時間評価回路を備えたことを特徴とする、半導体装置。
【請求項5】
複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価方法であって、
入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出ステップと、
該位相差に応じたパルス列を生成して外部へ出力する変換ステップと、
該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合ステップを含むことを特徴とする、遅延時間評価方法。
【請求項6】
該変換ステップは、
該位相差を電流に変換し、
該電流によりキャパシタを充電し、
該キャパシタの電圧をアナログ/デジタル変換してデジタルコードに変換し、
該デジタルコードを該デジタルコードの値に応じたパルス数の該パルス列に変換することを特徴とする、請求項5記載の遅延時間評価方法。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、遅延時間評価方法及び回路、及び半導体装置に係り、特に1段〜数段程度のゲート回路の伝播遅延時間をAC的、即ち、回路を動作させながら評価するのに適した遅延時間評価方法及び回路、及び半導体装置に関する。
【背景技術】
【0002】
近年、半導体集積回路の動作速度の高速化に伴い、半導体装置(又は、半導体チップ)内に形成される回路内を信号が伝播する際の遅延時間を正確に評価することが求められている。特に最近では、1段〜数段程度のゲート回路の遅延時間とそのバラツキを実測により正確に評価可能であることが望まれている。
【0003】
図1は、リングオシレータを用いた従来の遅延時間評価回路の一例を示す図である。同図に示す遅延時間評価回路は、複数段のゲート回路からなる被評価回路110が信号経路上に設けられたリングオシレータ120と、リングオシレータ120の出力発振信号をN分周する(即ち、1/N倍の周波数に分周する)分周器130とを有する。このような構成では、リングオシレータ120の出力発振信号をN分周した信号の周波数をテスタ等で測定し、その測定値に基づいて被評価回路110の遅延時間を求めることができる。しかし、このような方法では、被評価回路110のゲート段数が最低でも10段程度ないと正確な遅延時間を測定できず、更に、1段分のゲート回路の遅延時間は平均値として求めるしかなかった。図1中、Tはリングオシレータ120の出力発振信号の1周期を示す。
【0004】
このような問題に対して、評価対象のゲート回路をDLL(Delay Locked Loop)に組み込み、DLL内の可変遅延回路の制御電圧をゲート回路の遅延時間に換算することで、1段分のゲート回路の遅延時間の測定を可能とする遅延時間評価回路が提案されている。図2は、このように、1段分のゲート回路の遅延時間の測定が可能な遅延時間評価回路の一例を示す図である。
【0005】
図2に示す遅延時間評価回路は、遅延クロック信号DCLKを出力するためのDLL200と、被評価回路340の遅延時間の電圧換算値を出力するDLL300とから構成されている。DLL200は、参照クロック信号REFCLKを遅延させる可変遅延回路210を含み、可変遅延回路210は、制御電圧Vd1により遅延量が制御される複数段の遅延素子からなる。可変遅延回路210の遅延量は、その出力クロック信号OUT1の位相が参照クロック信号REFCLKと一致するように制御される。可変遅延回路210の複数の遅延段からは、遅延クロック信号DCLKをスイッチ220に出力できるようになっており、スイッチ220を切り替えることにより、遅延段の段数に応じて参照クロック信号REFCLKを遅延させた遅延クロック信号DCLKが出力される。
【0006】
DLL300は、位相比較回路310、電圧レギュレータ320、可変遅延回路330及び被評価回路340を有する。位相比較回路310は、このDLL300の出力クロック信号OUT2と参照クロック信号REFCLKとの位相を比較し、電圧レギュレータ320は、その比較結果に応じて可変遅延回路330へ供給する制御電圧Vd2を出力する。可変遅延回路330は、スイッチ220からの遅延クロック信号DCLKを制御電圧Vd2に応じて遅延させる。被評価回路340は、接続段数を変えることが可能な複数段のゲート回路を備え、可変遅延回路330の出力クロック信号に応じて動作し、出力クロック信号OUT2を出力する。
【0007】
このDLL300では、出力クロック信号OUT2の位相が参照クロック信号REFCLKと一致するように、可変遅延回路330の制御電圧Vd2が調整される。又、スイッチ220の切り替え位置を固定した場合、可変遅延回路330と被評価回路340による信号遅延時間の合計は常に一定となるので、被評価回路340のゲート回路の段数を変化させた時の可変遅延回路330の制御電圧Vd2の変化量を、被評価回路340での遅延時間の変化量に換算することができ、1段〜数段分のゲート回路の遅延量を高精度に測定できる。このような遅延時間評価回路は、例えば特許文献1にて提案されている。
【0008】
尚、上記に関連する従来技術として、被測定回路を含む被測定回路パスと、このパスから被測定回路をバイパスした構成のダミー回路パスとを備え、両回路パスの出力信号の位相差に基づいて可変遅延回路を制御して各回路パスへの入力信号の位相を揃え、各回路パスにおける遅延時間の差分から被測定回路の遅延時間を求める遅延時間測定装置が例えば特許文献2にて提案されている。
【0009】
図2に示す遅延時間評価回路を、被評価回路340を含む半導体集積回路に設けた場合、DLL300の電圧レギュレータ320に設けられるループフィルタの実装面積が大きいため、回路全体の面積が増大してしまうという問題があった。特に、この構成の遅延時間評価回路では、遅延クロックDCLKを発生するDLL200を共用して複数のDLL300を設け、多数のゲート回路の遅延時間を測定することが可能であるものの、この場合にはDLL300の数だけループフィルタが設けられるので、回路面積がその分増大してしまう。
【0010】
又、上記の遅延時間評価回路で高精度の測定を行うためには、例えばDLL300の回路配置等に応じて制御電圧Vd2が変化することを防止する電圧較正回路や、パッドでの信号読み出し誤差を低減する回路等が実際には必要となり、回路面積を更に増大させる原因となる。
【0011】
更に、上記の遅延時間評価回路では、オシロスコープ等を用いて制御電圧Vd2を計測する必要がある。又、制御電圧Vd2を遅延時間に換算するに際には、スイッチ220の切り替え位置によって生じる遅延時間の誤差を、遅延クロック信号DCLKの測定値に基づいて予め見積もっておく必要があり、上記の電圧較正回路の較正電圧も予め算出しておく必要がある。従って、これらの原因により測定時間が長くなってしまうことがある。
【特許文献1】特開2005−227129号公報
【特許文献2】特開2001−264397号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
従来の遅延時間評価回路は、回路面積を増大させることなく、少数段で構成されるゲート回路等の遅延時間を短時間で精度よく評価することに重点が置かれて設計されており、遅延時間評価回路の汎用性を向上して、遅延測定対象回路と遅延時間評価回路の独立性、即ち、非干渉性を向上することは考慮されていなかった。
【0013】
そこで、本発明は、遅延測定対象回路と遅延時間評価回路の独立性、即ち、非干渉性を向上することが可能な遅延時間評価方法及び回路、及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0014】
上記の課題は、複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価回路であって、入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出回路と、該位相差に応じたパルス列を生成して外部へ出力する変換回路部と、該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合手段とを備えたことを特徴とする遅延時間評価回路によって達成できる。
【0015】
上記の課題は、上記の如き遅延時間評価回路を備えたことを特徴とする半導体装置によっても達成できる。
【0016】
上記の課題は、複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価方法であって、入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出ステップと、該位相差に応じたパルス列を生成して外部へ出力する変換ステップと、該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合ステップを含むことを特徴とする遅延時間評価方法によっても達成できる。
【発明の効果】
【0017】
本発明によれば、遅延測定対象回路と遅延時間評価回路の独立性、即ち、非干渉性を向上することが可能な遅延時間評価方法及び回路、及び半導体装置を実現することができる。
【発明を実施するための最良の形態】
【0018】
以下に、本発明になる遅延時間評価方法及び回路、及び半導体装置の各実施例を、図3以降と共に説明する。
【実施例1】
【0019】
図3は、1段分のゲート回路の遅延時間の測定が可能な遅延時間評価回路の比較例を示す図である。図3に示す遅延時間評価回路は、参照クロック発生回路400、DLL回路500及び周波数カウンタ600からなる。
【0020】
参照クロック発生回路400は、デジタル/アナログ変換器(DAC)410及びリングオシレータ420を有する。DAC410へは、外部のテスタ701からのデジタルデータが入力される。リングオシレータ420は、DACからの信号biasに基づいて参照クロック信号REFCLKを生成して周波数カウンタ600及びDLL回路500へ供給する。周波数カウンタ600からのデジタルデータは、テスタ701へ出力される。
【0021】
DLL回路500は、位相比較回路510、カウンタ520、可変遅延回路530,540,550、被評価回路群560及びコードリーダ570を有する。参照クロック信号REFCLKは、位相比較回路510及び可変遅延回路530に供給される。
【0022】
可変遅延回路530,540,550、対応する制御信号Df,Dm,Dcに応じて遅延時間が可変である複数の遅延段が縦続接続された構成を有し、参照クロック信号REFCLKを遅延する。被評価回路群560は、接続段数を切り替え可能な複数の被評価回路で構成される。位相比較回路510は、参照クロック信号REFCLKの位相と、参照クロック信号REFCLKが可変遅延回路530,540,550及び被評価回路群560を伝播した出力クロック信号CLKOUTの位相とを比較し、比較結果をカウンタ520へ出力する。カウンタ520のカウント値は、位相比較回路510の比較結果に応じて増減され、上記制御信号Df,Dm,Dcとして出力される。これにより、出力クロック信号CLKOUTの位相と参照クロック信号REFCLKの位相とが一致するように、可変遅延回路の遅延時間が制御される。カウンタ520のカウント値は、コードリーダ570を介してテスタ701へ出力される。
【0023】
可変遅延回路530,540,550及び被評価回路群560による信号の伝播遅延時間の総和は、参照クロック信号REFCLKの周期と等しくなる。可変遅延回路530,540,550の遅延時間はカウンタ520からのカウント値に基づいて制御されるので、被評価回路群560での遅延時間はカウント値の関数として表すことができる。一方、被評価回路群560内の被評価回路の接続段数が固定の場合、参照クロック信号REFCLKの周期を変化させることで、被評価回路群560での遅延時間とカウンタ520のカウント値との関係を求めることができる。従って、被評価回路群560内の被評価回路の接続段数を変えながら、カウンタ520のカウント値をその都度、コードリーダ570を介してテスタ701で読み取ることで、任意の接続段数分の被評価回路の遅延時間を評価することができる。又、可変遅延回路530,540,550の遅延時間をカウンタ520からのデジタル制御信号Df,Dm,Dcにより制御することで、アナログ制御の場合には必要となるループフィルタが不要となり、遅延時間評価回路の回路面積を大幅に抑制できる。更に、電圧値や遅延の誤差をオシロスコープ等を用いて検出する必要がないので、ユーザ操作が簡略化され、評価に要する時間も短縮される。
【0024】
しかし、参照クロック発生回路400で生成される参照クロック信号REFCLKの電圧波形揺らぎを決める時間分解能を抑えた回路を設計するには、複雑な制御が必要となり、遅延時間評価回路の汎用性が低下してしまう。
【0025】
そこで、汎用性を増し、回路面積を増大させることなく、少数段で構成されるゲート回路などの遅延時間を短時間で精度よく評価することが可能な遅延時間評価回路及び半導体装置の第1実施例を以下に説明する。
【0026】
図4は、本発明になる遅延時間評価回路の第1実施例を示す図である。遅延時間評価回路の本実施例は、遅延時間評価方法の第1実施例を採用し、半導体装置の第1実施例に設けられている。図4に示す遅延時間評価回路10は、半導体装置(又は、半導体チップ)内に設けられている。遅延時間評価回路10は、図4に示す如く接続された被測定回路21、位相差検出回路22、位相差/電流変換回路23、キャパシタ24、アナログ/デジタル変換器(ADC)25及びパルス列生成回路26を有する。外部のテスタ(図示せず)からのクロック信号REFCKは、被測定回路21及び位相差検出回路22に入力される。位相差検出回路22には、被測定回路21の出力信号DELCKも入力される。
【0027】
被測定回路21は、例えば図1に示す被評価回路110と同様に、複数段の直列接続されたゲート回路からなり、接続段数は周知の方法で切り替え可能である。
【0028】
遅延時間評価回路10は、外部のテスタとデジタルデータのやり取りのみを行う。このため、測定時間の短縮化が可能となり、これと同時に、種々の測定環境への適応性が増すので汎用性が向上する。更に、図3では必要不可欠な高精度の参照クロック発生回路400を省略することができるため、設計自由度が増すという点からも遅延時間評価回路10の汎用性が向上する。
【0029】
図4におけるクロック信号REFCKに対しては、パルスの立ち上がり形状が安定していることが要求されるが、クロック信号REFCKを生成するテスタは、通常の汎用的なロジックテスタと同程度の性能であればよい。使用するテスタの性能によっては、クロック信号REFCKのパルスの立ち上がり波形を一定にする簡単な回路をテスタの出力段、或いは、遅延時間評価回路10の入力段に設けても良い。
【0030】
図5は、図4に示す遅延時間評価回路10の各部における信号波形を示すタイミングチャートである。テスタから出力されたクロック信号REFCKと、クロック信号REFCKが被測定回路21を通過して遅延された信号DELCKとが、位相差検出回路22に入力される。説明の便宜上、被測定回路21の段数はn段(nは整数)であり、被測定回路21内での遅延はT2(n)であるものとする。位相差検出回路22は、被測定回路21の遅延T2(n)に応じたパルスPULSEを出力する。このパルスPULSEは、位相差/電流変換回路23により遅延T2(n)に応じた電流に変換され、この電流がキャパシタ24に充電される。これにより、位相差/電流変換回路23、キャパシタ24及びADC25を接続するノードN1の電圧はvとなる。この電圧vは、ADC25によりデジタルデータに変換され、デジタルデータ(即ち、デジタルコード)はパルス列生成回路26によりデジタルデータの値に応じたパルス数からなるパルス列OUTに変換されてテスタへ出力される。パルス列OUTは、テスタにより読み取られる。ここで、ADC25の電圧分解能は、目的の時間分解能に応じて設定されており、遅延時間T2(n)に応じてパルス列生成回路26が出力するパルス列OUTのパルス数が変化する。位相差/電流変換回路23、キャパシタ24、ADC25及びパルス列生成回路26は、クロック信号REFCKと信号DELCKの位相差に応じたパルス列OUTを生成して出力する変換回路部を構成する。
【0031】
次に、被測定回路21の段数をn段からn1段(n1は整数)に切り替えて同様の測定を行うと、電圧vが電圧v1へと変化する。被測定回路21の段数の切り替え自体は、周知の方法で行える。パルス列OUTのパルス数は、電圧vと電圧v1の電圧差(v1−v)に応じて変化し、変化した分が被測定回路21の|n−n1|段の遅延時間に相当する。従って、テスタは、パルス列生成回路26から出力されるパルス列OUTに基づいて被測定回路21の各段数の遅延時間を測定することができる。
【0032】
キャパシタ24は、理想的には電圧依存性がない容量を有する素子で構成することが望ましいので、実際に使用する素子の理想特性からのずれの評価が必要である。例えば、遅延時間T2(n)に複数のオフセット遅延量を付けられるようにしておけば、n段数で各段が同一素子で構成された被測定回路21に対して、位相差/電流変換回路23からはオフセット遅延量毎に複数の電圧vが出力される。次に、被測定回路21の段数を変化させたときにADC25及びパルス列生成回路26を介して出力されるパルス列OUTのパルス数がゼロのオフセット遅延量を含め、夫々のオフセット遅延量に対して変わらないことを確認するか、或いは、パルス数の変化分を測定誤差として扱う等の補正をテスタ側で行えば良い。
【0033】
図6は、ノードN1、即ち、ADC25の入力側での電圧v(任意単位)と遅延時間T2(n)(任意単位)の関係を示す図である。図6中、Iは電圧vと遅延時間T2(n)の関係が線形である場合の線形特性を示し、IIは電圧vと遅延時間T2(n)の関係が非線形である場合の非線形特性を示す。
【0034】
図7は、ADC25の出力側のデジタルコードの値(任意単位)と段数n(任意単位)の関係を示す図である。遅延時間T2(n)に対するオフセット遅延量をΔ1とすると、ADC25が出力するデジタルコードの値と被測定回路21の段数nの関係は、図7中IV−1で示すようになる。ここで、同一段数nについて、IIIで示すオフセット遅延量がゼロの場合とIV−1で示すオフセット遅延量がΔ1の場合のADC25の出力デジタルデータの値の差をδ1とする。図7中、IV−2は、遅延時間T2(n)に対するオフセット遅延量がΔ2の場合のADC25の出力デジタルデータの値と被測定回路21の段数nの関係を示す。
【0035】
ADC25の入力電圧vと遅延時間T2(n)の関係が図6にIで示す線形であると、図7に示す差δ1は段数nが変わっても変化しない。一方、ADC25の入力電圧vと遅延時間T2(n)の関係が図6にIIで示す非線形であると、図7に示す差δ1は段数nが変わると非線形の変化を示す。従って、テスタでの測定は、δ1が段数nの切り替えに対して変化しないような段数nの範囲を確認した上で行うことが基本となる。段数nの切り替えに対してδ1が変化する範囲にnが存在すれば、テスタではその変化分を測定誤差として扱えば良い。
【0036】
尚、テスタ側にパルス列生成回路26の機能が備えられていれば、遅延時間評価回路内のパルス列生成回路26は省略し、テスタにはADC25の出力デジタルコードを出力するようにしても良い。
【実施例2】
【0037】
上記実施例では、パルス列生成回路26が出力するパルス列OUTのパルス1個分を時間の単位として被測定回路21内の任意の段数の遅延時間、即ち、ゲート遅延時間をテスタにより測定する。しかし、このように測定された遅延時間では十分でなく、パルス列OUT中のパルス1個分の時間値自体も知りたい場合には、以下に説明する第2実施例のように、例えば被測定回路21において段数nがある程度大きい場合のnのいくつかの値に対して図1のようにリング発振できるようにしておき、各段数に対する発振周波数を測定すれば良い。
【0038】
図8は、本発明になる遅延時間評価回路の第2実施例を示す図である。遅延時間評価回路の本実施例は、遅延時間評価方法の第2実施例を採用し、半導体装置の第2実施例に設けられている。図8中、図4と同一部分には同一符号を付し、その説明は省略する。
【0039】
図8において、被測定回路21は、分周器36と共にリングオシレータ部37を構成可能である。テスタからのクロック信号REFCKを被測定回路21に入力するパスと、被測定回路21からの出力信号DELCKを位相差検出回路22に入力するパスは、図8にSで示すように切断可能である。パスの分断は、例えばスイッチ回路等により実現できる。スイッチ回路等により上記パスを切断する場合には、図1に示すリングオシレータ120の接続のように、被測定回路21内の最初の段のゲート回路の入力と任意の段のゲート回路の出力を別のスイッチ回路等を用いて接続することでリングオシレータを構成する。リングオシレータの出力は、分周器36を介してテスタへ出力される。
【0040】
従って、被測定回路21において段数nがある程度大きい場合のnのいくつかの値に対してリングオシレータ部37の被測定回路21をリング発振させれば、テスタでは分周器36の出力から各段数に対する発振周波数を測定することができる。パルス列OUTの1パルス当たりの時間は、このようにして測定した各段数に対する発振周波数の差からテスタにおいて算出することができる。この結果、被測定回路21の任意の段数の遅延時間は、テスタにおいてパルス列OUTのパルス1個分の時間値の単位で測定することができる。
【0041】
上記各実施例によれば、被評価回路の接続段数を変えながら、ADCの出力をテスタを通じて読み取ることで、任意の接続段数分の被評価回路の遅延時間を精度よく評価することができる。特に、被評価回路の遅延時間を各段の平均値ではなく、1段単位で評価できる。又、電圧値や遅延の誤差をオシロスコープ等を用いて検出する必要がないので、ユーザの操作が簡略化されて汎用的なテスタの使用が可能となる。これに加えて、遅延時間評価回路とテスタの接続はデジタルインタフェースのみで実現できるため、評価に要する時間も短縮される。更に、高精度の参照クロック発生回路が不要となるため、遅延時間評価回路の設計自由度が増すという点からも、遅延時間評価回路の汎用性が向上する。
【実施例3】
【0042】
図9は、本発明になる遅延時間評価回路の第3実施例を示す図である。遅延時間評価回路の本実施例は、遅延時間評価方法の第3実施例を採用し、半導体装置の第3実施例に設けられている。図9中、図4及び図8と同一部分には同一符号を付し、その説明は省略する。
【0043】
被測定回路21は、インバータ列部51及び選択部52を有する。インバータ列部51は、図9に示す如く接続されたインバータ61からなる。選択部52は、図9に示す如く接続されたコンデンサ73、抵抗74及びスイッチ75からなる。スイッチ75を開閉することで、インバータ列部51を構成するべきインバータ61及びインバータ61の数を選択可能である。選択されたインバータ61の直列接続からなるインバータ列部51の入力端にはクロック信号REFCKが参照信号として入力され、インバータ列部51の出力端から出力される出力信号DELCKは遅延時間評価回路10Bに入力される。図9に示す配置では、各インバータ61の出力から遅延時間評価回路10Bまでの配線距離が略同じとなり、選択されたインバータ61によらず配線による伝搬遅延が略一定である。
【0044】
遅延時間評価回路10Bは、図9に示す如く接続されたコンデンサ81、抵抗82及び増幅器83を更に有し、増幅器83の出力信号が位相差検出回路22に入力される。これにより、被測定回路21からのクロック信号REFCKは、コンデンサ81及び抵抗82で構成される容量結合手段を介して増幅器83で増幅されてから位相差検出回路22に入力されるので、被測定回路21と遅延時間評価回路10Bの独立性、即ち、非干渉性を向上することができる。この結果、図9に示す構成の被測定回路21に限らず、各種構成の非測定回路の各種遅延データを、遅延時間評価回路10Bにより測定して評価することができる。
【0045】
容量結合手段の構成は、図9に示す構成に限定されるものではない。
【実施例4】
【0046】
図10は、本発明になる遅延時間評価回路の第4実施例を示す図である。遅延時間評価回路の本実施例は、遅延時間評価方法の第4実施例を採用し、半導体装置の第4実施例に設けられている。図10中、図4、図8及び図9と同一部分には同一符号を付し、その説明は省略する。
【0047】
遅延時間評価回路10Cは、図10に示す如く接続されたトランスミッタ部(Tx)91、レシーバ部(Rx)93、及びトランスミッタ部91とレシーバ部93との間に設けられた一対のコイル92を更に有し、レシーバ部93の出力信号が位相差検出回路22に入力される。これにより、被測定回路21からのクロック信号REFCKは、トランスミッタ部91、コイル92及びレシーバ部93で構成される非接触結合手段を介して位相差検出回路22に入力されるので、被測定回路21と遅延時間評価回路10Cの独立性、即ち、非干渉性を向上することができる。この結果、図10に示す構成の被測定回路21に限らず、各種構成の非測定回路の各種遅延データを、遅延時間評価回路10Cにより測定して評価することができる。
【0048】
非接触結合手段の構成は、図10に示す構成に限定されるものではない。
【0049】
尚、本発明は、以下に付記する発明をも包含するものである。
(付記1) 複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価回路であって、
入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出回路と、
該位相差に応じたパルス列を生成して外部へ出力する変換回路部と、
該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合手段とを備えたことを特徴とする、遅延時間評価回路。
(付記2) 該変換回路部は、
該位相差を電流に変換する位相差/電流変換回路と、
該電流により充電されるキャパシタと、
該キャパシタの電圧をデジタルコードに変換するアナログ/デジタル変換器と、
該デジタルコードを該デジタルコードの値に応じたパルス数の該パルス列に変換するパルス列生成回路とを備えたことを特徴とする、付記1記載の遅延時間評価回路。
(付記3) 該パルス列のパルス数は該被測定回路内での該入力信号の遅延時間に相当し、
該キャパシタの電圧は、該被測定回路の段数をn段からn1段(n,n1は整数)に切り替えると電圧vから電圧v1へと変化し、
該アナログ/デジタル変換器が出力する該デジタルコードの値は、電圧差(v1−v)に応じて変化し、変化した分が該被測定回路の|n−n1|段の遅延時間に相当することを特徴とする、付記2記載の遅延時間評価回路。
(付記4) 該被測定回路の出力を分周して外部へ出力する分周器を更に備え、
該入力信号を該被測定回路に入力するパスと、該被測定回路を通した該入力信号を該位相差検出回路に入力するパスは切断可能であり、該被測定回路内の最初の段のゲート回路の入力と任意の段のゲート回路の出力を接続することでリングオシレータを構成することを特徴とする、付記1〜3のいずれか1項記載の遅延時間評価回路。
(付記5) 付記1〜4のいずれか1項記載の遅延時間評価回路を備えたことを特徴とする、半導体装置。
(付記6) 複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価方法であって、
入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出ステップと、
該位相差に応じたパルス列を生成して外部へ出力する変換ステップと、
該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合ステップを含むことを特徴とする、遅延時間評価方法。
(付記7) 該変換ステップは、
該位相差を電流に変換し、
該電流によりキャパシタを充電し、
該キャパシタの電圧をアナログ/デジタル変換してデジタルコードに変換し、
該デジタルコードを該デジタルコードの値に応じたパルス数の該パルス列に変換することを特徴とする、付記6記載の遅延時間評価方法。
(付記8) 該パルス列のパルス数は該被測定回路内での該入力信号の遅延時間に相当し、
該キャパシタの電圧は、該被測定回路の段数をn段からn1段に切り替えると電圧vから電圧v1へと変化し、
該アナログ/デジタル変換器が出力する該デジタルコードの値は、電圧差(v1−v)に応じて変化し、変化した分が該被測定回路の|n−n1|段の遅延時間に相当することを特徴とする、付記7記載の遅延時間評価方法。
(付記9) 該入力信号を該被測定回路に入力するパスと、該被測定回路を通した該入力信号を該位相差検出回路に入力するパスは切断し、該被測定回路内の最初の段のゲート回路の入力と任意の段のゲート回路の出力を接続することでリングオシレータを構成するステップと、
該被測定回路の出力を分周して外部へ出力するステップを更に含むことを特徴とする、付記6〜8のいずれか1項記載の遅延時間評価方法。
(付記10) 同一段数nについてオフセット遅延量がゼロの場合とオフセット遅延量がΔ1の場合のデジタルコードの値の差δ1が段数nの切り替えに対して変化しないような段数nの範囲を確認した上で、該パルス列の測定をテスタで行うステップを含むことを特徴とする、付記6〜9のいずれか1項記載の遅延時間評価方法。
(付記11) 段数nの切り替えに対して該差δ1が変化する範囲にnが存在すれば、該テスタではその変化分を測定誤差として扱うステップを含むことを特徴とする、付記10記載の遅延時間評価方法。
【0050】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【図面の簡単な説明】
【0051】
【図1】リングオシレータを用いた従来の遅延時間評価回路の一例を示す図である。
【図2】1段分のゲート回路の遅延時間の測定が可能な遅延時間評価回路の一例を示す図である。
【図3】1段分のゲート回路の遅延時間の測定が可能な遅延時間評価回路の比較例を示す図である。
【図4】本発明になる遅延時間評価回路の第1実施例を示す図である。
【図5】図4に示す遅延時間評価回路の各部における信号波形を示すタイミングチャートである。
【図6】ADCの入力側での電圧vと遅延時間T2(n)の関係を示す図である。
【図7】ADCの出力側でのデジタルコードの値と被測定回路の段数nの関係を示す図である。
【図8】本発明になる遅延時間評価回路の第2実施例を示す図である。
【図9】本発明になる遅延時間評価回路の第3実施例を示す図である。
【図10】本発明になる遅延時間評価回路の第4実施例を示す図である。
【符号の説明】
【0052】
10,10A,10B,10C 遅延時間評価回路
21 被測定回路
22 位相差検出回路
23 位相差/電流変換回路
24 キャパシタ
25 ADC
26 パルス列生成回路
36 分周器
37 リングオシレータ
81 コンデンサ
82 抵抗
83 増幅器
91 トランスミッタ部
92 コイル
93 レシーバ部
【出願人】 【識別番号】000005223
【氏名又は名称】富士通株式会社
【出願日】 平成18年11月28日(2006.11.28)
【代理人】 【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦


【公開番号】 特開2008−134149(P2008−134149A)
【公開日】 平成20年6月12日(2008.6.12)
【出願番号】 特願2006−320466(P2006−320466)