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【発明の名称】 TFTアレイ基板及びその製造方法
【発明者】 【氏名】矢野 伸一

【氏名】中堀 正樹

【氏名】石賀 展昭

【要約】 【課題】

【構成】
【特許請求の範囲】
【請求項1】
オーミックコンタクト膜と、前記オーミックコンタクト膜と接する電極とを含むTFTと、
前記電極に電気的に接続され、光透過性の導電性膜とを有するTFTアレイ基板であって、
前記電極がNiを添加元素として含むAl合金によって形成されるTFTアレイ基板。
【請求項2】
前記電極が1.0wt%以上30wt%以下で添加されたNiを含むAl合金から形成される請求項1に記載のTFTアレイ基板。
【請求項3】
オーミックコンタクト膜と、前記オーミックコンタクト膜と接する電極とを含むTFTが設けられたTFTアレイ基板の製造方法であって、
前記TFTを形成する工程と、
前記TFTを覆うように、280℃以下で層間絶縁膜を成膜する工程と、
前記層間絶縁膜に、前記電極表面まで貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを介して、前記電極に接続される光透過性の導電性膜を形成する工程とを備えるTFTアレイ基板の製造方法。
【請求項4】
前記オーミックコンタクト膜を形成した後に、前記オーミックコンタクト膜の表面をN、O、He、及びHのいずれか1種類以上のガスを用いてプラズマ処理を行う請求項3に記載のTFTアレイ基板の製造方法。
【請求項5】
前記電極は、Niを添加元素として含むAl合金、又はNbを添加元素として含むMo合金の単層膜から形成される請求項3又は4に記載のTFTアレイ基板の製造方法。
【請求項6】
前記電極が1.0wt%以上30wt%以下で添加されたNiを含むAl合金から形成される請求項5に記載のTFTアレイ基板の製造方法。
【請求項7】
前記電極が2.5wt%以上20wt%以下で添加されたNbを含むMo合金から形成される請求項5に記載のTFTアレイ基板の製造方法。
【請求項8】
前記導電性膜として酸化インジウム、酸化スズ、及び酸化亜鉛のいずれか1種類以上を含む光透過性の導電性材料を用いる請求項3乃至7のいずれかに記載のTFTアレイ基板の製造方法。
【請求項9】
前記導電性膜形成後に行われるアニール処理の温度が280℃以下である請求項3乃至8のいずれかに記載のTFTアレイ基板の製造方法。
【発明の詳細な説明】【技術分野】
【0001】
TFTアレイ基板及びその製造方法に関する。
【背景技術】
【0002】
液晶表示装置等の電気光学素子は、CRTに変わるフラットパネルディスプレイの一つとして注目されている。これは、低消費電力や薄型という特徴をもち、このような特徴を活かした製品への応用が盛んになされている。また、アクティブマトリックス駆動方式の液晶表示装置では、スイッチング素子としてTFTを用いることが多い。
【0003】
このような液晶表示装置の生産性を向上させるためには、TFTを有するTFTアレイ基板の製造工程数を削減することが必要である。例えば、写真製版工程数を削減するような製造方法が特許文献1に開示されている。これによれば、TFTアレイ基板を5回の写真製版工程で製造することが可能となっている。
【0004】
上記のようなTFTアレイ基板を5回の写真製版工程で製造する方法は、例えば特許文献1に開示されている。まず、特許文献1の図58、59に示すTFTのソース・ドレイン電極(SD)とチャネル部を形成する。この製造工程において、まずTi等の金属薄膜を成膜する。その後、写真製版工程を用いてレジストをパターニングし、フッ酸+硝酸系の組成の薬液を用いたウェットエッチングを行う。ここで、Ti膜と半導体層のオーミックコンタクト(na−Si)膜をエッチングして、SDとチャネル部を形成する。次に、図60〜図63において、プラズマCVD法などでパッシベーション膜を成膜する。その後、ドレイン電極に通じるコンタクトホールを形成する。そして、このコンタクトホールを介してドレイン電極に電気的に接続されたITOからなる透明画素電極を形成する。
【特許文献1】特開平8−50308号公報(段落0084−0089、第54図−第63図)
【特許文献2】特開2000−199912号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、本発明者らの検討結果によれば、ITOとTiやCrやTa等の金属が電気的に接続される構造では、一般的に約300℃でアニール処理をする必要がある。これは、その界面におけるコンタクト抵抗を充分に下げるためである。但し、この場合TFTの移動度が下がるという問題がある。さらに、配線抵抗が高いために、TFT−LCDの大型化、光精細化、高速応答化に充分に対応できないという問題がある。
【0006】
このような問題を解決する方法としてSDにAlを使用して配線抵抗を下げるという方法が考えられる。しかし、この場合には、Alとna−Siとのダイレクトコンタクト及びAlとITOとのダイレクトコンタクトが取れないという問題がある。つまり、SDとオーミックコンタクト膜、及びSDと透明画素電極とのダイレクトコンタクトが取れないという問題である。そこで、SDをMoCr/Al合金/MoCrの三層構造にして配線を低抵抗化するとともに、Alとna−Si、及びAlとITOとのダイレクトコンタクトを取るような方法が特許文献2で提案されている。しかしながら、このような方法ではSDを三層成膜しなければならず、工程が複雑化するという問題がある。
【0007】
本発明は、上記の問題を解決するためになされたもので、電極の界面においてコンタクト特性のよいTFTアレイ基板及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【0008】
本発明に係るTFTアレイ基板は、オーミックコンタクト膜と、前記オーミックコンタクト膜と接する電極とを含むTFTと、前記電極に電気的に接続され、光透過性の導電性膜とを有するTFTアレイ基板であって、前記電極がNiを添加元素として含むAl合金によって形成されるものである。
【0009】
また、本発明に係るTFTアレイ基板の製造方法は、オーミックコンタクト膜と、前記オーミックコンタクト膜と接する電極とを含むTFTが設けられたTFTアレイ基板の製造方法であって、前記TFTを形成する工程と、前記TFTを覆うように、280℃以下で層間絶縁膜を成膜する工程と、前記層間絶縁膜に、前記電極表面まで貫通するコンタクトホールを形成する工程と、前記コンタクトホールを介して、前記電極に接続される光透過性の導電性膜を形成する工程とを備えるものである。
【発明の効果】
【0010】
本発明によれば、電極の界面においてコンタクト特性のよいTFTアレイ基板及びその製造方法を得ることができる。
【発明を実施するための最良の形態】
【0011】
まず、いくつかの実施の形態を説明する前に、TFTアレイ基板の構成について図を用いて説明する。図1は、本発明にかかるTFTアレイ基板の構成を示す平面図である。本発明にかかるTFTアレイ基板が用いられる表示装置は、液晶表示装置や有機EL表示装置等の平面型表示装置(フラットパネルディスプレイ)である。
【0012】
基板100は、本発明にかかる薄膜トランジスタ(TFT)アレイ基板である。基板100には、表示領域101と表示領域101を囲むように設けられた額縁領域102とが設けられている。この表示領域101には、複数のゲート配線(走査信号配線)3と複数のソース配線(表示信号配線)10とが形成されている。複数のゲート配線3は平行に設けられている。同様に、複数のソース配線10は平行に設けられている。ゲート配線3と、ソース配線10とは、互いに交差するように形成されている。ゲート配線3とソース配線10とは直交している。そして、隣接するゲート配線3とソース配線10とで囲まれた領域が画素105となる。従って、基板100では、画素105がマトリクス状に配列される。
【0013】
さらに、基板100の額縁領域102には、走査信号駆動回路103と表示信号駆動回路104とが設けられている。ゲート配線3は、表示領域101から額縁領域102まで延設されている。そして、ゲート配線3は、基板100の端部で、走査信号駆動回路103に接続される。ソース配線10も同様に表示領域101から額縁領域102まで延設されている。そして、ソース配線10は、基板100の端部で、表示信号駆動回路104と接続される。走査信号駆動回路103の近傍には、外部配線106が接続されている。また、表示信号駆動回路104の近傍には、外部配線107が接続されている。外部配線106、107は、例えば、FPC(Flexible Printed Circuit)などの配線基板である。
【0014】
外部配線106、107を介して走査信号駆動回路103、及び表示信号駆動回路104に外部からの各種信号が供給される。走査信号駆動回路103は外部からの制御信号に基づいて、ゲート信号(走査信号)をゲート配線3に供給する。このゲート信号によって、ゲート配線3が順次選択されていく。表示信号駆動回路104は外部からの制御信号や、表示データに基づいて表示信号をソース配線10に供給する。これにより、表示データに応じた表示電圧を各画素105に供給することができる。なお、走査信号駆動回路103と表示信号駆動回路104は、基板100上に配置される構成に限られるものではない。例えば、TCP(Tape Carrier Package)により駆動回路を接続してもよい。
【0015】
画素105内には、少なくとも1つのTFT108が形成されている。TFT108はソース配線10とゲート配線3の交差点近傍に配置される。例えば、このTFT108が画素電極に表示電圧を供給する。スイッチング素子であるTFT108のゲート電極はゲート配線3に接続され、ゲート端子から入力される信号によってTFT108のONとOFFを制御している。TFT108のソース電極はソース配線10に接続されている。ゲート電極に電圧を印加するとソース配線10から電流が流れるようになる。これにより、ソース配線10から、TFT108のドレイン電極に接続された画素電極に表示電圧が印加される。TFTアレイ基板は以上のように構成されている。
【0016】
また、液晶表示装置の場合、上説のTFTアレイ基板には、第2の基板である対向基板が配置される。対向基板は、TFTアレイ基板に対向して配置される。そして、TFTアレイ基板と対向基板とをシール材を用いて貼り合わせ、その間に液晶層を入れて封止する。ここで、対向基板は透明絶縁性基板、カラーフィルタ層、及び対向電極を有している。カラーフィルタ層は、例えばブラックマトリクス(BM)と、赤(R)緑(G)青(B)の着色層とを有している。カラーフィルタ層はガラス等からなる透明絶縁性基板の下面の画素領域及びTFT108に対向する領域に形成され、カラー表示を行う。対向電極は、対向基板の液晶層側に配置され、液晶層に信号電位を供給するための共通電位を与える。
【0017】
ここで、画素電極に表示電圧が印加されると、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。これにより、画素電極18と、対向電極との間に、表示電圧に応じた電界が生じる。基板間で生じた電界によって、液晶は駆動される。すなわち、基板間の液晶の配向方向が変化し、液晶層を通過する光の偏光状態が変化する。また、ソース電極9に印加する表示電圧を任意に制御することにより液晶に実際にかかる電圧(駆動電圧)を変えることができる。液晶に加える電圧はソース電極9で制御できるため、液晶駆動状態については、液晶の中間的な透過率も自由に設定できる。
【0018】
また、TFTアレイ基板と対向基板の表面には、液晶を配向させるための液晶配向膜が塗布形成されている。本実施の形態の一例である液晶表示装置は以上のように構成されている。
【0019】
実施の形態1.
本実施の形態にかかるTFTアレイ基板の構成と製造方法を図を用いて説明する。図2は、本実施の形態にかかるTFTアレイ基板の画素の構成を示す平面図であり、図3は図2のX−Xの断面を示す断面図である。さらに、図3の左側には、ゲート端子部及びソース端子部が示されている。本実施の形態にかかるTFTアレイ基板は、電気光学表示装置に用いられ、ここではその一例として液晶表示装置について説明する。
【0020】
ゲート電極2、ゲート配線3、補助容量電極4、及びゲート端子5はガラス等からなる透明絶縁性基板1上に形成される。ゲート配線3はゲート電極2を有し、ゲート配線3の端部にはゲート端子5がある。ゲート電極2は、スイッチング素子となるTFT108を構成する。補助容量電極4は、隣接するゲート配線3の間に配置される。また、補助容量電極4の一部は、ソース配線10に沿って延設されている。補助容量電極4は画素電極18に印加される電圧を一定時間保持するための補助容量を構成する。
【0021】
また、TFTアレイ基板には、外部からの各種信号が供給される走査信号駆動回路103が配置されている。そして、走査信号駆動回路103に設けられているパッドとゲート端子5は電気的に接続されている。これにより、走査信号駆動回路103からの走査信号がゲート端子5を通じてゲート配線3に入力される。そして、ゲート配線3はゲート電極2に走査信号を伝送する。なお、ゲート電極2及びゲート配線3がAlNi合金によって形成されている。
【0022】
また、透明性無機絶縁材料からなるゲート絶縁膜6は、ゲート電極2、ゲート配線3、補助容量電極4、及びゲート端子5を覆うように形成されている。半導体膜7はゲート絶縁膜6を介してゲート配線3及びゲート電極2上に形成され、TFT108を構成する。オーミックコンタクト膜8は半導体膜7上に形成される。なお、半導体膜7は、後に上部に形成されるソース配線10及びソース電極9よりも大きくパターニングされる。また、ゲート電極2上の一部では、オーミックコンタクト膜8が除去されている。従って、オーミックコンタクト膜8はTFT108を構成する半導体膜7の両端に配置される。
【0023】
ソース電極9はソース配線10から延在して、TFT108を構成する。また、ソース電極9は補助容量電極4とは反対側のオーミックコンタクト膜8の上に設けられている。ソース端子12はソース配線10の端部にある。また、TFTアレイ基板には、外部からの各種信号が供給される表示信号駆動回路104が配置されている。そして、表示信号駆動回路104に設けられているパッドとソース端子12は電気的に接続されている。これにより、表示信号駆動回路104からの表示信号がソース端子12を通じてソース配線10に入力される。そして、ソース配線10はソース電極9に表示信号を伝送する。なお、ソース電極9及びソース配線10がAlNi合金によって形成されている。
【0024】
補助容量電極4側のオーミックコンタクト膜8の上にはドレイン電極11を形成され、TFT108を構成している。つまり、ソース電極9及びドレイン電極11がオーミックコンタクト膜8と直接、接している。また、TFT108のチャネル部13は半導体膜7のうち、ソース電極9とドレイン電極11に挟まれ、オーミックコンタクト膜8が除去された領域である。層間絶縁膜であるパッシベーション膜14は、透明性無機絶縁材料からなり、TFT108を覆うように形成される。つまり、ソース電極9及びドレイン電極11の上にパッシベーション膜14が形成されている。
【0025】
そして、ドレイン電極11の上には、画素コンタクトホール15が形成されている。画素コンタクトホール15はパッシベーション膜14を貫通するように形成されている。そして、ゲート端子5の上には、ゲート端子部コンタクトホール16が形成されている。ゲート端子部コンタクトホール16はゲート絶縁膜6及びパッシベーション膜14を貫通するように形成されている。さらに、ソース端子12の上には、ソース端子部コンタクトホール17が形成されている。ソース端子部コンタクトホール17はパッシベーション膜14を貫通するように形成されている。
【0026】
そして、画素電極18は、画素コンタクトホール15を介して下層のドレイン電極11に電気的にコンタクトする。画素電極18は、TFT部を除いて隣接するゲート配線3間に形成され、ドレイン電極11及び補助容量電極4の少なくとも一部と重なる。つまり、画素電極18は、ゲート絶縁膜6、パッシベーション膜14を介して下層の補助容量電極4とオーバーラップしている。これにより、補助容量電極4と画素電極18との間に電荷が蓄えられる。そして、補助容量電極4は、画素電極18に印加される電圧を一定時間保持するための補助容量を構成する。また、画素電極18は透明導電性膜、つまり光透過性の導電性膜からなり、液晶層に信号電位を与える。
【0027】
また、ゲート端子パッド19は透明導電性膜からなり、ゲート端子部コンタクトホール16を介して下層のゲート端子5に接続される。ソース端子パッド20は透明導電性膜からなりソース端子部コンタクトホール17を介して下層のソース端子12に接続される。以上の構成により、TFTアレイ基板は構成されている。
【0028】
次に、図4を用いて、本実施の形態に係る液晶表示装置のTFTアレイ基板の製造方法を詳しく説明する。図4は本実施の形態に係るTFTアレイ基板の製造方法を示す断面図である。
【0029】
最初に、ゲート電極2、ゲート配線3、補助容量電極4、及びゲート端子5を形成する。まずガラス基板などの透明絶縁性基板1を純水、または熱硫酸を用いて洗浄する。次に、透明絶縁性基板1上にスパッタなどで第1の金属薄膜を成膜する。その後、第1の金属薄膜上に感光性樹脂であるレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する第1回目の写真製版工程(フォトリソグラフィープロセス)を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、第1の金属薄膜をエッチングし、フォトレジストパターンを除去する。これにより、ゲート電極2、ゲート配線3、補助容量電極4、及びゲート端子5を形成する。第1の金属薄膜としては電気的比抵抗値が低いこと、及び後述するゲート端子パッド19との良好な電気的コンタクト特性を有する金属薄膜を用いることが好ましい。
【0030】
好適な実施例として、上記特性を有する金属薄膜として、AlにNiを添加した合金膜を用いる。具体的には、Alに6wt%のNiを添加したAlNi合金膜である。これを公知のArガスを用いたスパッタリング法で200nmの厚さに成膜する。また、スパッタリングでは、AlにNiを添加した合金ターゲットを用いる。スパッタリング条件は、DCマグネトロンスパッタリング方式で、成膜パワー密度3W/cm、Arガス流量6.76×10−2Pa・m/sec(=40sccm)とする。その後、公知のリン酸+硝酸を少なくとも含む溶液を用いてエッチングしたのち、レジストパターンを除去する。これにより、ゲート電極2、ゲート配線3、補助容量電極4、及びゲート端子5を形成する。この工程により図4(a)に示すように、第1の金属薄膜のパターンが透明絶縁性基板1上に形成される。
【0031】
その次に、プラズマCVD等の各種CVD法でゲート絶縁膜6、半導体膜7、オーミックコンタクト膜8を順次成膜し、第2回目のフォトリソグラフィープロセスを通して半導体膜7及びオーミックコンタクト膜8のパターン形成を行う。半導体膜7及びオーミックコンタクト膜8のパターンは、スイッチング素子となるTFT108の形成領域のみならず、ゲート配線3とソース配線10が交差する領域にも形成しておくのが好ましい。これにより、ゲート配線3パターンの段差が半導体膜7及びオーミックコンタクト膜8のパターンで緩和され、ソース配線10が段差部分で断線されることを防止することができる。また、オーミックコンタクト膜8をパターニングした後、第2の金属薄膜を成膜する前に、プラズマ処理を行うのが好ましい。なお、プラズマ処理には、N、O、He、Hのいずれか1種類以上のガスを用いる。これにより、表面改質され、後に成膜される第2の金属薄膜との密着性が向上する。
【0032】
また、ゲート絶縁膜6としては、SiNx(窒化シリコン)やSiOy(酸化シリコン)等が用いられる。半導体膜7としては、例えばa−Si(アモルファスシリコン)、p−Si(ポリシリコン)が用いられる。オーミックコンタクト膜8は、n型半導体であり、a−Siあるいはp−SiにP(リン)等を微量にドーピングしたna−Si(nアモルファスシリコン)膜、np−Si(nポリシリコン)膜等が用いられる。
【0033】
好適な実施例として、化学的気相成膜(CVD)法を用い、ゲート絶縁膜6としてSiN膜を400nm、半導体膜7としてa−Si膜を150nm、オーミックコンタクト膜8としてa−Si膜を30nmの厚さで順次成膜する。そして、オーミックコンタクト膜8にP(リン)を不純物として添加し、na−Si膜とする。次に、公知の弗素系ガスを用いたドライエッチング法で半導体膜7とオーミックコンタクト膜8とをエッチングする。その後、レジストパターンを除去して、半導体膜7及びオーミックコンタクト膜8をパターン形成する。これにより、図4(b)に示す構造が形成される。
【0034】
その後、スパッタなどでソース配線材料となる第2の金属薄膜を成膜し、第3回目のフォトリソグラフィープロセスを実施し、パターニングする。これにより、ソース電極9、ソース配線10、ドレイン電極11、及びソース端子12を形成する。そして、ソース電極9、ソース配線10、及びドレイン電極11のパターンをマスクとして、オーミックコンタクト膜8をエッチングなどで除去する。このプロセスによりオーミックコンタクト膜8の中央部が除去され、半導体膜7が露出することになる。このオーミックコンタクト膜8が除去された部分がチャネル部13である。その後、フォトレジストパターンを除去して、ソース電極9、ソース配線10、ドレイン電極11、ソース端子12、及びTFT108のチャネル部13のパターンを形成する。
【0035】
ここで、第2の金属薄膜としては、上述したように電気的比抵抗値が低い金属薄膜を用いることが好ましい。さらに、オーミックコンタクト膜8及び後述する画素電極18、ソース端子パッド20との良好な電気的コンタクト特性を有する金属薄膜が好ましい。ここでは上記特性を有する金属薄膜の好適な実施例として、AlにNiを添加した合金膜を用いる。具体的には、Alに6wt%のNiを添加したAlNi合金膜を、公知のArガスを用いたスパッタリング法で200nmの厚さに成膜する。また、スパッタリングでは、AlにNiを添加した合金ターゲットを用いる。次に第3回目のフォトリソグラフィープロセスで所望の形状にフォトレジストをパターニングする。その後、公知のリン酸+硝酸を含む溶液を用いてAlNi合金膜をエッチングする。さらに、公知の弗素系ガスを用いたドライエッチング法を用いてソース電極9とドレイン電極11で挟まれる領域のオーミックコンタクト膜8を除去する。この工程により、TFT108のチャネル部13のパターンが形成される。そして、レジストパターンを除去してソース電極9、ソース配線10、ドレイン電極11、ソース端子12、及びチャネル部13を形成する。以上の工程により、図4(c)に示す構造が基板100上に形成される。
【0036】
その後、プラズマCVD等の各種CVD法でSiN、SiO等あるいはそれらの混合物及び積層物の絶縁膜からなるパッシベーション膜14を形成する。そして、第6回目のフォトリソグラフィープロセスを実施し、パターニングをする。
【0037】
この工程により、ドレイン電極11の上に形成されたパッシベーション膜14の一部が除去され、第2の金属薄膜からなるドレイン電極11が露出する。これにより、画素コンタクトホール15が形成される。また、同工程により、ゲート端子5の上に形成されたパッシベーション膜14及びゲート絶縁膜6の一部が除去され、第1の金属薄膜からなるゲート端子5が露出する。これにより、ゲート端子部コンタクトホール16が形成される。さらに、同工程により、ソース端子部の上に形成されたパッシベーション膜14の一部が除去され、第2の金属薄膜からなるソース端子12が露出する。これにより、ソース端子部コンタクトホール17が形成される。そして、後に成膜する画素電極18を形成する透明導電膜と、TFT108のドレイン電極11、ゲート端子5、及びソース端子12との導通がとれる。
【0038】
ここでは、好適な実施例として、化学的気相成膜(CVD)を用いてパッシベーション膜14としてSiN膜を300nmの厚さに成膜する。そして、公知の弗素系ガスを用いたドライエッチング法でSiNからなるゲート絶縁膜6及びパッシベーション膜14をエッチング除去する。その後、レジストパターンを除去し、画素コンタクトホール15、ゲート端子部コンタクトホール16、及びソース端子部コンタクトホール17を形成する。
【0039】
ここで、パッシベーション膜14の成膜温度は200℃〜230℃にする。これにより、オーミックコンタクト(na−Si)膜8とソース電極9、ドレイン電極11との界面におけるSi元素のAl合金への拡散が防止される。つまり、オーミックコンタクト膜8のSi元素がソース電極9及びドレイン電極11を形成するAl合金へ拡散することを防止することができる。従って、TFT108のOFF時のリーク電流(オフ電流)が低減する。さらに、TFT移動度の低減が防止される。ここで、パッシベーション膜14の成膜温度を200℃以上としたのは、オーミックコンタクト膜8の活性化率を上げて、バックチャネル側の欠陥準位を安定化させるためである。また、230℃以下としたのは、TFT特性の移動度の低減を防止するためである。以上の工程により、図4(d)に示す構造が基板上に形成される。
【0040】
その後、ITO(Indium Tin Oxide)、SnO、InZnO等の透明導電性膜をスパッタ、蒸着、塗布、CVD、印刷法、ゾルゲル法等の手法で成膜する。透明導電性膜は、ITO、SnO、InZnO等の積層、あるいは混合層からなる透明導電層でもよい。そして、第5回目のフォトリソグラフィープロセスを実施し、パターニングする。この工程により、画素電極18、ゲート端子パッド19、及びソース端子パッド20のパターンが形成される。
【0041】
画素電極18は各画素領域のTFT108を除いて略全体に形成される。また、画素コンタクトホール15を介して、下層のドレイン電極11と電気的に接続される。ゲート端子パッド19は、ゲート端子部コンタクトホール16の上に形成される。また、ゲート端子パッド19はゲート端子部コンタクトホール16を介して、下層のゲート端子5と電気的に接続される。ソース端子パッド20はソース端子部コンタクトホール17の上に形成される。また、ソース端子パッド20はソース端子部コンタクトホール17を介して、下層のソース端子12と電気的に接続される。このように、透明導電性膜は、画素コンタクトホール15、ゲート端子部コンタクトホール16、及びソース端子部コンタクトホール17によって、それぞれドレイン電極11、ゲート端子5、ソース端子12と導通がとられている。
【0042】
好適な実施例として、透明導電性膜として酸化インジウム(In)と酸化スズ(SnO)とを混合したITO膜を公知のArガスを用いたスパッタリング法を用いて100nmの厚さに成膜する。また、透明導電性膜として、酸化インジウム、酸化スズ、及び酸化亜鉛のいずれか1種類以上を含む光透過性の導電性材料を用いることができる。そして、第5回目のフォトリソグラフィープロセスを用いてフォトレジストパターンを形成する。そして、公知の塩酸+硝酸を含む溶液を用いてエッチングを行う。その後、フォトレジストパターンを除去して画素電極18、ゲート端子パッド19、及びソース端子パッド20を形成する。以上の工程により、図3(e)に示す構成となる。
【0043】
また、画素電極18形成後に、オーミックコンタクト膜8の活性化率をさらに安定化させるため、アニール処理を追加してもよい。この場合、アニール処理を230℃以下として、画素電極18形成後のTFTアレイ基板の温度が230℃を超えないようにする。これは上述したように、230℃を超えるとオーミックコンタクト膜8とソース電極9との界面、及びオーミックコンタクト膜8とドレイン電極11との界面で、Si元素の拡散が生じてしまうからである。これにより、電気的コンタクト特性の低下を防ぐことができる。また、230℃を超えるとTFT特性の移動度が低下するので好ましくない。
【0044】
これらの一連の工程を経ることで、液晶表示装置用のTFTアレイ基板を製造することができる。
【0045】
このようにして完成させたTFTアレイ基板は、第1の金属薄膜からなるゲート電極2、ゲート配線3、及びゲート端子5として少なくともNiを添加元素として含むAl合金を単層膜として形成したので、ゲート配線抵抗を低抵抗化できる。また、ゲート端子5とゲート端子パッド19を形成するITO膜との良好なダイレクトコンタクト特性を実現することができる。ここで、ダイレクトコンタクト特性とは、導電性材料が直接接触する箇所の抵抗特性を示す。このように、AlNi合金とITOとは、良好なダイレクトコンタクト特性を有するので、従来コンタクト抵抗を下げるために行っていた300℃のアニール処理を行う必要はない。よって、TFT108の移動度は低下しない。
【0046】
さらに、第2の金属薄膜からなるソース電極9、ソース配線10、ドレイン電極11、及びソース端子12として少なくともNiを添加元素として含むAl合金を単層膜として形成したので、ソース配線抵抗を低抵抗化できる。また、ドレイン電極11とオーミックコンタクト膜8、及びドレイン電極11と画素電極18との良好なダイレクトコンタクト特性を実現することができる。さらに、ソース電極9とオーミックコンタクト膜8、及びソース端子12とソース端子パッド20との良好なダイレクトコンタクト特性も実現することができる。このように、AlNi合金とITOとは、良好なコンタクト特性を有するので、従来コンタクト抵抗を下げるために行っていた300℃のアニール処理を行う必要はない。本実施の形態では、パッシベーション膜14の成膜温度及びアニール温度を共に230℃以下としている。つまり、ソース電極9及びドレイン電極11の形成後に、TFTアレイ基板温度が230℃を超えないようにしている。このため、TFT108の移動度は低下しない。ここで、パッシベーション膜14の成膜温度及びアニール温度は、好ましくは230℃以下であるが、280℃以下にしてもよい。
【0047】
このため、表示画面の大型化、高精細化、及び高速応答化に充分に対応できる液晶表示装置のTFTアレイ基板を製造することができる。さらに、ダイレクトコンタクト特性を向上させるために、従来用いられたMoCr/Al合金/MoCrの三層構造をとる必要がないので、簡単な工程で製造することが可能となる。
【0048】
本実施の形態では、第1及び第2の金属薄膜としてAlに6wt%のNiを添加した合金膜を用いている。AlにNiを添加することによって、第2の金属薄膜とオーミックコンタクト膜8を形成するna−Si膜との良好な電気的コンタクト特性を得ることが可能になる。さらに、第1及び第2の金属薄膜と、ITO膜との良好な電気的コンタクト特性を得ることが可能になる。Niの添加量は6wt%に限定されることはなく1.0wt%以上30wt%以下とするのが好ましい。Niを1.0wt%以上添加することにより、第2の金属薄膜とna−Si膜との界面におけるSi元素の相互拡散を抑制することができる。さらに、第1及び第2の金属薄膜と、ITO膜との界面におけるO原子の相互拡散を抑制することができる。これにより、良好な電気的コンタクト特性を得ることができる。一方、Niの添加量が30wt%を超えると、電気的比抵抗値が20μΩcm以上となる。すなわち、従来のCr(比抵抗値:20μΩcm)、Ti(比抵抗値:50μΩcm)、Ta(比抵抗値:25μΩcm)に対するメリットがなくなってしまう。このため、Niの添加量を1.0〜30wt%の範囲に限定することにより、比抵抗値を3.5〜20μΩcmとすることができ、本発明の効果である低抵抗配線を実現することが可能となる。
【0049】
さらに、AlNi合金にY、La、Ndのような希土類元素を新たに添加してもよい。希土類元素を新たに添加することによって、耐熱性を向上させることができる。例えば、200〜230℃のアニール処理を行ってもヒロックと呼ばれる突起状の表面荒れの発生を防止することができる。このため、ゲート電極2、ゲート配線3、補助容量電極4、ゲート端子5の上のゲート絶縁膜6やソース電極9、ソース配線10、ドレイン電極11の上のパッシベーション膜14のカバレッジ特性を良好にすることができる。そして、ヒロック抑制効果と電気的比抵抗値が所望の範囲になるように、希土類元素の添加量を最適化すればよい。
【0050】
実施の形態2.
本実施の形態にかかるTFTアレイ基板は、電気光学表示装置に用いられ、ここではその一例として液晶表示装置について説明する。TFTアレイ基板の平面構成図及び断面構成図は実施の形態1の図2及び図3と同様である。TFTアレイ基板の構成については、第1及び第2の金属薄膜の材料以外は実施の形態1と同様なので、説明を省略する。本実施の形態では、第1及び第2の金属薄膜として、Moを主成分とする合金膜又は純Mo膜を適用している。つまり、ゲート電極2、ゲート配線3、補助容量電極4、ゲート端子5、ソース電極9、ソース配線10、ドレイン電極11、及びソース端子12がMoを主成分とする合金膜又は純Mo膜である。
【0051】
次に、図4を用いて、本実施の形態に係る液晶表示装置のTFTアレイ基板の製造方法を説明する。上述したように、第1及び第2の金属薄膜以外は、実施の形態1と同様であるので、詳細な説明を省略する。
【0052】
最初に、ゲート電極2、ゲート配線3、補助容量電極4、及びゲート端子5を形成する。好適な実施例として、第1の金属薄膜として、Moを主成分とする合金膜を用いる。具体的には、Moに5wt%のNbを添加したMoNb合金膜である。これを公知のArガスを用いたスパッタリング法で200nmの厚さに成膜する。また、スパッタリングでは、MoにNbを添加した合金ターゲットを用いる。スパッタリング条件、エッチング方法等は実施の形態1と同様である。これにより、ゲート電極2、ゲート配線3、補助容量電極4、及びゲート端子5を形成する。また、第1の金属薄膜は純Mo膜としてもよい。この工程により図4(a)に示すように、第1の金属薄膜のパターンが透明絶縁性基板1上に形成される。
【0053】
その次に、プラズマCVD等の各種CVD法でゲート絶縁膜6、半導体膜7、オーミックコンタクト膜8を順次成膜し、第2回目のフォトリソグラフィープロセスを通して半導体膜7及びオーミックコンタクト膜8のパターン形成を行う。これにより、図4(b)に示す構造が形成される。
【0054】
その後、スパッタなどでソース配線材料となる第2の金属薄膜を成膜し、第3回目のフォトリソグラフィープロセスを実施し、パターニングする。これにより、ソース電極9、ソース配線10、ドレイン電極11、ソース端子12、及びTFT108のチャネル部13を形成する。
【0055】
好適な実施例として、第2の金属薄膜として、Moを主成分とする合金膜を用いる。具体的には、Moに5wt%のNbを添加したMoNb合金膜である。これを公知のArガスを用いたスパッタリング法で200nmの厚さで成膜する。また、スパッタリングでは、MoにNbを添加した合金ターゲットを用いる。そして、パターニングし、エッチングする。この工程により、ソース電極9、ソース配線10、ドレイン電極11、ソース端子12、及びチャネル部13を形成する。また、第2の金属薄膜は純Mo膜としてもよい。以上の工程により、図4(c)に示す構造が基板100上に形成される。
【0056】
その後、プラズマCVD等の各種CVD法でSiN、SiO等あるいはそれらの混合物及び積層物の絶縁膜からなるパッシベーション膜14を形成する。そして、第6回目のフォトリソグラフィープロセスを実施し、パターニングをする。この工程により、画素コンタクトホール15、ゲート端子部コンタクトホール16、ソース端子部コンタクトホール17が形成される。
【0057】
ここで、パッシベーション膜14の成膜温度は200℃〜230℃にする。これにより、オーミックコンタクト膜8とソース電極9との界面、及びオーミックコンタクト膜8とドレイン電極11との界面におけるSi元素のMo合金への拡散が防止される。従って、TFT108のOFF時のリーク電流(オフ電流)が低減する。さらに、TFT移動度の低減が防止される。ここで、パッシベーション膜14の成膜温度を200℃以上としたのは、オーミックコンタクト膜8の活性化率を上げてバックチャネル側の欠陥準位を安定化させるためである。また、230℃以下としたのは、TFT特性の移動度の低減を防止するためである。以上の工程により、図4(d)に示す構造が基板100上に形成される。
【0058】
その後、ITO(Indium Tin Oxide)、SnO、InZnO等の透明導電性膜をスパッタ、蒸着、塗布、CVD、印刷法、ゾルゲル法等の手法で成膜する。この工程により、画素電極18、ゲート端子パッド19、及びソース端子パッド20のパターンが形成される。以上の工程により、図4(e)に示す構成となる。
【0059】
これらの一連の工程を経ることで、液晶表示装置用のTFTアレイ基板を製造することができる。
【0060】
また、画素電極18形成後に、オーミックコンタクト膜8の活性化率をさらに安定化させるために、アニール処理を追加してもよい。この場合、アニール処理を230℃以下として、画素電極18形成後のTFTアレイ基板の温度が230℃を超えないようにする。これは上述したように、230℃を超えるとオーミックコンタクト膜8とソース電極9との界面、及びオーミックコンタクト膜8とドレイン電極11との界面で、Si元素の拡散が生じてしまうからである。これにより、電気的コンタクト特性の低下を防ぐことができる。また、230℃を超えるとTFT特性の移動度が低下するので好ましくない。
【0061】
このようにして完成させたTFTアレイ基板は、第1の金属薄膜からなるゲート電極2、ゲート配線3、及びゲート端子5として少なくともMoを主成分とする合金膜または純Mo膜を単層膜として形成するようにしたので、ゲート配線抵抗を低抵抗化できる。また、ゲート端子5とゲート端子パッド19を形成するITO膜との良好なダイレクトコンタクト特性を実現することができる。このように、Moを主成分とする合金膜または純Mo膜とITOとは、良好なダイレクトコンタクト特性を有するので、従来コンタクト抵抗を下げるために行っていた300℃のアニール処理を行う必要はない。よって、TFT108の移動度は低下しない。
【0062】
さらに、第2の金属薄膜からなるソース電極9、ソース配線10、ドレイン電極11、及びソース端子12として少なくともMoを主成分とする合金膜または純Mo膜を単層膜として形成したので、ソース配線抵抗を低抵抗化できる。また、ドレイン電極11とオーミックコンタクト膜8、及びドレイン電極11と画素電極18との良好なダイレクトコンタクト特性を実現することができる。さらに、ソース電極9とオーミックコンタクト膜8、及びソース端子12とソース端子パッド20との良好なダイレクトコンタクト特性も実現することができる。このように、少なくともMoを主成分とする合金膜または純Mo膜とITOとは、良好なコンタクト特性を有するので、従来コンタクト抵抗を下げるために行っていた300℃のアニール処理を行う必要はない。本実施の形態では、パッシベーション膜14の成膜温度及びアニール温度を共に230℃以下としている。つまり、ソース電極9及びドレイン電極11の形成後に、TFTアレイ基板温度が230℃を超えないようにしている。このため、TFT108の移動度は低下しない。ここで、パッシベーション膜14の成膜温度及びアニール温度は、好ましくは230℃以下であるが、280℃以下にしてもよい。
【0063】
また、本実施の形態では、第1及び第2の金属薄膜としてMoを主成分とする合金膜を用いることが好ましい。純Mo膜は、表面に形成される自然酸化膜が水や水蒸気を含む湿潤大気に溶融していくため、耐水性、耐食性に乏しい。ここで、例えばNbを添加し、MoNb合金にすることよって、耐水性、耐食性を大幅に向上させる効果がある。このため、TFTアレイ基板の信頼性をさらに向上させることが可能になる。
【0064】
Moに添加するNb組成は、2.5wt%以上20wt%以下とするのが好ましい。Nb組成が2.5wt%未満だと充分な耐水性が得られない。また、20wt%を超えると電気的比抵抗値が20μΩcm以上となる。すなわち、従来のCr(比抵抗値:20μΩcm)、Ti(比抵抗値:50μΩcm)、Ta(比抵抗値:25μΩcm)に対するメリットがなくなってしまう。従って、Nbの添加量を2.5〜20wt%の範囲に限定することにより、比抵抗値を10〜20μΩcmとすることができ、本発明の効果である低抵抗配線を実現することが可能となる。
【0065】
このため、表示画面の大型化、高精細化、及び高速応答化に充分に対応できる液晶表示装置のTFTアレイ基板を製造することができる。さらに、ダイレクトコンタクト特性を向上させるために、従来用いられたMoCr/Al合金/MoCrの三層構造をとる必要がないので、簡単な工程で製造することが可能となる。
【0066】
本発明の実施例と、それぞれ条件の異なる比較例におけるTFTアレイ基板のTFT特性及びコンタクト抵抗を表1に示す。本発明の実施例として、ソース電極9、ソース配線10、ドレイン電極11、及びソース端子12を形成する第2の金属薄膜にAlNi膜を用いた。ここで、AlNi膜は実施の形態1と同様のものである。具体的には、Alに6wt%のNiを添加したAlNi合金膜である。なお、後述する比較例1、比較例2で用いたAlNi膜も同様のものを用いた。また、パッシベーション膜14を形成するSiNの成膜温度は200℃、アニール温度は230℃とした。比較例1として、第2の金属薄膜にAlNi膜を用いた。また、SiN膜の成膜温度は200℃、アニール温度は300℃とした。比較例2として、第2の金属薄膜にAlNi膜を用いた。また、SiN膜の成膜温度は280℃、アニール温度は230℃とした。比較例3として、第2の金属薄膜にCr膜を用いた。また、SiN膜の成膜温度は200℃、アニール温度は230℃とした。比較例4として、第2の金属薄膜にCr膜を用いた。また、SiN膜の成膜温度は280℃、アニール温度は300℃とした。それぞれの条件に応じて、TFT特性としてはオン電流、オフ電流、及び移動度を測定した。また、画素電極18を形成するITO膜と第2の金属薄膜とのコンタクト抵抗も測定した。ここで、比較例4は、従来一般的な構成である。
【0067】
【表1】


【0068】
表1から分かるように、従来一般的な構成では、オン電流が低く、オフ電流が高い。さらに、移動度が低く、TFT特性は良くない。また、ITO膜とのコンタクト抵抗が高い。しかし、本発明の実施例ではオン電流が高く、オフ電流が低い。さらに、移動度が最も高く良好であり、従来と比較するとTFT特性が向上した。また、ITO膜とのコンタクト抵抗が低く、総合的に最も優れた結果となった。特にTFT特性の移動度は従来と比較すると約1.4倍向上させることが可能となる。ここで、比較例1のように、本発明の実施例のアニール温度を230℃から300℃に上げると、ITO膜とのコンタクト抵抗は同じだが、TFT特性が低下する。また、比較例2のように、本発明の実施例の成膜温度を200℃から280℃に上げると、比較例1ほどではないが、TFT特性が低下する。また、比較例3に示されるように、第2の金属薄膜にCrを用いた場合でも、SiN膜の成膜温度を200℃、アニール温度を230℃とすると、TFT特性は本発明の実施例と同等に向上させることができる。しかし、ITO膜とのコンタクト抵抗値が増大し、バラツキも大きく不安定となる。つまり、総合的に良好な特性は実現できないことが分かる。また、第2の金属薄膜に、本実施の形態で用いられる純Mo膜を使用して、本発明の実施例、比較例1、比較例2と同様の測定を行った。結果、AlNi膜を用いた場合とほぼ同等の結果が得られた。以上のことから、実施の形態1及び2のように、第2の金属薄膜として、AlNi合金膜あるいは純Mo膜を用い、パッシベーション膜14の成膜温度とアニール温度とを含む工程のプロセス温度を200〜230℃とした場合、総合的に良好な特性が実現できることが分かる。
【0069】
実施の形態1では、第1及び第2の金属薄膜にAlNi合金を用い、本実施の形態では、第1及び第2の金属薄膜にMoNb合金を用いたが、これに限定されるものではない。例えば、第1の金属薄膜にAlNi合金を用い、第2の金属薄膜にMoNb合金を用いる組み合わせにしてもよい。あるいは、逆に第1の金属薄膜にMoNb合金を用い、第2の金属薄膜にAlNi合金を用いる組み合わせにしてもよい。これらの組み合わせの場合でも、本発明の効果を充分に得ることが可能である。また、好ましくはMoNb合金だが、MoNb合金の代わりに、純Mo膜を用いてもよい。
【図面の簡単な説明】
【0070】
【図1】本発明に係るTFTアレイ基板を示す構造平面図である。
【図2】実施の形態1に係るTFTアレイ基板の画素の構成を示す構造平面図である。
【図3】実施の形態1に係るTFTアレイ基板を示す構造断面図である。
【図4】TFTアレイ基板の製造工程を示す断面図である。
【符号の説明】
【0071】
1 透明絶縁性基板、2 ゲート電極、3 ゲート配線、4 補助容量電極、
5 ゲート端子、6 ゲート絶縁膜、7 半導体膜、8 オーミックコンタクト膜、
9 ソース電極、10 ソース配線、11 ドレイン電極、12 ソース端子、
13 チャネル部、14 パッシベーション膜、15 画素コンタクトホール、
16 ゲート端子部コンタクトホール、17 ソース端子部コンタクトホール、
18 画素電極、19 ゲート端子パッド、20 ソース端子パッド
100 基板、101 表示領域、102 額縁領域、103 走査信号駆動回路、
104 表示信号駆動回路、105 画素、106 外部配線、107 外部配線、
108 TFT
【出願人】 【識別番号】000006013
【氏名又は名称】三菱電機株式会社
【出願日】 平成18年6月22日(2006.6.22)
【代理人】 【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健


【公開番号】 特開2008−3319(P2008−3319A)
【公開日】 平成20年1月10日(2008.1.10)
【出願番号】 特願2006−172860(P2006−172860)