トップ :: G 物理学 :: G01 測定;試験

【発明の名称】 半導体集積回路試験装置及び方法
【発明者】 【氏名】鈴木 宏靖

【要約】 【課題】フォーマットデータの書き込み時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供する。

【構成】被試験対象デバイスのピンに対応して設けられ、前記ピンに与える試験信号の波形を規定するフォーマットデータを記憶する記憶手段と、前記フォーマットデータを用いて試験信号を生成する試験信号生成手段とを備える半導体集積回路試験装置であって、被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと任意のピンとが対応付けられたフォーマットデータを出力するデータ出力手段と、データ出力手段から出力されたフォーマットデータの内、被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応する記憶手段に選択的に出力するビット選択手段とを具備する。
【特許請求の範囲】
【請求項1】
被試験対象デバイスのピンに対応して設けられ、前記ピンに与える試験信号の波形を規定するフォーマットデータを記憶する記憶手段と、当該記憶手段に記憶された前記フォーマットデータを用いて前記試験信号を生成する試験信号生成手段とを備える半導体集積回路試験装置であって、
前記被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと前記被試験対象デバイスにおける任意のピンとが対応付けられたフォーマットデータを出力するデータ出力手段と、
当該データ出力手段から出力されたフォーマットデータの内、前記被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応する記憶手段に選択的に出力するビット選択手段と
を具備することを特徴とする半導体集積回路試験装置。
【請求項2】
前記被試験対象デバイスのピンの内、前記フォーマットデータのビット数以下の任意のピンに対応する記憶手段にのみフォーマットデータを書き込む場合において、
前記データ出力手段は、任意のピンと各ビットとが対応付けられたフォーマットデータを1回で出力することを特徴とする請求項1記載の半導体集積回路試験装置。
【請求項3】
前記被試験対象デバイスの各ピンに対応する記憶手段の全てにフォーマットデータを書き込む場合において、
前記データ出力手段は、全ての記憶手段にフォーマットデータが記憶されるまで、任意のピンと各ビットとが対応付けられたフォーマットデータを複数回に分割して出力することを特徴とする請求項1記載の半導体集積回路試験装置。
【請求項4】
アルゴリズミック・パターン・ジェネレータ(ALPG)と、
当該ALPGから出力されるALPGフォーマットデータと、前記記憶手段に記憶されているフォーマットデータとのいずれかを選択的に前記試験信号生成手段に出力するデータ選択手段と
をさらに具備することを特徴とする請求項1〜3のいずれかに記載の半導体集積回路試験装置。
【請求項5】
被試験対象デバイスのピンに対応して当該ピンに与える試験信号の波形を規定するフォーマットデータを記憶し、当該記憶されたフォーマットデータを用いて前記試験信号を生成する半導体集積回路試験方法であって、
前記被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと前記被試験対象デバイスにおける任意のピンとが対応付けられたフォーマットデータの内、前記被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応して記憶する
ことを特徴とする半導体集積回路試験方法。
【発明の詳細な説明】【技術分野】
【0001】
本発明は、半導体集積回路試験装置及び方法に関する。
【背景技術】
【0002】
周知のように、半導体集積回路試験装置(いわゆるメモリテスタやICテスタ)は、被試験対象デバイスとしての半導体集積回路(以下DUTと称す)にテストパターンを印加して得られる信号と予め定められている期待値とが一致している(パス)か否か(フェイル)を判定することにより、DUTの良品又は不良品を試験するものである。半導体集積回路試験装置がDUTに与えるテストパターンには、いくつかのフォーマットが存在するが、このフォーマットの代表的なものに、例えばRZ(Return to Zero)信号、NRZ(Non Return to Zero)信号等がある。半導体集積回路試験装置は、このようなフォーマットのテストパターンを生成する試験信号生成回路を備えている。
【0003】
図4は、従来の半導体集積回路試験装置における試験信号生成回路の構成概略図である。なお、この半導体集積回路試験装置として、128ピンのDUTを32個並列に試験を行なうものを想定して説明する。
【0004】
図4に示すように、試験信号生成回路は、メモリM0〜M127、CPU(Central Processing Unit)10、BUS選択部20、書込制御部30、アドレス制御部40、セレクタ50〜53、及びフォーマット制御部60から概略構成されている。メモリM0〜M127は、それぞれ4Kワード×32ビットの容量を有し、フォーマットデータを書き込むライトポートとフォーマットデータを読み出すリードポートとを各々独立して制御できるデュアルポートメモリである。これらメモリM0〜M127は、DUTの第1ピン〜第128ピンの各ピンに対応して設けられており、32個分のDUTの第1ピン〜第128ピンに与えるテストパターン(試験信号)を生成するためのフォーマットデータを各々記憶する。
【0005】
CPU10は、BUS選択部20、書込制御部30、アドレス制御部40、セレクタ50〜53、及びフォーマット制御部60を統合的に制御するものであり、データ幅32ビットのCPUバスBSを介して、32ビットのフォーマットデータをBUS選択部20に出力する。BUS選択部20は、CPU10による制御の下、上記CPUバスBSを介して入力される32ビットのフォーマットデータを、データバスBS1、データバスBS2、データバスBS3、またはデータバスBS4のいずれかに選択的に出力する。なお、これらデータバスBS1〜BS4もデータ幅32ビットのバスである。
【0006】
データバスBS1は、メモリM0〜M31の32個のメモリからなる第1メモリブロックに接続されており、このデータバスBS1の内、ビット0のフォーマットデータを伝送するバス線は、メモリM0のライトポートd0〜d31に対応するデータ入力ピンに接続され、ビット1のフォーマットデータを伝送するバス線は、メモリM1のライトポートd0〜d31に対応するデータ入力ピンに接続され、以下同様に、ビット31のフォーマットデータを伝送するバス線は、メモリM31のライトポートd0〜d31に対応するデータ入力ピンに接続されている。
このメモリM0〜M31は、DUTの第1ピン〜第32ピンに対応して設けられているものであり、32個分のDUTの第1ピン〜第32ピンに与えるテストパターンを生成するためのフォーマットデータを記憶するものである。
【0007】
データバスBS2は、メモリM32〜M63の32個のメモリからなる第2メモリブロックに接続されており、このデータバスBS2の内、ビット0のフォーマットデータを伝送するバス線は、メモリM32のライトポートd0〜d31に対応するデータ入力ピンに接続され、ビット1のフォーマットデータを伝送するバス線は、メモリM33のライトポートd0〜d31に対応するデータ入力ピンに接続され、以下同様に、ビット31のフォーマットデータを伝送するバス線は、メモリM63のライトポートd0〜d31に対応するデータ入力ピンに接続されている。
このメモリM32〜M63は、DUTの第33ピン〜第64ピンに対応して設けられているものであり、32個分のDUTの第33ピン〜第64ピンに与えるテストパターンを生成するためのフォーマットデータを記憶するものである。
【0008】
データバスBS3は、メモリM64〜M95の32個のメモリからなる第3メモリブロックに接続されており、このデータバスBS3の内、ビット0のフォーマットデータを伝送するバス線は、メモリM64のライトポートd0〜d31に対応するデータ入力ピンに接続され、ビット1のフォーマットデータを伝送するバス線は、メモリM65のライトポートd0〜d31に対応するデータ入力ピンに接続され、以下同様に、ビット31のフォーマットデータを伝送するバス線は、メモリM95のライトポートd0〜d31に対応するデータ入力ピンに接続されている。
このメモリM64〜M95は、DUTの第65ピン〜第96ピンに対応して設けられているものであり、32個分のDUTの第65ピン〜第96ピンに与えるテストパターンを生成するためのフォーマットデータを記憶するものである。
【0009】
データバスBS4は、メモリM96〜M127の32個のメモリからなる第4メモリブロックに接続されており、このデータバスBS4の内、ビット0のフォーマットデータを伝送するバス線は、メモリM96のライトポートd0〜d31に対応するデータ入力ピンに接続され、ビット1のフォーマットデータを伝送するバス線は、メモリM97のライトポートd0〜d31に対応するデータ入力ピンに接続され、以下同様に、ビット31のフォーマットデータを伝送するバス線は、メモリM127のライトポートd0〜d31に対応するデータ入力ピンに接続されている。
このメモリM96〜M127は、DUTの第97ピン〜第128ピンに対応して設けられているものである、32個分のDUTの第97ピン〜第128ピンに与えるテストパターンを生成するためのフォーマットデータを記憶するものである。
【0010】
書込制御部30は、CPU10による制御の下、メモリM0〜M127に対して、ライトポートd0〜d31の中から書き込みを行なうポートを指定し、当該ポートに入力されたフォーマットデータを記憶するように指示するライトイネーブル信号(WE信号)を出力する。アドレス制御部40は、CPU10による制御の下、メモリM0〜M127に対して、フォーマットデータの記憶先アドレスを示すライトアドレス信号(WA信号)を出力する一方、フォーマットデータの読出アドレスを示すリードアドレス信号(RA信号)を出力する。なお、このアドレス制御部40は、フォーマットデータのリード時において、CPU10から入力されるテストレート信号が有効となる(アサートされる)度に、読出アドレスをインクリメントしたRA信号を出力する。
【0011】
すなわち、メモリM0〜M127は、フォーマットデータのライト時において、アドレス制御部40によって指定された記憶先アドレスに、書込制御部30によって指定されたライトポートから入力されたフォーマットデータを記憶する一方、フォーマットデータのリード時においては、アドレス制御部40によって指定された読出アドレスに記憶されているフォーマットデータを、リードポートD0〜D31から32ビット分同時に出力する。
より具体的には、メモリM0〜M31は、32個分のDUTの第1ピン〜第32ピンに与えるテストパターン用のフォーマットデータをセレクタ50に出力し、メモリM32〜M63は、32個分のDUTの第33ピン〜第64ピンに与えるテストパターン用のフォーマットデータをセレクタ51に出力し、メモリM64〜M95は、32個分のDUTの第65ピン〜第96ピンに与えるテストパターン用のフォーマットデータをセレクタ52に出力し、また、メモリM96〜M127は、32個分のDUTの第97ピン〜第128ピンに与えるテストパターン用のフォーマットデータをセレクタ53に出力する。
【0012】
セレクタ50〜53は、図示しないアルゴリズミック・パターン・ジェネレータ(ALPG)から入力されるデータセレクト信号(DS信号)に基づいて、ALPGから入力されるALPGフォーマットデータと、上記メモリM0〜M127から入力されるフォーマットデータとのいずれかを選択的にフォーマット制御部60に出力する。なお、ALPGは、DUTの第1ピン〜第32ピンに与えるテストパターン用のALPGフォーマットデータをセレクタ50に出力し、第33ピン〜第64ピンに与えるテストパターン用のALPGフォーマットデータをセレクタ51に出力し、第65ピン〜第96ピンに与えるテストパターン用のALPGフォーマットデータをセレクタ52に出力し、また、第97ピン〜第128ピンに与えるテストパターン用のALPGフォーマットデータをセレクタ53に出力する。
【0013】
フォーマット制御部60は、セレクタ50〜53から出力されるフォーマットデータ、またはALPGフォーマットデータと、CPU10から入力されるフォーマットモード信号(FM信号)、タイミングエッジ信号(TE信号)に基づいて、各DUTの第1ピン〜第128ピンに与えるテストパターンを生成する。なお、フォーマットモード信号は、上述したRZ信号、NRZ信号などを規定する信号であり、タイミングエッジ信号は、テストパターンの出力タイミングを制御する信号である。
【0014】
具体的には、このフォーマット制御部60は、セレクタ50から出力されるフォーマットデータ、またはALPGフォーマットデータから、32個分のDUTの第1ピン〜第32ピンに与えるテストパターンを生成して、当該テストパターンを32個のDUTの第1ピン〜第32ピンに出力する。また、フォーマット制御部60は、セレクタ51から出力されるフォーマットデータ、またはALPGフォーマットデータから、32個分のDUTの第33ピン〜第64ピンに与えるテストパターンを生成して、当該テストパターンを32個のDUTの第33ピン〜第64ピンに出力する。また、フォーマット制御部60は、セレクタ52から出力されるフォーマットデータ、またはALPGフォーマットデータから、32個分のDUTの第65ピン〜第96ピンに与えるテストパターンを生成して、当該テストパターンを32個のDUTの第65ピン〜第96ピンに出力する。さらに、フォーマット制御部60は、セレクタ53から出力されるフォーマットデータ、またはALPGフォーマットデータから、32個分のDUTの第97ピン〜第128ピンに与えるテストパターンを生成して、当該テストパターンを32個のDUTの第97ピン〜第128ピンに出力する。
【0015】
次に、このように構成された従来の半導体集積回路試験装置における試験信号生成回路の動作について、図5のフローチャートを用いて説明する。
【0016】
まず、CPU10は、制御変数n=0と設定する(ステップS1)。そして、CPU10は、フォーマットデータの記憶先アドレスを「0番地」に設定し(ステップS2)、また、制御変数i=0と設定する(ステップS3)。
【0017】
続いて、CPU10は、アドレス制御部40を制御して、記憶先アドレスを示すWA信号を、メモリM(i)〜M(i+31)に出力させる(ステップS4)。つまり、この時点では、記憶先アドレス「0番地」を示すWA信号が、メモリM0〜M31に出力される。
【0018】
そして、CPU10は、BUS選択部20を制御して、(n+1)個目のDUTの第(i+1)ピン〜第(i+32)ピンに与えるテストパターン用のフォーマットデータを、CPUバスBSを介してBUS選択部20に出力すると共に、BUS選択部20を制御して、上記フォーマットデータをメモリM(i)〜M(i+31)に出力させる(ステップS5)。つまり、この時点では、1個目のDUTの第1ピン〜第32ピンに与えるフォーマットデータが、メモリM0〜M31に出力される。
なお、32ビットのCPUバスBSにおいて、ビット0のバス線にはDUTの第(i+1)ピンに与えるテストパターン用のフォーマットデータが伝送され、ビット1のバス線にはDUTの第(i+2)ピンに与えるテストパターン用のフォーマットデータが伝送され、以下同様に、ビット31のバス線にはDUTの第(i+32)ピンに与えるテストパターン用のフォーマットデータが伝送される。
【0019】
ここで、32ビットのフォーマットデータの内、ビット0のフォーマットデータは、メモリM(i)のライトポートd0〜d31に入力され、ビット1のフォーマットデータはメモリM(i+1)のライトポートd0〜d31に入力され、以下同様に、ビット31のフォーマットデータは、メモリM(i+31)のライトポートd0〜d31に入力される。
【0020】
次に、CPU10は、書込制御部30を制御し、メモリM(i)〜M(i+31)に対して、ライトポートd(n)に入力されたフォーマットデータを書き込むように指示するWE信号を出力させる(ステップS6)。つまり、この時点では、メモリM0〜M31に対して、ライトポートd0に入力されたフォーマットデータを書き込むように指示するWE信号が出力される。これにより、メモリM0〜M31は、ライトポートd0のアドレス「0番地」に対応する記憶領域に、それぞれ対応付けられたビットのフォーマットデータを記憶する(ステップS7)。すなわち、メモリM(i)〜M(i+31)には、(n+1)個目のDUTの第(i+1)ピン〜第(i+32)ピンに与えるテストパターン用のフォーマットデータが記憶される。
【0021】
続いて、CPU10は、制御変数i=i+32を計算し(ステップS8)、このステップS8で算出した制御変数iが96より大きいか否かを判定する(ステップS9)。このステップS9において、制御変数iが96以下の場合(「No」)、CPU10は、ステップS4の動作に移行する。すなわち、ステップS9において、制御変数iが96より大きいと判定されるまで、ステップS4〜S9の動作が繰り返されることにより、メモリM0〜M31のライトポートd0のアドレス「0番地」に対応する記憶領域には、1個目のDUTの第1ピン〜第32ピンに与えるテストパターン用のフォーマットデータが記憶され、メモリ32〜63のライトポートd0のアドレス「0番地」に対応する記憶領域には、1個目のDUTの第33ピン〜第64ピンに与えるテストパターン用のフォーマットデータが記憶され、メモリ64〜95のライトポートd0のアドレス「0番地」に対応する記憶領域には、1個目のDUTの第65ピン〜第96ピンに与えるテストパターン用のフォーマットデータが記憶され、また、メモリ96〜127のライトポートd0のアドレス「0番地」に対応する記憶領域には、1個目のDUTの第97ピン〜第128ピンに与えるテストパターン用のフォーマットデータが記憶される。
【0022】
一方、ステップS9において、制御変数iが96より大きいと判定された場合(「Yes」)、CPU10は、フォーマットデータの記憶先アドレスをインクリメントする(ステップS10)。そして、CPU10は、記憶先アドレスが「4K番地」に達したか否かを判定し(ステップS11)、「4K番地」に達していない場合(「No」)、ステップS3の動作に移行する。すなわち、ステップS11において、記憶先アドレスが「4K番地」に達したと判定されるまで、ステップS3〜S11の動作が繰り返されることにより、メモリM0〜M31のライトポートd0のアドレス「0番地」〜「4K番地」に対応する記憶領域には、1個目のDUTの第1ピン〜第32ピンに与える4Kワード分のテストパターン用のフォーマットデータが記憶され、メモリ32〜63のライトポートd0のアドレス「0番地」〜「4K番地」に対応する記憶領域には、1個目のDUTの第33ピン〜第64ピンに与える4Kワード分のテストパターン用のフォーマットデータが記憶され、メモリ64〜95のライトポートd0のアドレス「0番地」〜「4K番地」に対応する記憶領域には、1個目のDUTの第65ピン〜第96ピンに与える4Kワード分のテストパターン用のフォーマットデータが記憶され、また、メモリ96〜127のライトポートd0のアドレス「0番地」〜「4K番地」に対応する記憶領域には、1個目のDUTの第97ピン〜第128ピンに与える4Kワード分のテストパターン用のフォーマットデータが記憶される。
【0023】
一方、ステップS11において、記憶先アドレスが「4K番地」に達したと判定された場合(「Yes」)、CPU10は、制御変数nをインクリメントし(ステップS12)、このステップS12で算出した制御変数nが32と等しいか否かを判定する(ステップS13)。このステップS13において、制御変数nが32と等しくない場合(「No」)、CPU10は、ステップS2の動作に移行する。すなわち、ステップS13において、制御変数nが32と等しいと判定されるまで、ステップS2〜S13の動作が繰り返されることにより、メモリM0〜M31には、32個分のDUTの第1ピン〜第32ピンに与える4Kワード分のテストパターン用のフォーマットデータが記憶され、メモリ32〜63には、32個分のDUTの第33ピン〜第64ピンに与える4Kワード分のテストパターン用のフォーマットデータが記憶され、メモリ64〜95には、32個分のDUTの第65ピン〜第96ピンに与える4Kワード分のテストパターン用のフォーマットデータが記憶され、また、メモリ96〜127には、32個分のDUTの第97ピン〜第128ピンに与える4Kワード分のテストパターン用のフォーマットデータが記憶される。
【0024】
一方、ステップS13において、制御変数nが32と等しいと判定された場合(「Yes」)、CPU10は、フォーマットデータの書き込み動作を終了する。
【0025】
以上がフォーマットデータの書き込み時の説明であるが、これらメモリM0〜M127に記憶されているフォーマットデータの読み出し時においては、アドレス制御部40が、CPU10による制御の下、各メモリM0〜M127に読出アドレスを示すRA信号を出力し、各メモリM0〜M127は、上記RA信号に基づいて、リードポートD0〜D31から32ビット分、つまり32個分のDUTの第1ピン〜第128ピンに与えるフォーマットデータを、セレクタ50〜53を介してフォーマット制御部60に出力する。
【0026】
また、これらメモリM0〜M127に記憶されているフォーマットデータを使用するか、またはALPGフォーマットデータを使用するかをセレクタ50〜53によって選択することができる。つまり、ALPGフォーマットデータと、DUT毎に個別のテストパターンを生成可能な、メモリM0〜M127から出力されるフォーマットデータとを、ピン毎に任意に選択可能であり、ALPGフォーマットデータを選択しているピンに対応するメモリにはフォーマットデータを書き込む必要はない。なお、従来の半導体集積回路試験装置についての詳細は、例えば下記特許文献1を参照されたい。
【特許文献1】特開2004−348892号公報
【発明の開示】
【発明が解決しようとする課題】
【0027】
ところで、上述したように、従来の半導体集積回路試験装置では、フォーマットデータを32ビット単位で伝送するため、DUTが128ピンである場合、BUS選択部20によって、CPUバスBSとデータバスBS1〜BS4とのバス接続を切り替える必要がある。従って、128ピンの全数に与えるテストパターン用のフォーマットデータをメモリに書き込む場合と、任意の少数のピンに与えるフォーマットデータをメモリに書き込む場合とでは、どちらも上記のバス接続の切り替えを行う必要があるため、トータルの書き込み時間は変わらない。
【0028】
具体的に説明すると、例えば、DUTの第1ピン、第33ピン、第65ピン、第97ピンの4ピン分のみに対応するフォーマットデータを4Kワード分書き込む場合、図6に示すように、まずメモリM0〜M31に書き込みを行なう第1サイクルにおいて、CPUバスBSとデータバスBS1とを接続し、CPUバスBSのビット0のバス線に、メモリM0のフォーマットデータ、つまりDUTの第1ピンに対応するフォーマットデータを伝送する。そして、メモリM32〜M63に書き込みを行なう第2サイクルにおいて、CPUバスBSとデータバスBS2とを接続し、CPUバスBSのビット0のバス線に、メモリM32のフォーマットデータ、つまりDUTの第33ピンに対応するフォーマットデータを伝送する。続いて、メモリM64〜M95に書き込みを行なう第3サイクルにおいて、CPUバスBSとデータバスBS3とを接続し、CPUバスBSのビット0のバス線に、メモリM64のフォーマットデータ、つまりDUTの第65ピンに対応するフォーマットデータを伝送する。さらに、メモリM96〜M127に書き込みを行なう第4サイクルにおいて、CPUバスBSとデータバスBS4とを接続し、CPUバスBSのビット0のバス線に、メモリM96のフォーマットデータ、つまりDUTの第97ピンに対応するフォーマットデータを伝送する。
【0029】
このように、わずか4ピン分だけに対応するフォーマットデータを書き込む場合であっても、全ピンに対応するフォーマットデータを書き込む場合と同様に、バス接続を切り替える必要がある。つまり、任意の少数のピンに与えるフォーマットデータをメモリに書き込む場合は、書き込むフォーマットデータが少ないにも関わらず、書き込み時間が長いという問題があった。
【0030】
本発明は、このような事情に鑑みてなされたものであり、フォーマットデータの書き込み時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供することを目的とする。
【課題を解決するための手段】
【0031】
上記課題を解決するために、本発明では、半導体集積回路試験装置に係る第1の解決手段として、被試験対象デバイスのピンに対応して設けられ、前記ピンに与える試験信号の波形を規定するフォーマットデータを記憶する記憶手段と、当該記憶手段に記憶された前記フォーマットデータを用いて前記試験信号を生成する試験信号生成手段とを備える半導体集積回路試験装置であって、前記被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと前記被試験対象デバイスにおける任意のピンとが対応付けられたフォーマットデータを出力するデータ出力手段と、当該データ出力手段から出力されたフォーマットデータの内、前記被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応する記憶手段に選択的に出力するビット選択手段とを具備することを特徴とする。
【0032】
また、本発明では、半導体集積回路試験装置に係る第2の解決手段として、上記第1の解決手段において、前記被試験対象デバイスのピンの内、前記フォーマットデータのビット数以下の任意のピンに対応する記憶手段にのみフォーマットデータを書き込む場合において、前記データ出力手段は、任意のピンと各ビットとが対応付けられたフォーマットデータを1回で出力することを特徴とする。
【0033】
また、本発明では、半導体集積回路試験装置に係る第3の解決手段として、上記第1の解決手段において、前記被試験対象デバイスの各ピンに対応する記憶手段の全てにフォーマットデータを書き込む場合において、前記データ出力手段は、全ての記憶手段にフォーマットデータが記憶されるまで、任意のピンと各ビットとが対応付けられたフォーマットデータを複数回に分割して出力することを特徴とする。
【0034】
また、本発明では、半導体集積回路試験装置に係る第4の解決手段として、上記第1〜3のいずれかの解決手段において、アルゴリズミック・パターン・ジェネレータ(ALPG)と、当該ALPGから出力されるALPGフォーマットデータと、前記記憶手段に記憶されているフォーマットデータとのいずれかを選択的に前記試験信号生成手段に出力するデータ選択手段とをさらに具備することを特徴とする。
【0035】
一方、本発明では、半導体集積回路試験方法に係る第1の解決手段として、被試験対象デバイスのピンに対応して当該ピンに与える試験信号の波形を規定するフォーマットデータを記憶し、当該記憶されたフォーマットデータを用いて前記試験信号を生成する半導体集積回路試験方法であって、前記被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと前記被試験対象デバイスにおける任意のピンとが対応付けられたフォーマットデータの内、前記被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応して記憶することを特徴とする。
【発明の効果】
【0036】
本発明によれば、フォーマットデータの書き込み時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供することが可能である。
【発明を実施するための最良の形態】
【0037】
以下、図面を参照して、本発明の一実施形態について説明する。図1は、本実施形態における半導体集積回路試験装置の試験信号生成回路の構成概略図である。なお、本実施形態における半導体集積回路試験装置として、128ピンのDUTを32個並列に試験を行なうものを想定して説明する。
【0038】
図1に示すように、本半導体集積回路試験装置の試験信号生成回路は、メモリM0〜M127、CPU(Central Processing Unit)1、書込制御部2、アドレス制御部3、ビット選択部B0〜B127、セレクタSL0〜SL127、及びフォーマット制御部4から概略構成されている。メモリM0〜M127は、それぞれ4Kワード×32ビットの容量を有し、フォーマットデータを書き込むライトポートとフォーマットデータを読み出すリードポートとを各々独立して制御できるデュアルポートメモリである。これらメモリM0〜M127は、DUTの第1ピン〜第128ピンの各ピンに対応して設けられており、32個分のDUTの第1ピン〜第128ピンに与えるテストパターンを生成するためのフォーマットデータを各々記憶する。
【0039】
CPU1は、ビット選択部B0〜B127、書込制御部2、アドレス制御部3、セレクタSL0〜SL127、及びフォーマット制御部4を統合的に制御するものであり、データ幅32ビットのCPUバスBSを介して、32ビットのフォーマットデータをビット選択部B0〜B127に出力する。なお、このCPU1は、各ビットとDUTにおける任意のピンとが対応付けられたフォーマットデータをメモリM0〜M127に書込む制御を行なうものである。
【0040】
ビット選択部B0〜B127は、CPU1による制御の下、上記CPUバスBSを介して入力される32ビットのフォーマットデータの内、DUTにおける任意のピンに対応付けられたビットのフォーマットデータを、上記任意のピンに対応するメモリに選択的に出力する。具体的には、ビット選択部B0は、32ビットのフォーマットデータの内、第1ピンに対応付けられたビットのフォーマットデータをメモリM0のライトポートd0〜d31に対応するデータ入力ピンに出力する。ビット選択部B1は、32ビットのフォーマットデータの内、第2ピンに対応付けられたビットのフォーマットデータをメモリM1のライトポートd0〜d31に対応するデータ入力ピンに出力する。以下同様に、ビット選択部B31は、32ビットのフォーマットデータの内、第32ピンに対応付けられたビットのフォーマットデータをメモリM31のライトポートd0〜d31に対応するデータ入力ピンに出力する。
【0041】
また、ビット選択部B32は、32ビットのフォーマットデータの内、第33ピンに対応付けられたビットのフォーマットデータをメモリM32のライトポートd0〜d31に対応するデータ入力ピンに出力する。ビット選択部B33は、32ビットのフォーマットデータの内、第34ピンに対応付けられたビットのフォーマットデータをメモリM33のライトポートd0〜d31に対応するデータ入力ピンに出力する。以下同様に、ビット選択部B63は、32ビットのフォーマットデータの内、第64ピンに対応付けられたビットのフォーマットデータをメモリM63のライトポートd0〜d31に対応するデータ入力ピンに出力する。
【0042】
また、ビット選択部B64は、32ビットのフォーマットデータの内、第65ピンに対応付けられたビットのフォーマットデータをメモリM64のライトポートd0〜d31に対応するデータ入力ピンに出力する。ビット選択部B65は、32ビットのフォーマットデータの内、第66ピンに対応付けられたビットのフォーマットデータをメモリM65のライトポートd0〜d31に対応するデータ入力ピンに出力する。以下同様に、ビット選択部B95は、32ビットのフォーマットデータの内、第96ピンに対応付けられたビットのフォーマットデータをメモリM95のライトポートd0〜d31に対応するデータ入力ピンに出力する。
【0043】
さらに、ビット選択部B96は、32ビットのフォーマットデータの内、第97ピンに対応付けられたビットのフォーマットデータをメモリM96のライトポートd0〜d31に対応するデータ入力ピンに出力する。ビット選択部B97は、32ビットのフォーマットデータの内、第98ピンに対応付けられたビットのフォーマットデータをメモリM97のライトポートd0〜d31に対応するデータ入力ピンに出力する。以下同様に、ビット選択部B127は、32ビットのフォーマットデータの内、第128ピンに対応付けられたビットのフォーマットデータをメモリM127のライトポートd0〜d31に対応するデータ入力ピンに出力する。
【0044】
書込制御部2は、CPU1による制御の下、メモリM0〜M127に対して、ライトポートd0〜d31の中から書き込みを行なうポートを指定し、当該ポートに入力されたフォーマットデータを記憶するように指示するライトイネーブル信号(WE信号)を出力する。アドレス制御部3は、CPU1による制御の下、メモリM0〜M127に対して、フォーマットデータの記憶先アドレスを示すライトアドレス信号(WA信号)を出力する一方、フォーマットデータの読出アドレスを示すリードアドレス信号(RA信号)を出力する。なお、このアドレス制御部3は、フォーマットデータのリード時において、CPU1から入力されるテストレート信号が有効となる(アサートされる)度に、読出アドレスをインクリメントしたRA信号を出力する。
【0045】
すなわち、メモリM0〜M127は、フォーマットデータのライト時において、アドレス制御部3によって指定された記憶先アドレスに、書込制御部2によって指定されたライトポートから入力されたフォーマットデータを記憶する一方、フォーマットデータのリード時においては、アドレス制御部3によって指定された読出アドレスに記憶されているフォーマットデータを、リードポートD0〜D31から32ビット分同時に出力する。より具体的には、メモリM0は、32個分のDUTの第1ピンに与えるテストパターン用のフォーマットデータをセレクタSL0に出力し、メモリM1は、32個分のDUTの第2ピンに与えるテストパターン用のフォーマットデータをセレクタSL1に出力し、以下同様に、メモリM127は、32個分のDUTの第128ピンに与えるテストパターン用のフォーマットデータをセレクタSL127に出力する。
【0046】
セレクタSL0〜SL127は、図示しないアルゴリズミック・パターン・ジェネレータ(ALPG)から入力されるデータセレクト信号(DS信号)に基づいて、ALPGから入力されるALPGフォーマットデータと、上記メモリM0〜M127から入力されるフォーマットデータとのいずれかを選択的にフォーマット制御部4に出力する。なお、ALPGは、DUTの第1ピンに与えるテストパターン用のALPGフォーマットデータをセレクタSL0に出力し、第2ピンに与えるテストパターン用のALPGフォーマットデータをセレクタSL1に出力し、以下同様に、第128ピンに与えるテストパターン用のALPGフォーマットデータをセレクタSL127に出力する。
【0047】
フォーマット制御部4は、セレクタSL0〜SL127から出力されるフォーマットデータ、またはALPGフォーマットデータと、CPU1から入力されるフォーマットモード信号(FM信号)、タイミングエッジ信号(TE信号)に基づいて、各DUTの第1ピン〜第128ピンに与えるテストパターンを生成する。なお、フォーマットモード信号は、上述したRZ信号、NRZ信号などを設定する信号であり、タイミングエッジ信号は、テストパターンの出力タイミングを制御する信号である。
【0048】
具体的には、このフォーマット制御部4は、セレクタSL0から出力されるフォーマットデータ、またはALPGフォーマットデータから、32個分のDUTの第1ピンに与えるテストパターンを生成して、当該テストパターンを32個のDUTの第1ピンに出力する。また、フォーマット制御部4は、セレクタSL1から出力されるフォーマットデータ、またはALPGフォーマットデータから、32個分のDUTの第2ピンに与えるテストパターンを生成して、当該テストパターンを32個のDUTの第2ピンに出力する。以下同様に、フォーマット制御部4は、セレクタSL127から出力されるフォーマットデータ、またはALPGフォーマットデータから、32個分のDUTの第128ピンに与えるテストパターンを生成して、当該テストパターンを32個のDUTの第128ピンに出力する。
【0049】
次に、このように構成された本実施形態における半導体集積回路試験装置の試験信号生成回路の動作について、図2のフローチャートを用いて説明する。なお、図2は、DUTの第1ピン、第33ピン、第65ピン、第97ピンの4ピン分のみに対応するフォーマットデータを4Kワード分書き込む場合の動作を示すものである。
【0050】
まず、CPU1は、制御変数n=0と設定し(ステップS20)、フォーマットデータの記憶先アドレスを「0番地」に設定する(ステップS21)。
【0051】
続いて、CPU1は、アドレス制御部3を制御して、記憶先アドレスを示すWA信号を、DUTの第1ピン、第33ピン、第65ピン、第97ピンに与えるテストパターン用のフォーマットデータを記憶するメモリ、つまりメモリM0、M32、M64、M96に出力させる(ステップS22)。つまり、この時点では、記憶先アドレス「0番地」を示すWA信号が、メモリM0、M32、M64、M96に出力される。
【0052】
そして、CPU1は、図3に示すように、CPUバスBSのビット0のバス線を介して、
DUTの第1ピンに対応するフォーマットデータ(つまりメモリM0の書込データ)を出力し、ビット1のバス線を介して、DUTの第33ピンに対応するフォーマットデータ(つまりメモリM32の書込データ)を出力し、ビット2のバス線を介して、DUTの第65ピンに対応するフォーマットデータ(つまりメモリM64の書込データ)を出力し、また、ビット3のバス線を介して、DUTの第97ピンに対応するフォーマットデータ(つまりメモリM96の書込データ)を出力する(ステップS23)。すなわち、CPU1は、第1ピンとビット0とが対応付けられ、第33ピンとビット1とが対応付けられ、第65ピンとビット2とが対応付けられ、また、第97ピンとビット3とが対応付けられたフォーマットデータを出力する。
【0053】
そして、CPU1は、DUTの第1ピン、第33ピン、第65ピン、第97ピンに与えるテストパターン用のフォーマットデータを記憶するメモリ、つまりメモリM0、M32、M64、M96に対応するビット制御部B0、B32、B64、B96を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力するように指示する(ステップS24)。これにより、ビット制御部B0は、第1ピンに対応付けられたビット0のフォーマットデータをメモリM0のライトポートd0〜d31に出力し、ビット制御部B32は、第33ピンに対応付けられたビット1のフォーマットデータをメモリM32のライトポートd0〜d31に出力し、ビット制御部B64は、第65ピンに対応付けられたビット2のフォーマットデータをメモリM64のライトポートd0〜d31に出力し、また、ビット制御部B96は、第97ピンに対応付けられたビット3のフォーマットデータをメモリM96のライトポートd0〜d31に出力する。
【0054】
次に、CPU1は、書込制御部2を制御し、メモリM0、M32、M64、M96に対して、ライトポートd(n)に入力されたフォーマットデータを書き込むように指示するWE信号を出力させる(ステップ25)。つまり、この時点では、メモリM0、M32、M64、M96に対して、ライトポートd0に入力されたフォーマットデータを書き込むように指示するWE信号が出力される。これにより、メモリM0、M32、M64、M96は、ライトポートd0のアドレス「0番地」に対応する記憶領域に、それぞれ対応付けられたビットのフォーマットデータを記憶する(ステップS26)。
【0055】
続いて、CPU1は、フォーマットデータの記憶先アドレスをインクリメントする(ステップS27)。そして、CPU1は、記憶先アドレスが「4K番地」に達したか否かを判定し(ステップS28)、「4K番地」に達していない場合(「No」)、ステップS22の動作に移行する。すなわち、ステップS28において、記憶先アドレスが「4K番地」に達したと判定されるまで、ステップS22〜S28の動作が繰り返されることにより、メモリM0のライトポートd0のアドレス「0番地」〜「4K番地」に対応する記憶領域には、1個目のDUTの第1ピンに対応する4Kワード分のフォーマットデータが記憶され、メモリM32のライトポートd0のアドレス「0番地」〜「4K番地」に対応する記憶領域には、1個目のDUTの第33ピンに対応する4Kワード分のフォーマットデータが記憶され、メモリM64のライトポートd0のアドレス「0番地」〜「4K番地」に対応する記憶領域には、1個目のDUTの第65ピンに対応する4Kワード分のフォーマットデータが記憶され、また、メモリM96のライトポートd0のアドレス「0番地」〜「4K番地」に対応する記憶領域には、1個目のDUTの第97ピンに対応する4Kワード分のフォーマットデータが記憶される。
【0056】
一方、ステップS28において、記憶先アドレスが「4K番地」に達したと判定された場合(「Yes」)、CPU1は、制御変数nをインクリメントし(ステップS29)、このステップS29で算出した制御変数nが32と等しいか否かを判定する(ステップS30)。このステップS30において、制御変数nが32と等しくない場合(「No」)、CPU1は、ステップS21の動作に移行する。すなわち、ステップS30において、制御変数nが32と等しいと判定されるまで、ステップS21〜S30の動作が繰り返されることにより、メモリM0には、32個分のDUTの第1ピンに対応する4Kワード分のフォーマットデータが記憶され、メモリM32には、32個分のDUTの第33ピンに対応する4Kワード分のフォーマットデータが記憶され、メモリM64には、32個分のDUTの第65ピンに対応する4Kワード分のフォーマットデータが記憶され、また、メモリM96には、32個分のDUTの第97ピンに対応する4Kワード分のフォーマットデータが記憶される。
【0057】
一方、ステップS30において、制御変数nが32と等しいと判定された場合(「Yes」)、CPU1は、フォーマットデータの書き込み動作を終了する。
【0058】
以上のように、本実施形態によれば、図3と図6とを比較してわかるように、例えばDUTの第1ピン、第33ピン、第65ピン、第97ピンの4ピン分のみに対応するフォーマットデータを4Kワード分書き込む場合、従来より書き込み時間を1/4に短縮することができる。つまり、任意の少数のピンに与えるフォーマットデータをメモリに書き込む場合における書き込み時間を短縮し、スループットの向上を図ることが可能である。
【0059】
なお、本実施形態において、32個のDUTの全128ピンに対応するフォーマットデータを4Kワード分書き込む場合は、まず、CPUバスBSのビット0〜ビット31のバス線を介して、DUTの第1ピン〜第32ピンに対応するフォーマットデータを出力し(つまり第1ピン〜第32ピンとビット0〜ビット31が対応付けられている)、メモリM0〜M31に対応するビット制御部B0〜B31を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力させる。
次に、CPUバスBSのビット0〜ビット31のバス線を介して、DUTの第33ピン〜第64ピンに対応するフォーマットデータを出力し(つまり第33ピン〜第64ピンとビット0〜ビット31が対応付けられている)、メモリM32〜M63に対応するビット制御部B32〜B63を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力させる。
次に、CPUバスBSのビット0〜ビット31のバス線を介して、DUTの第65ピン〜第96ピンに対応するフォーマットデータを出力し(つまり第65ピン〜第96ピンとビット0〜ビット31が対応付けられている)、メモリM64〜M96に対応するビット制御部B64〜B95を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力させる。
そして、CPUバスBSのビット0〜ビット31のバス線を介して、DUTの第97ピン〜第128ピンに対応するフォーマットデータを出力し(つまり第97ピン〜第128ピンとビット0〜ビット31が対応付けられている)、メモリM96〜M127に対応するビット制御部B96〜B127を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力させる。
【0060】
上記のような動作を、4Kワード分×32個のDUT分繰り返し行うことにより、32個のDUTの全128ピンに対応するフォーマットデータを4Kワード分書き込むことができる。従って、このように、32個のDUTの全128ピンに対応するフォーマットデータを4Kワード分書き込む場合は、従来と同様の書き込み時間となる。
【0061】
また、本実施形態によれば、DUTの全128ピンに同一のテストパターンを与える場合、つまり全メモリに同一のファーマットデータを書き込む場合、CPU1によって全ビット同一(例えば「0」)のフォーマットデータを出力し、ビット制御部B0〜B127を同時に制御して、各ビット制御部に入力されるフォーマットデータを選択的に出力させることにより、メモリM0〜M127に同時にフォーマットデータを書き込むことができる。従来では、全メモリに同一のファーマットデータを書き込む場合であっても、BUS選択部20によってバス接続の切り替えを繰り返さなくてはならない。よって、本実施形態によれば、このように全メモリに同一のファーマットデータを書き込む場合も、従来と比べてフォーマットデータの書き込み時間を1/4に短縮することが可能である。
【0062】
なお、上記実施形態では、128ピンのDUTを想定して説明したが、ピン数はこれに限定されず、またDUTの数も32個に限定されない。DUTのピン数や個数に応じて、フォーマットデータを記憶するメモリの数や容量を設定すれば良い。
【図面の簡単な説明】
【0063】
【図1】本発明の一実施形態における半導体集積回路試験装置の構成概略図である。
【図2】本発明の一実施形態における半導体集積回路試験装置の動作を示すフローチャート図である。
【図3】本発明の一実施形態における半導体集積回路試験装置における動作説明図である。
【図4】従来における半導体集積回路試験装置の構成概略図である。
【図5】従来における半導体集積回路試験装置の動作を示すフローチャート図である。
【図6】従来における半導体集積回路試験装置の動作説明図である。
【符号の説明】
【0064】
M0〜M127…メモリ、1…CPU(Central Processing Unit)、2…書込制御部、3…アドレス制御部、B0〜B127…ビット選択部、SL0〜SL127…セレクタ、4…フォーマット制御部



【出願人】 【識別番号】000006507
【氏名又は名称】横河電機株式会社
【出願日】 平成18年6月27日(2006.6.27)
【代理人】 【識別番号】100064908
【弁理士】
【氏名又は名称】志賀 正武

【識別番号】100108578
【弁理士】
【氏名又は名称】高橋 詔男

【識別番号】100089037
【弁理士】
【氏名又は名称】渡邊 隆

【識別番号】100101465
【弁理士】
【氏名又は名称】青山 正和

【識別番号】100094400
【弁理士】
【氏名又は名称】鈴木 三義

【識別番号】100107836
【弁理士】
【氏名又は名称】西 和哉

【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦


【公開番号】 特開2008−8635(P2008−8635A)
【公開日】 平成20年1月17日(2008.1.17)
【出願番号】 特願2006−176295(P2006−176295)