Warning: copy(htaccessbak): failed to open stream: No such file or directory in /home/jtokkyo/public_html/header.php on line 10
加速度センサおよびその製造方法 - 特開2008−46089 | j-tokkyo
トップ :: G 物理学 :: G01 測定;試験

【発明の名称】 加速度センサおよびその製造方法
【発明者】 【氏名】仲谷 吾郎

【要約】 【課題】小型化を図ることができる、加速度センサおよびその製造方法を提供する。

【構成】加速度センサは、ピエゾ抵抗型の加速度センサであり、センサチップ2を備えている。このセンサチップ2では、半導体素子が作り込まれた半導体基板21上に、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37が設けられている。すなわち、半導体素子と第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37とが、1つのセンサチップ2に集約して形成されている。
【特許請求の範囲】
【請求項1】
基板に作り込まれた半導体素子と、
前記基板上に形成された配線層と、
前記基板上に形成され、前記配線層の一部からなり、加速度の作用により抵抗率が変化するピエゾ抵抗素子とを含むことを特徴とする、加速度センサ。
【請求項2】
前記配線層上に形成され、前記配線層を保護するための配線保護膜と、
前記ピエゾ抵抗素子上の前記配線保護膜の一部からなり、加速度の作用により前記ピエゾ抵抗素子に応力を作用させるための錘とをさらに含むことを特徴とする、請求項1に記載の加速度センサ。
【請求項3】
前記配線層の下方に隣接して形成された層間膜をさらに含み、
前記ピエゾ抵抗素子および前記錘は、前記配線保護膜および前記層間膜をエッチングして形成されたキャビティに配置されており、
前記ピエゾ抵抗素子は、前記キャビティの側面間に架設されていることを特徴とする、請求項2に記載の加速度センサ。
【請求項4】
前記配線保護膜上に形成され、前記キャビティを閉鎖するフィルム層をさらに含むことを特徴とする、請求項3に記載の加速度センサ。
【請求項5】
前記ピエゾ抵抗素子は、直線状に延びていることを特徴とする、請求項1ないし4のいずれかに記載の加速度センサ。
【請求項6】
前記ピエゾ抵抗素子は、前記基板の表面と平行なX方向に延びる第1のピエゾ抵抗素子と、前記基板の表面と平行かつ前記X方向と直交するY方向に延びる第2のピエゾ抵抗素子とを含むことを特徴とする、請求項5に記載の加速度センサ。
【請求項7】
半導体素子が作り込まれた基板上に層間膜を形成する層間膜形成工程と、
前記層間膜上に配線層を形成する配線層形成工程と、
前記配線層上に前記配線層を保護するための配線保護膜を形成する配線保護膜形成工程と、
前記配線保護膜および前記層間膜をエッチングして、前記配線層の一部からなるピエゾ抵抗素子、および前記ピエゾ抵抗素子上の前記配線保護膜の一部からなる錘を形成するエッチング工程とを含むことを特徴とする、加速度センサの製造方法。
【発明の詳細な説明】【技術分野】
【0001】
この発明は、加速度センサおよびその製造方法に関する。
【背景技術】
【0002】
最近、MEMS(Micro Electro Mechanical Systems)技術を応用したセンサ(MEMSセンサ)の携帯電話機への搭載が開始されたことから、そのMEMSセンサの注目度が高まっている。MEMSセンサの代表的なものとして、物体の加速度を検出するための加速度センサが知られている。
図4は、従来の加速度センサの構成を模式的に示す断面図である。
【0003】
この図4に示す加速度センサ101は、セラミックスパッケージ102およびシールド板103により形成されるキャビティに、加速度の算出および補正のための回路を有する回路チップ104と、ピエゾ抵抗素子(図示せず)を有するセンサチップ105と、タングステンからなる錘106とを備えている。
セラミックスパッケージ102は、たとえば、6枚のセラミックス基板102A〜102Fを積層した6層構造を有している。下3枚のセラミックス基板102A,102B,102Cは、平面視で同じサイズの矩形状に形成されている。上3枚のセラミックス基板102D,102E,102Fは、平面視において、セラミックス基板102A,102B,102Cと同じ外形を有し、それぞれ中央部に矩形状の開口が形成されている。セラミックス基板102C上に積層されるセラミックス基板102Dの開口は、そのセラミックス基板102D上に積層されるセラミックス基板102Eの開口よりも小さい。また、セラミックス基板102Eの開口は、そのセラミックス基板102E上に積層されるセラミックス基板102Fの開口よりも小さい。
【0004】
セラミックス基板102Dの上面には、複数のパッド107が配置されている。各パッド107は、回路チップ104およびセンサチップ105とそれぞれボンディングワイヤ108を介して電気的に接続される。また、セラミックス基板102Dの上面には、各パッド107から延びる配線109が形成されている。各配線109は、下3枚のセラミックス基板102A,102B,102Cを上下に貫通するビア110を介して、最下層のセラミックス基板102Aの下面に配置された電極111に接続されている。
【0005】
シールド板103は、最上層のセラミックス基板102Fの開口を閉塞するように、そのセラミックス基板102Fの上面に接合されている。
回路チップ104は、シリコンチップからなる。この回路チップ105は、そのデバイス形成領域側の表面を上方に向けた状態で、セラミックス基板102Cの上面に銀ペーストを介して接合されている。
【0006】
センサチップ105は、シリコンチップを、その裏面側(デバイス形成領域側の表面と反対側)からエッチングすることにより形成されている。このセンサチップ105は、シリコンチップのデバイス形成領域側の表面を含む薄層部分からなり、ピエゾ抵抗素子が作り込まれたメンブレン112と、メンブレン112の下面周縁部に設けられた枠状の支持部113と、メンブレン112の下面中央部に設けられ、下方ほど狭まる四角錐台形状の錘保持分114とを一体的に備えている。
【0007】
そして、センサチップ105は、支持部113の各角部と回路チップ104の表面との間に介在されたチップ間スペーサ115により、回路チップ104の上方に、その回路チップ104の表面に対して所定間隔を隔てて支持されている。
錘106は、錘保持分114の下面に接着剤により固定され、回路チップ104とセンサチップ105との間において、回路チップ104およびチップ間スペーサ115と非接触状態に配置されている。
【0008】
この加速度センサに加速度が作用し、錘106が振れると、メンブレン112が変形し、メンブレン112に設けられたピエゾ抵抗素子に応力が作用する。ピエゾ抵抗素子は、その作用する応力に比例して抵抗率が変化する。そのため、ピエゾ抵抗素子の抵抗率変化量に基づいて、加速度センサに作用した加速度を求めることができる。
【特許文献1】特開2005−351716号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
ところが、従来の加速度センサでは、回路チップ104、センサチップ105および錘106を個別に設けているため、小型化が困難であるという問題がある。
そこで、この発明の目的は、小型化を図ることができる、加速度センサおよびその製造方法を提供することである。
【課題を解決するための手段】
【0010】
前記の目的を達成するための請求項1記載の発明は、基板に作り込まれた半導体素子と、前記基板上に形成された配線層と、前記基板上に形成され、前記配線層の一部からなり、加速度の作用により抵抗率が変化するピエゾ抵抗素子とを含むことを特徴とする、加速度センサである。
この構成によれば、半導体素子が作り込まれた基板上に、配線層の一部からなるピエゾ抵抗素子が設けられている。基板に作り込まれた半導体素子を用いて、ピエゾ抵抗素子の抵抗率の変化量に応じた信号を生成する回路を形成すれば、加速度センサに加速度が作用したときに、その回路から出力される信号に基づいて、加速度センサに作用した加速度を求めることができる。
【0011】
そして、基板上にピエゾ抵抗素子が形成されることにより、半導体素子とピエゾ抵抗素子とが1つのチップに集約されている。したがって、このチップを用いることにより、従来の加速度センサに備えられている回路チップを不要とすることができ、加速度センサの小型化を図ることができる。
請求項2に記載の発明は、前記配線層上に形成され、前記配線層を保護するための配線保護膜と、前記ピエゾ抵抗素子上の前記配線保護膜の一部からなり、加速度の作用により前記ピエゾ抵抗素子に応力を作用させるための錘とをさらに含むことを特徴とする、請求項1に記載の加速度センサである。
【0012】
この構成によれば、配線層を保護するための配線保護膜の一部により、ピエゾ抵抗素子に応力を作用させる錘が形成されている。したがって、半導体素子とピエゾ抵抗素子とが集約されたチップと別に錘を設ける必要がないので、加速度センサのさらなる小型化を図ることができる。
請求項3に記載の発明は、前記配線層の下方に隣接して形成された層間膜をさらに含み、前記ピエゾ抵抗素子および前記錘は、前記配線保護膜および前記層間膜をエッチングして形成されたキャビティに配置されており、前記ピエゾ抵抗素子は、前記キャビティの側面間に架設されていることを特徴とする、請求項2に記載の加速度センサである。
【0013】
この構成によれば、ピエゾ抵抗素子および錘は、配線保護膜および層間膜をエッチングして形成されたキャビティに配置されている。そして、ピエゾ抵抗素子は、キャビティの側面間に架設され、このピエゾ抵抗素子上に、錘が保持されている。そのため、加速度センサに作用する加速度が小さくても、錘が確実に振れ、ピエゾ抵抗素子の抵抗率が変化する。したがって、微小な加速度を良好に検出することができる。
【0014】
請求項4に記載の発明は、前記配線保護膜上に形成され、前記キャビティを閉鎖するフィルム層をさらに含むことを特徴とする、請求項3に記載の加速度センサである。
この構成によれば、キャビティを閉鎖するフィルム層が設けられている。このフィルム層により、配線保護膜と層間膜との積層方向における錘の振れ量を規制することができる。そのため、錘が大きく振れすぎることを防止することができ、その振れすぎによるピエゾ抵抗素子の破壊などを防止することができる。
【0015】
なお、前記ピエゾ抵抗素子は、十字状や格子状に形成されていてもよいし、請求項5に記載のように、直線状に延びていてもよい。
前記ピエゾ抵抗素子が直線状に延びている構成では、請求項6に記載のように、前記基板の表面と平行なX方向に延びる第1のピエゾ抵抗素子と、前記基板の表面と平行かつ前記X方向と直交するY方向に延びる第2のピエゾ抵抗素子とを含むことが好ましい。この場合、第1および第2のピエゾ抵抗素子上に錘が設けられていれば、加速度センサにX方向の加速度が作用したときには、第2のピエゾ抵抗素子の抵抗率が変化し、加速度センサにY方向の加速度が作用したときには、第1のピエゾ抵抗素子の抵抗率が変化する。そのため、加速度センサに作用するX方向およびY方向の加速度を良好に検出することができる。
【0016】
請求項7に記載の発明は、半導体素子が作り込まれた基板上に層間膜を形成する層間膜形成工程と、前記層間膜上に配線層を形成する配線層形成工程と、前記配線層上に前記配線層を保護するための配線保護膜を形成する配線保護膜形成工程と、前記配線保護膜および前記層間膜をエッチングして、前記配線層の一部からなるピエゾ抵抗素子、および前記ピエゾ抵抗素子上の前記配線保護膜の一部からなる錘を形成するエッチング工程とを含むことを特徴とする、加速度センサの製造方法である。
【0017】
この方法により、請求項3に記載の加速度センサを得ることができる。
【発明を実施するための最良の形態】
【0018】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の一実施形態に係る加速度センサの構成を模式的に示す断面図である。
加速度センサ1は、ピエゾ抵抗型の加速度センサである。この加速度センサ1は、後述する半導体素子およびピエゾ抵抗素子が集約して形成されたセンサチップ2を備えている。
【0019】
センサチップ2は、リードフレーム3のアイランド部4にダイボンディングされている。このセンサチップ2の表面には、複数のパッド5が設けられている。このパッド5は、ボンディングワイヤ6を介して、リードフレーム3のリード部7に電気的に接続(ワイヤボンディング)されている。
そして、センサチップ2は、リードフレーム3およびボンディングワイヤ6とともに、樹脂パッケージ8により封止されている。リードフレーム3のリード部7の一部は、樹脂パッケージ8から露出し、プリント配線基板などとの外部接続部(アウターリード部)として機能する。
【0020】
図2は、センサチップ2の構造を模式的に示す断面図である。
センサチップ2は、半導体基板21を備えている。この半導体基板21の表層部には、たとえば、ドレイン領域22およびソース領域23を備えるMOSトランジスタなどの半導体素子が作り込まれている。
半導体基板21上には、ゲート酸化膜24が形成されている。このゲート酸化膜24上には、ドレイン領域22とソース領域23との間のチャネル領域に対向して、ポリシリコンからなるゲート電極25が形成されている。
【0021】
ゲート酸化膜24およびゲート電極25上には、SiO(酸化シリコン)からなる第1層間膜26が積層されている。第1層間膜26上には、SiN(窒化シリコン)からなる第2層間膜27が積層されている。第2層間膜27上には、第1配線層28がパターン形成されている。第1配線層28は、第2層間膜27側からTi(チタン)層、TiN(窒化チタン)層、Al(アルミニウム)とCu(銅)との合金からなるAl−Cu層、Ti層およびTiN層を積層した5層構造を有している。
【0022】
第2層間膜27および第1配線層28上には、SiOからなる配線保護膜29が積層されている。配線保護膜29上には、第2配線層30がパターン形成されている。第2配線層30は、第1配線層28と同様に、配線保護膜29側からTi層、TiN層、Al−Cu層、Ti層およびTiN層を積層した5層構造を有している。
配線保護膜29および第2配線層30上には、SiNからなるパッシベーション膜31が積層されている。パッシベーション膜31には、第2配線層30の一部をパッド5として露出させるための開口32が形成されている。
【0023】
また、第2層間膜27、配線保護膜29およびパッシベーション膜31の積層構造部分には、それらを部分的に上下に貫通して除去することにより、たとえば、2つの平面視矩形状のキャビティ33,34が形成されている。
一方のキャビティ33には、第1配線層28の一部で構成される第1ピエゾ抵抗素子35と、配線保護膜29の一部で構成される第1錘36とが設けられている。第1ピエゾ抵抗素子35は、半導体基板21の表面と平行なX方向に延び、キャビティ33のX方向に互いに対向する側面間に架設されている。第1錘36は、第1ピエゾ抵抗素子35上に支持されている。
【0024】
他方のキャビティ34には、第1配線層28の一部で構成される第2ピエゾ抵抗素子37と、配線保護膜29の一部で構成される第2錘38とが設けられている。第2ピエゾ抵抗素子37は、半導体基板21の表面と平行かつX方向と直交するY方向に延び、キャビティ33のY方向に互いに対向する側面間に架設されている。第2錘38は、第2ピエゾ抵抗素子37上に支持されている。
【0025】
そして、パッシベーション膜31上には、たとえば、ドライフィルムからなるフィルム層39が形成されている。キャビティ33,34は、そのフィルム層39によって閉鎖されている。フィルム層39には、パッシベーション膜31の開口32と連通する開口40が形成されている。したがって、パッド5には、フィルム層39の開口40およびパッシベーション膜31の開口32を介して、ボンディングワイヤ6(図1参照)を接続することができる。
【0026】
なお、フィルム層39は、ドライフィルムに限らず、ガラス材料を用いて形成されていてもよい。
この加速度センサ1にX方向の加速度が作用すると、Y方向に延びる第2ピエゾ抵抗素子37に支持された第2錘38がX方向に振れる。この第2錘38の振れにより、第2ピエゾ抵抗素子37にねじれによる応力が生じる。第2ピエゾ抵抗素子37に応力が生じると、その応力に比例して第2ピエゾ抵抗素子37の抵抗率が変化し、この抵抗率の変化に応じた信号が半導体基板21に入力される。そして、半導体基板21に作り込まれた素子からなる回路の働きにより、第2ピエゾ抵抗素子37の抵抗率の変化量に応じた信号が生成され、この信号が、パッド5およびボンディングワイヤ6を介して、外部接続部として機能するリード部7に出力される。そのため、リード部7から出力される信号に基づいて、加速度センサ1に作用したX方向の加速度の大きさを求めることができる。
【0027】
また、この加速度センサ1にY方向の加速度が作用すると、X方向に延びる第1ピエゾ抵抗素子35に支持された第1錘36がY方向に振れる。この第1錘36の振れにより、第1ピエゾ抵抗素子35にねじれによる応力が生じる。第1ピエゾ抵抗素子35に応力が生じると、その応力に比例して第1ピエゾ抵抗素子35の抵抗率が変化し、この抵抗率の変化に応じた信号が半導体基板21に入力される。そして、半導体基板21に作り込まれた素子からなる回路の働きにより、第1ピエゾ抵抗素子35の抵抗率の変化量に応じた信号が生成され、この信号が、パッド5およびボンディングワイヤ6を介して、外部接続部として機能するリード部7に出力される。そのため、リード部7から出力される信号に基づいて、加速度センサ1に作用したY方向の加速度の大きさを求めることができる。
【0028】
さらにまた、この加速度センサ1にX方向およびY方向と直交するZ方向(半導体基板21の表面と直交する方向)の加速度が作用すると、第1ピエゾ抵抗素子35に支持された第1錘36および第2ピエゾ抵抗素子37に支持された第2錘38がZ方向に振れる。第1錘36および第2錘38の振れにより、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37に湾曲による応力が生じる。第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37に応力が生じると、その応力に比例して第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37の抵抗率が変化し、この抵抗率の変化に応じた信号が半導体基板21に入力される。そして、半導体基板21に作り込まれた素子からなる回路の働きにより、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37の抵抗率の変化量に応じた信号が生成され、この信号が、パッド5およびボンディングワイヤ6を介して、外部接続部として機能するリード部7に出力される。そのため、リード部7から出力される信号に基づいて、加速度センサ1に作用したZ方向の加速度の大きさを求めることができる。
【0029】
図3A〜図3Fは、センサチップ2を製造する際の各工程を模式的に示す断面図である。
まず、図3Aに示すように、熱酸化処理により、半導体素子(ドレイン領域22およびソース領域23)が作り込まれた半導体基板21上にゲート酸化膜24が形成される。つづいて、ゲート酸化膜24上にゲート電極25が形成される。その後、プラズマCVD(Chemical Vapor Deposition:化学蒸着)法により、第1層間膜26および第2層間膜27が順に形成される(層間膜形成工程)。
【0030】
次に、図3Bに示すように、第2層間膜27上に、スパッタ法により、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37を含む第1配線層28が形成される(配線層形成工程)。
その後、図3Cに示すように、第2層間膜27および第1配線層28上に、プラズマCVD法により、配線保護膜29が形成される(配線保護膜形成工程)。つづいて、スパッタ法により、第2配線層30が形成される。さらに、配線保護膜29および第2配線層30上に、プラズマCVD法により、パッシベーション膜31が形成される。
【0031】
次いで、図3Dに示すように、ドライエッチングにより、パッシベーション膜31が選択的に除去される。具体的には、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37の各上方において、パッシベーション膜31が平面視矩形環状に除去されることにより、それぞれ環状開口41,42が形成される。平面視において、環状開口41,42の外形は、それぞれキャビティ33,34の外形に対応している。また、その環状開口41,42に囲まれる各領域において、図3Eに示すように、多数の矩形状開口43が形成される。さらに、図3Dに示すように、第2配線層30上の一部が除去されることにより、パッド5を露出させる開口32が形成される。
【0032】
その後、図3Dに示すように、パッシベーション膜31をマスクとするドライエッチングによって、配線保護膜29に、パッシベーション膜31の環状開口41,42にそれぞれ連通する環状溝44,45が形成される。また、図示しないが、各矩形状開口43に連通する矩形状溝が形成される(エッチング工程)。
つづいて、図3Fに示すように、ドライエッチングにより、配線保護膜29の環状溝44,45に囲まれる部分上のパッシベーション膜31が除去される。また、そのドライエッチングにより、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37の各下方において、第2層間膜27が平面視で環状開口41,42の外形に一致する矩形状に除去される。すなわち、エッチングガスが、環状開口41および環状溝44、環状開口42および環状溝45、ならびに各矩形状開口43および図示しない矩形状溝を通して、第2層間膜27に供給され、そのエッチングガスの作用およびSiNが有する等方性により、第2層間膜27が矩形状にエッチングされる(エッチング工程)。この結果、第2層間膜27、配線保護膜29およびパッシベーション膜31の積層構造部分に、キャビティ33,34が形成されるとともに、キャビティ33に第1ピエゾ抵抗素子35および第1錘36が形成され、キャビティ34に第2ピエゾ抵抗素子37および第2錘38が形成される。
【0033】
なお、このように、第2層間膜27、配線保護膜29およびパッシベーション膜31をウエットエッチングにより加工することも可能であるが、ウエットエッチングにより加工する手法では、第1ピエゾ抵抗素子35などの薄膜構造物が形成された半導体基板21をエッチング液中から引き上げるときに、エッチング液の抵抗によって、薄膜構造物が破壊されるおそれがある。これに対し、ドライエッチングにより加工する手法では、薄膜構造物の破壊を生じるおそれがない。
【0034】
その後は、パッシベーション膜31上にフィルム層39が形成される。これにより、図2に示すセンサチップ2が得られる。そして、そのセンサチップ2をリードフレーム3にボンディングし、それらを樹脂パッケージ8で封止することにより、図1に示す加速度センサ1が得られる。
以上のように、センサチップ2では、半導体素子が作り込まれた半導体基板21上に、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37が設けられている。すなわち、半導体素子と第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37とが、1つのセンサチップ2に集約して形成されている。したがって、このセンサチップ2を用いることにより、従来の加速度センサに備えられている回路チップを不要とすることができ、加速度センサ1の小型化を図ることができる。
【0035】
さらに、第1配線層28を保護するための配線保護膜29の一部により、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37にそれぞれ応力を作用させる第1錘36および第2錘38が形成されている。したがって、センサチップ2と別に錘を設ける必要がないので、加速度センサ1のさらなる小型化を図ることができる。
そして、センサチップ2では、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37は、それぞれキャビティ33,34の側面間に架設され、それらの第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37上にそれぞれ第1錘36および第2錘38が保持されている。そのため、加速度センサ1にX方向の微小な加速度が作用したときでも、第2錘38が確実に振れ、第2ピエゾ抵抗素子37の抵抗率が変化する。また、加速度センサ1にY方向の微小な加速度が作用したときでも、第1錘36が確実に振れ、第1ピエゾ抵抗素子35の抵抗率が変化する。したがって、X方向およびY方向の微小な加速度を良好に検出することができる。
【0036】
また、パッシベーション膜31上に、キャビティ33,34を閉鎖するフィルム層39が設けられている。このフィルム層39により、Z方向における第1錘36および第2錘38の振れ量を規制することができる。そのため、第1錘36および第2錘38が大きく振れすぎることを防止することができ、その振れすぎによる第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37の破壊などを防止することができる。
【0037】
なお、この実施形態では、第1ピエゾ抵抗素子35がX方向に直線状に延び、第2ピエゾ抵抗素子37がY方向に直線状に延びた構成を取り上げたが、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37を十字状や格子状に形成して、加速度センサ1に作用するX方向およびY方向のどちらの方向の加速度に対しても、第1錘36および第2錘38が振れるようにしてもよい。この場合、第1ピエゾ抵抗素子35および第2ピエゾ抵抗素子37の一方を省略してもよい。
【0038】
また、4つのキャビティが形成され、そのうちの2つのキャビティには、第1ピエゾ抵抗素子35および第1錘36が設けられ、残りの2つのキャビティには、第2ピエゾ抵抗素子37および第2錘38が設けられてもよい。この場合、2つの第1ピエゾ抵抗素子35の抵抗率の変化量の差分に基づいて、Y方向およびZ方向の加速度を精度よく検出することができる。また、2つの第2ピエゾ抵抗素子37の抵抗率の変化量の差分に基づいて、X方向およびZ方向の加速度を精度よく検出することができる。
【0039】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【0040】
【図1】この発明の一実施形態に係る加速度センサの構成を模式的に示す断面図である。
【図2】センサチップの構造を模式的に示す断面図である。
【図3A】センサチップの製造工程を説明するための模式的な断面図である。
【図3B】図3Aの次の工程を示す模式的な断面図である。
【図3C】図3Bの次の工程を示す模式的な断面図である。
【図3D】図3Cの次の工程を示す模式的な断面図である。
【図3E】図3Dの工程で形成される矩形状開口について説明するための図解的な平面図である。
【図3F】図3Dの次の工程を示す模式的な断面図である。
【図4】従来の加速度センサの構成を模式的に示す断面図である。
【符号の説明】
【0041】
1 加速度センサ
2 センサチップ
21 半導体基板
22 ドレイン領域
23 ソース領域
27 第2層間膜(層間膜)
28 第1配線層
29 配線保護膜
33 キャビティ
34 キャビティ
35 第1ピエゾ抵抗素子
36 第1錘
37 第2ピエゾ抵抗素子
38 第2錘
39 フィルム層
【出願人】 【識別番号】000116024
【氏名又は名称】ローム株式会社
【出願日】 平成18年8月21日(2006.8.21)
【代理人】 【識別番号】100087701
【弁理士】
【氏名又は名称】稲岡 耕作

【識別番号】100101328
【弁理士】
【氏名又は名称】川崎 実夫


【公開番号】 特開2008−46089(P2008−46089A)
【公開日】 平成20年2月28日(2008.2.28)
【出願番号】 特願2006−224433(P2006−224433)