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【発明の名称】 半導体素子のCMOS及びその製造方法
【発明者】 【氏名】林 寛 容
【氏名】趙 興 在
【氏名】朴 大 奎
【氏名】呂 寅 碩
【課題】ゲート酸化膜表面に窒化膜を形成することで素子の特性、収率及び信頼性を向上させる半導体素子のCMOS及びその製造方法を提供する。

【解決手段】周辺回路部のnウェル57及びpウェル及びセル部のpウェル55が備えられる半導体基板51上にゲート酸化膜59を形成するステップと、前記周辺回路部のnウェルとセル部のpウェル上部のゲート酸化膜表面を窒化させるステップと、前記ゲート酸化膜上にゲート電極69を形成するステップとからなる。
【特許請求の範囲】
【請求項1】 周辺回路部のnウェル及びpウェル及びセル部のpウェルが備えられる半導体基板上にゲート酸化膜を形成するステップと、前記周辺回路部のnウェルとセル部のpウェル上部のゲート酸化膜表面を窒化させるステップと、前記ゲート酸化膜上にゲート電極を形成するステップとからなることを特徴とする半導体素子のCMOS製造方法。
【請求項2】 前記ゲート酸化膜は、5〜100Åの厚さで形成することを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
【請求項3】 前記周辺回路部のnウェルとセル部のpウェル上部のゲート酸化膜表面を窒化させるステップで、前記ゲート酸化膜を、0〜400℃の温度、5〜20mTorrのチャンバ真空度、100〜700WのRFプラズマパワーを用いた条件下で50〜100秒の間DPN(Decoupled Plasma Nitridation)処理し、さらに後続熱処理工程を行って、前記ゲート酸化膜表面を窒化させることを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
【請求項4】 前記DPN処理時、N、NH、N0、NF及びNO気体のうちから選択された一つの気体を流量10〜500sccm(standard cc/min)にて流すことを特徴とする請求項3に記載の半導体素子のCMOS製造方法。
【請求項5】 前記後続熱処理工程は、N、Ar及び真空のうちから選択された少なくとも一つ、又はこれらの混合ガスの雰囲気で、100〜800℃の温度で1〜30分間行うことを特徴とする請求項3に記載の半導体素子のCMOS製造方法。
【請求項6】 前記ゲート酸化膜を、高誘電膜に形成することを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
【請求項7】 前記高誘電膜は、Al、HfO、Hf、SiO、Zr、及びSiOのうちから選択された一つによって誘電膜に形成することを特徴とする請求項6に記載の半導体素子のCMOS製造方法。
【請求項8】 前記ゲート電極は、多結晶シリコン層/金属層の積層構造にて形成することを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
【請求項9】 前記多結晶シリコン層は、4.1〜4.3eVの仕事関数を有するn型不純物がドーピングされた多結晶シリコン層にて形成することを特徴とする請求項8に記載の半導体素子のCMOS製造方法。
【請求項10】 前記金属層は、W/WN層にて形成することを特徴とする請求項8に記載の半導体素子のCMOS製造方法。
【請求項11】 前記ゲート電極は、第1及び第2金属層の積層構造にて形成することを特徴とする請求項1に記載の半導体素子のCMOS製造方法。
【請求項12】 前記第1金属層は、4.1〜4.3eVの仕事関数を有するTaN、TaSi及びTaのうちから選択された一つの金属層にて形成することを特徴とする請求項11に記載の半導体素子のCMOS製造方法。
【請求項13】 前記第2金属層は、W/WN層にて形成することを特徴とする請求項11に記載の半導体素子のCMOS製造方法。
【請求項14】 周辺回路部のnウェルとpウェル及びセル部のpウェルが備えられる半導体基板と、前記半導体基板上に形成されるゲート酸化膜と、前記周辺回路部のnウェルとセル部のpウェル上部の表面に、ゲート酸化膜表面を窒化させて形成される窒化膜と、前記ゲート酸化膜上に形成されたゲート電極とからなることを特徴とする半導体素子のCMOS。
【発明の詳細な説明】【0001】
【発明の属する技術分野】本発明は、半導体素子のCMOS(Complementary MetalOxide Semiconductor)及びその製造方法に関するものであり、特に、セル(Cell)部NMOSと周辺回路部PMOSのゲート酸化膜をDPN(Decoupled Plasma Nitridation)処理してゲート酸化膜表面に窒化膜を形成することで素子の特性、収率及び信頼性を向上させる半導体素子のCMOS及びその製造方法に関する。
【0002】
【従来の技術】一般に、CMOSは消費電力特性に優れるPMOSと、高速動作特性に優れるNMOSを対称に構成したもので、集積度が低く製造工程が複雑であるが、消費電力が著しく少ないという利点がある。
【0003】図1は、半導体メモリ素子のセル部と周辺回路部を示した平面図である。先ず、CMOSでセル部100のNMOSは素子の動作時オフ電流を減らすためにしきい電圧を約+1Vにしなければならず、周辺回路部200のPMOSとNMOSは動作速度を大きくするために各々しきい電圧が約−/+0.5V以下にしなければならないので、個別的なマスク作業と過剰イオン注入工程が必要でその製造工程が複雑である。
【0004】また、CMOSのゲート電極は、主に高融点、薄膜形成の容易性、線パターン形成の容易性、酸化雰囲気に対する安定性及び平坦化が容易である等の特性を有する多結晶シリコン層に形成する。前記ゲート電極は、NMOS及びPMOS領域に全てn多結晶シリコンを用いているが、PMOS領域ではカウントドーピングによるベリッドチャネル(Buried channel)が形成されるのでショート(short)チャネル効果及び漏洩電流が増大されるという問題点がある。
【0005】近年、このような問題点を解決するためにゲート電極をNMOS領域にはn多結晶シリコンに形成し、PMOS領域にp多結晶シリコンに形成するデュアルゲート電極を用いてNMOS及びPMOS領域の全てに表面チャネルを形成したものが提案された。図2乃至図6は、従来技術による半導体素子のCMOS製造方法を説明するための断面図であって、“A”はセル部NMOSが形成される領域を示したものであり、“B”は周辺回路部PMOSが形成される領域を示したものであり、“C”は周辺回路部NMOSが形成される領域を示したものである。
【0006】図2を参照すると、半導体基板11に活性領域を定義する素子分離膜13を形成する。また、イオン注入マスクを用いてp型及びn型不純物を半導体基板11に選択的に注入しドライブイン(Drive−in)工程を行ってpウェル15とnウェル17を形成する。図3を参照すると、熱酸化工程にて半導体基板11上に第1酸化膜19を成長させた後、全面にしきい電圧調節用不純物イオンを注入する。ここで、第1酸化膜19はしきい電圧調節用不純物のイオン注入工程時、半導体基板11の表面欠陥の発生を防止する。
【0007】図4を参照すると、第1酸化膜19を除去し、全面に第2酸化膜21とドーピングされない多結晶シリコン層23を形成する。また、nウェルマスク(図示省略)を用いたイオン注入工程でpウェル15上側の多結晶シリコン層23にリン(P)イオン又は砒素(As)イオンのようなn型不純物イオンをドーピングする。次にpウェルマスクを用いたイオン注入工程でnウェル17上側の多結晶シリコン層23に硼素(B)イオン又はBFイオンのようなp型不純物をドーピングする。
【0008】図5を参照すると、多結晶シリコン層23上に金属層29を形成する。また、ゲート電極用マスクを用いたフォトエッチング工程で金属層29、多結晶シリコン層23及び第2酸化膜21をエッチングして各pウェル15とnウェル17上側に第2酸化膜21のゲート酸化膜とゲート電極31を形成する。ここで、ゲート電極31は多結晶シリコン層23と金属層29とが積層されて形成される。
【0009】図6を参照すると、nウェルマスク(図示省略)を用いた低濃度のn型不純物のイオン注入及びドライブイン工程を行うことによってゲート電極31両側のpウェル15表面内に低濃度n型不純物領域33を形成する。また、pウェルマスク(図示省略)を用いた低濃度のp型不純物のイオン注入及びドライブイン工程を行うことによってゲート電極31両側のnウェル17表面内に低濃度p型不純物領域35を形成する。
【0010】ゲート電極31の側壁の窒化膜スペーサ37を形成する。その後、nウェルマスク(図示省略)を用いた高濃度のn型不純物のイオン注入及びドライブイン工程を行うことによって窒化膜スペーサ37の一側のpウェル15表面に高濃度n型不純物領域39を形成する。
【0011】また、pウェルマスク(図示省略)を用いた高濃度のp型不純物のイオン注入及びドライブイン工程を行うことによって窒化膜スペーサ37の一側のnウェル17表面に高濃度p型不純物領域41を形成する。
【0012】上記のように従来技術による半導体素子のCMOS及びその製造方法は、デュアル多結晶シリコンゲート電極を形成するために次のような理由によって素子の特性が低下される問題があった。PMOS領域のp多結晶シリコン層ゲート電極でゲート酸化膜部位で硼素の活性化が成されないので、CMOSの多結晶シリコンゲート電極でゲート電極の枯渇効果(Gate depletion effect)が発生して反転キャパシタンスを減少させ、しきい電圧を増加させる。
【0013】また、p多結晶シリコンゲート電極内に残存する硼素イオンが、ゲート酸化膜を通過して半導体基板のチャネル領域に拡散する硼素浸透現象が発生し、フラットバンド電圧及びしきい電圧を変化させGOI(Ggate Oxide Integrality)特性を低下させる。
【0014】
【発明が解決しようとする課題】そこで、本発明は上記従来の半導体素子のCMOS及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、セル部NMOSと周辺回路部PMOSのゲート酸化膜をDPN処理してゲート酸化膜表面に窒化膜を形成し、表面チャネルを有するシングルゲートCMOSを形成してn多結晶シリコン層のゲート電極を用いた場合にも過剰にイオンを注入する工程を経ることなく、セル部NMOSのしきい電圧を約+0.9Vにし、周辺回路部PMOSのしきい電圧を約−0.5V以下にし、周辺回路部NMOSのしきい電圧を約+0.5V以下にして、表面チャネルのCMOSを容易に形成できる半導体素子のCMOS及びその製造方法を提供することにある。
【0015】
【課題を解決するための手段】上記目的を達成するためになされた本発明による半導体素子のCMOS製造方法は、周辺回路部のnウェル及びpウェル及びセル部のpウェルが備えられる半導体基板上にゲート酸化膜を形成するステップと、前記周辺回路部のnウェルとセル部のpウェル上部のゲート酸化膜表面を窒化させるステップと、前記ゲート酸化膜上にゲート電極を形成するステップとからなることを特徴とする。
【0016】上記目的を達成するためになされた本発明による半導体素子のCMOSは、周辺回路部のnウェルとpウェル及びセル部のpウェルが備えられる半導体基板と、前記半導体基板上に形成されるゲート酸化膜と、前記周辺回路部のnウェルとセル部のpウェル上部の表面に、ゲート酸化膜表面を窒化させて形成される窒化膜と、前記ゲート酸化膜上に形成されたゲート電極とからなることを特徴とする。
【0017】本発明の原理は、セル部NMOSと周辺回路部PMOSのゲート酸化膜をDPN処理してゲート酸化膜表面に窒化膜を形成することにより、表面チャネルを有するシングルゲートCMOSを形成してn多結晶シリコン層のゲート電極を用いた場合にも過剰にイオンを注入する工程を経ることなく、セル部NMOSのしきい電圧を約+0.9Vにし、周辺回路部PMOSのしきい電圧を約−0.5V以下にし、周辺回路部NMOSが約+0.5以下のしきい電圧を有するようにするものである。
【0018】
【発明の実施の形態】次に、本発明に係る半導体素子のCMOS及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
【0019】図7乃至図11は本発明の第1実施例による半導体素子のCMOS及びその製造方法を説明するための断面図であって、“A”はセル部NMOSが形成される領域を示したものであり、“B”は周辺回路部NMOSが形成される領域を示したものであり、“C”は周辺回路部PMOSが形成される領域を示したものである。
【0020】図7を参照すると、半導体基板51に活性領域を定義する素子分離膜53を形成する。また、イオン注入マスクを用いてp型及びn型不純物を半導体基板51に選択的にイオン注入し、ドライブイン工程を行ってpウェル55とnウェル57を形成する。その後、半導体基板51を熱酸化させてゲート酸化膜である第1酸化膜59を5〜100Åの厚さで成長させる。この時、第1酸化膜59を、熱酸化膜でない膜として多結晶シリコンと反応性のないAl、HfO、Hf、SiO及び、Zr、SiOなどの、高誘電膜にて形成することもできる。
【0021】図8を参照すると、第1酸化膜59上に第1感光膜を塗布し第1感光膜を周辺回路部NMOSが形成される領域(B)の上側だけに残るように露光及び現像して第1感光膜パターン61を形成する。次に、第1感光膜パターン61をマスクにDPN工程で、セル部NMOSが形成される領域(A)と周辺回路部PMOSが形成される領域(C)の第1酸化膜59表面を窒化膜63に変化させる。この時、DPN処理工程は0〜400℃の温度、5〜20mTのチャンバ真空度、100〜700WのRFプラズマパワー及び10〜500sccm流量の窒素ガス特にNを用いた条件下で50〜100秒の間行う。
【0022】また、DPN処理時、N気体の代わりに、NH、NO、NF及びNOの気体のうちから、選択された一つの気体を用いて行うか、前記気体を混合して用いることもできる。また、ゲート酸化膜59のDPN処理後、N、Ar及び真空のうちから、選択された一つの雰囲気で100〜800℃の温度で1〜30分間、全面を熱処理する。
【0023】図9を参照すると、第1感光膜パターン61を除去し、ゲート酸化膜59を含む全面に各々100〜1000Åの厚さで多結晶シリコン層65と金属層67を形成する。ここで、多結晶シリコン層65は、4.1〜4.3eVの仕事関数を有するn型不純物がドーピングされた多結晶シリコン層にて形成する。また、金属層67は、W/WN層にて形成しゲート抵抗を低下させる役割を果たす。また、上記金属層67の代わりにシリサイドにて形成することもできる。
【0024】図10を参照すると、ゲート電極用マスクを用いたフォトエッチング工程で金属層67と多結晶シリコン層65をエッチングする。ここで、ゲート電極用マスクを用いたフォトエッチング工程でセル部NMOSが形成される領域(A)、周辺回路部NMOSが形成される領域(B)及び、周辺回路部PMOSが形成される領域(C)各々の半導体基板51上に多結晶シリコン層65と金属層67が積層されたゲート電極69が形成される。
【0025】図11を参照すると、セル部NMOSが形成される領域(A)と、周辺回路部NMOSが形成される領域(B)のゲート電極69両側のpウェル55の表面に低濃度n型不純物イオンを注入して低濃度n型不純物領域71を形成する。また、周辺回路部PMOSが形成される領域(C)のゲート電極69両側のnウェル57表面に低濃度p型不純物をイオン注入して低濃度p型不純物領域73を形成する。
【0026】次に、ゲート電極69の側壁に窒化膜スペーサ75を形成する。次に、セル部NMOSが形成される領域(A)の窒化膜スペーサ75の一側と周辺回路部NMOSが形成される領域(B)のpウェル55表面に高濃度n型不純物イオンを注入して高濃度n型不純物領域77を形成し、LDD(Lightly Doped Drain)構造のn型ソース/ドレイン不純物領域を形成する。その後、窒化膜スペーサ75の一側の周辺回路部PMOSが形成される領域(C)のnウェル57表面に高濃度p型不純物イオンを注入して高濃度p型不純物領域79を形成し、LDD構造のp型ソース/ドレイン不純物領域を形成する。
【0027】図12乃至図16は、本発明の第2実施例による半導体素子のCMOS及びその製造方法を示した図であって、“A”はセル部NMOSが形成される領域を示したものであり、“B”は周辺回路部NMOSが形成される領域を示したものであり、“C”は周辺回路部PMOSが形成される領域を示したものである。
【0028】図12を参照すると、半導体基板51に活性領域を定義する素子分離膜53を形成した後、イオン注入マスクを用いてp型及びn型不純物を半導体基板51に選択的にイオン注入し、ドライブイン工程を行ってpウェル55とnウェル57を形成する。その後、半導体基板51を熱酸化させてゲート酸化膜である第1酸化膜59を5〜100Åの厚さで成長させる。この時、第1酸化膜59を、熱酸化膜でない膜として多結晶シリコンと反応性のないAl、HfO、Hf、SiO及び、Zr、SiOなどの高誘電膜にて形成することもできる。
【0029】図13を参照すると、第1酸化膜59上に第1感光膜を塗布し、第1感光膜を周辺回路部NMOSが形成される領域(B)の上側にだけ残るように露光及び現像して第1感光膜パターン61を形成する。次に、第1感光膜パターン61をマスクにDPN工程を用いて、セル部NMOSが形成される領域(A)と周辺回路部PMOSが形成される領域(C)の第1酸化膜59表面を窒化膜63に変化させる。この時、DPN処理工程は0〜4000℃の温度、5〜20mTのチャンバ真空度、100〜700WのRFプラズマパワー及び10〜500sccm流量のNを用いた条件下で50〜100秒の間行う。
【0030】また、DPN処理時、N気体の代わりにNH、NO、NF及びNOの気体のうちから、選択された一つの気体を用いて行うか、前記気体を混合して用いることもできる。また、前記ゲート酸化膜59のDPN処理後N、Ar及び真空のうちから、選択された一つの雰囲気で100〜800℃の温度で1〜30分間、全面を熱処理する。
【0031】図14を参照すると、第1感光膜パターン61を除去し、ゲート酸化膜59を含む全面に各々100〜1000Åの厚さで第1金属層64と第2金属層66を順に形成する。ここで、第1金属層64は、4.1〜4.3eVの仕事関数を有するTaNx、TaSixNy、Taなどの金属層にて形成することができ、第2金属層66は、W/WN層にて形成されるのが望ましく、ゲート抵抗を低下させる。また、第2金属層66の代わりにシリサイドにて形成することもできる。
【0032】図15を参照すると、ゲート電極用マスクを用いたフォトエッチング工程で第2金属層66と第1金属層64をエッチングする。ここで、ゲート電極用マスクを用いたフォトエッチング工程でセル部NMOSが形成される領域(A)、周辺回路部NMOSが形成される領域(B)及び、周辺回路部PMOSが形成される領域(C)各々の半導体基板51上に第1、第2金属層64、66が積層されたゲート電極69が形成される。
【0033】図16を参照すると、セル部NMOSが形成される領域(A)と、周辺回路部NMOSが形成される領域(B)のゲート電極69両側のpウェル55の表面に低濃度n型不純物をイオン注入して低濃度n型不純物領域71を形成する。また、周辺回路部PMOSが形成される領域(C)のゲート電極69両側のnウェル57表面に低濃度p型不純物をイオン注入して低濃度p型不純物領域73を形成する。
【0034】次に、ゲート電極69の側壁に窒化膜スペーサ75を形成する。次に、セル部NMOSが形成される領域(A)の窒化膜スペーサ75の一側と周辺回路部NMOSが形成される領域(B)のゲート電極69の両側のpウェル55表面に高濃度n型不純物を注入して高濃度n型不純物領域77を形成することでLDD構造のn型ソース/ドレイン不純物領域を形成する。その後、窒化膜スペーサ75の一側の周辺回路部PMOSが形成される領域(C)のnウェル57表面に高濃度p型不純物イオンを注入して高濃度p型不純物領域79を形成し、LDD構造のp型ソース/ドレイン不純物領域を形成する。
【0035】図17は、ゲート酸化膜のDPN処理の有無によるMOSのC−V(Capacitance Voltage)曲線を示したグラフであり、図18は、DPN処理されないゲート酸化膜を有するNMOSのDit特性を示したグラフであり、図19は、DPN処理されたゲート酸化膜を有するNMOSのDit特性を示したグラフである。図17を参照すると、DPN処理されたゲート酸化膜を有するNMOSのしきい電圧がDPN処理されないゲート酸化膜を有するNMOSのしきい電圧より+0.4〜+0.5V増加していることが分かる。
【0036】また、図18及び図19を参照すると、DPN処理されないゲート酸化膜を有するNMOSのDit特性(1×1010/eVcm)よりDPN処理されたゲート酸化膜を有するNMOSのDit特性(1×1011/eVcm)のほうが優れていることが分かる。
【0037】尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【0038】
【発明の効果】以上説明したように、本発明による半導体素子のCMOS及びその製造方法によれば、セル部NMOSと周辺回路部PMOSのゲート酸化膜をDPN処理してゲート酸化膜表面に窒化膜を形成し、表面チャネルを有するシングルゲートCMOSを形成して以下のような効果がある。第一に、n多結晶シリコン層のゲート電極を用いた場合にも過剰のイオン注入の工程無しにセル部NMOSのしきい電圧を約+0.9Vにし、周辺回路部PMOSのしきい電圧を約−0.5V以下にし、周辺回路部NMOSのしきい電圧を約+0.5V以下にして表面チャネルのCMOSを容易に形成できる。第二に、セル部NMOSは前記DPN処理されたゲート酸化膜によって+0.9Vのしきい電圧を有するので+0.9Vのしきい電圧を有するために別にバックバイアスを印加することがなく低電力消費の素子を形成できる。
【0039】第三に、セル部NMOS形成時、しきい電圧調節のためのイオン注入工程が不要であるので工程が単純化される。第四に、ゲート電極形成時、ドーピング工程を用いることがなく従来のデュアル多結晶シリコンゲート電極から発生したゲート電極の枯渇効果及び硼素浸透現象を防止することができる。
【出願人】 【識別番号】591024111
【氏名又は名称】株式会社ハイニックスセミコンダクター
【出願日】 平成14年9月25日(2002.9.25)
【代理人】 【識別番号】110000051
【氏名又は名称】特許業務法人共生国際特許事務所
【公開番号】 特開2003−188276(P2003−188276A)
【公開日】 平成15年7月4日(2003.7.4)
【出願番号】 特願2002−279826(P2002−279826)