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【発明の名称】 保護ダイオードを備えた半導体装置およびその製造方法
【発明者】 【氏名】井本 努
【住所又は居所】東京都品川区北品川６丁目７番３５号 ソニー株式会社内
【要約】 【課題】保護ダイオードの特性ばらつきを低減し、熱的安定性を高め、リーク電流を抑制し、低容量化可能な保護ダイオードを備えた半導体装置を提供する。

【解決手段】半絶縁性半導体基板１に低濃度ｎ型導電体層２と、ｎ型導電層２とｐｎ接合する高濃度ｐ型導電層３，４とから保護ダイオード１０を構成する。高濃度ｐ型導電層３，４の間隔ｄを、降伏電圧BV以下の所望の電圧を印加したときに、低濃度ｎ型導電体層２における高濃度ｐ型導電層３と高濃度ｐ型導電層４との間の部分が空乏化する間隔に設定する。そして、電圧を印加した場合に、低濃度ｎ型導電層２における高濃度ｐ型導電層３，４の間の部分が空乏化し、低濃度ｎ型導電層２内部の電位勾配が降伏電界に達し、降伏が発生する。この原理を採用して降伏電圧BVを低濃度ｎ型導電層２における高濃度ｐ型導電層３，４の間隔ｄによって規定する。
【特許請求の範囲】
【請求項１】 半絶縁性基板に設けられた第１導電型の第１の導電体層と、上記第１の導電体層とｐｎ接合をなす第２導電型の第２の導電体層と、上記第１の導電体層とｐｎ接合をなすとともに上記第２の導電体層と離れた位置に設けられた第２導電型の第３の導電体層とからなる保護ダイオードを有し、上記第２の導電体層と上記第３の導電体層との間隔が、降伏電圧以下の所望の電圧を印加したときに、上記第１の導電体層における上記第２の導電体層と上記第３の導電体層との間の部分が空乏化する間隔に設定されていることを特徴とする保護ダイオードを備えた半導体装置。
【請求項２】 上記降伏電圧以下の所望の電圧を印加したときに、上記第２の導電体層と上記第３の導電体層との間のすべての上記第１の導電体層が空乏化するように上記間隔が設定されていることを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項３】 上記第２の導電体層と上記第３の導電体層の拡散深さが、上記第１の導電体層の拡散深さより浅いことを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項４】 上記第２の導電体層における担体濃度が、上記第１の導電体層における担体濃度より大きいことを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項５】 上記第３の導電体層における担体濃度が、上記第１の導電体層における担体濃度より大きいことを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項６】 上記第１導電型がｎ型であり、上記第２導電型がｐ型であることを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項７】 上記第１導電型がｐ型であり、上記第２導電型がｎ型であることを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項８】 上記第２の導電体層とオーミック接触した第１の電極と、上記第３の導電体層とオーミック接触した第２の電極とを有することを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項９】 少なくとも抵抗素子を有して構成されることを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項１０】 上記抵抗素子が、第１導電型の第４の導電体層と、上記第４の導電体層内に設けられた第１導電体の第５の導電体層および第６の導電体層とからなることを特徴とする請求項９記載の保護ダイオードを備えた半導体装置。
【請求項１１】 上記抵抗素子における第４の導電体層の担体濃度が、上記第５の導電体層および上記第６の導電体層における担体濃度より低い濃度であることを特徴とする請求項１０記載の保護ダイオードを備えた半導体装置。
【請求項１２】 少なくとも接合型電界効果トランジスタを有して構成されていることを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項１３】 上記接合型電界効果トランジスタが、第１導電型の第７の導電体層と、上記第７の導電体層内に設けられた第１導電型の第８の導電体層および第９の導電体層と、上記第７の導電体層内で、上記第８の導電体層および上記第９の導電体層の間に設けられた第２導電型のゲート拡散層とから構成されていることを特徴とする請求項１２記載の保護ダイオードを備えた半導体装置。
【請求項１４】 上記ゲート拡散層の担体濃度が上記第７の導電体層の担体濃度より高い濃度であるとともに、上記第８の導電体層および上記第９の導電体層の担体濃度が上記第７の導電体層の担体濃度より高い濃度であることを特徴とする請求項１３記載の保護ダイオードを備えた半導体装置。
【請求項１５】 上記半絶縁性基板が、半絶縁性ＧａＡｓ基板であることを特徴とする請求項１記載の保護ダイオードを備えた半導体装置。
【請求項１６】 半絶縁性基板に、第１導電型の第１の導電体層を形成する工程と、上記第１の導電体層とｐｎ接合をなす領域に第２導電型の第２の導電体層を形成する工程と、上記第１の導電体層とｐｎ接合をなす領域で、上記第２の導電体層とは離れた位置に第２導電型の第３の導電体層を形成する工程とから保護ダイオードを形成し、上記第２の導電体層と上記第３の導電体層とを、降伏電圧以下の所望の電圧を印加したときに上記第２の導電体層と上記第３の導電体層との間の上記第１の導電体層が空乏化するような間隔を隔てて形成するようにしたことを特徴とする保護ダイオードを備えた半導体装置の製造方法。
【請求項１７】 上記第２の導電体層における担体濃度が、上記第１の導電体層における担体濃度より大きいことを特徴とする請求項１６記載の保護ダイオードを備えた半導体装置の製造方法。
【請求項１８】 上記第３の導電体層における担体濃度が、上記第１の導電体層における担体濃度より大きいことを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１９】 上記第１導電型がｎ型であり、上記第２導電型がｐ型であることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項２０】 上記第１導電型がｐ型であり、上記第２導電型がｎ型であることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項２１】 さらに、上記第２の導電体層とオーミック接触する第１の電極と、上記第３の導電体層とオーミック接触した第２の電極とを形成する工程を有することを特徴とする請求項１６記載の保護ダイオードを備えた半導体装置の製造方法。
【請求項２２】 第１導電型の第４の導電体層と、上記第４の導電体層中に設けられた第１導電体の第５の導電体層および第６の導電体層とからなる抵抗素子をさらに有し、上記第１の導電体層の形成と、上記抵抗素子における第４の導電体層とを同一工程で行うようにしたことを特徴とする請求項１６記載の保護ダイオードを備えた半導体装置の製造方法。
【請求項２３】 上記抵抗素子における第４の導電体層の担体濃度が、上記第５の導電体層および上記第６の導電体層における担体濃度より低い濃度であることを特徴とする請求項２２記載の保護ダイオードを備えた半導体装置の製造方法。
【請求項２４】 少なくとも接合型電界効果トランジスタを有して構成されていることを特徴とする請求項１６記載の保護ダイオードを備えた半導体装置の製造方法。
【請求項２５】 上記接合型電界効果トランジスタが、第１導電型の第７の導電体層と、上記第７の導電体層内に設けられた第１導電型の第８の導電体層および第９の導電体層と、上記第７の導電体層内で、上記第８の導電体層および上記第９の導電体層の間に設けられた第２導電型のゲート拡散層とから構成されていることを特徴とする請求項２４記載の保護ダイオードを備えた半導体装置の製造方法。
【請求項２６】 上記ゲート拡散層の担体濃度が上記第７の導電体層の担体濃度より高い濃度であるとともに、上記第８の導電体層および上記第９の導電体層の担体濃度が上記第７の導電体層の担体濃度より高い濃度であることを特徴とする請求項２５記載の保護ダイオードを備えた半導体装置の製造方法。
【請求項２７】 第２導電型の上記第２の導電体層および上記第３の導電体層と、第２導電型の上記ゲート拡散層とを同一工程で形成するようにしたことを特徴とする請求項２５記載の保護ダイオードを備えた半導体装置の製造方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、保護ダイオードを備えた半導体装置およびその製造方法に関し、特に、トランジスタや抵抗素子などを有する集積回路に適用して好適なものである。
【０００２】
【従来の技術】従来、化合物半導体集積回路においては、種々の構成を有する保護ダイオードが提案されている。このような保護ダイオードには、適当な降伏電圧、低いオン抵抗、および低容量であることが要請される。
【０００３】上述した要請のうちの適当な降伏電圧は、内部回路に損傷を与えないためである。また、低いオン抵抗は、高い過渡電流によって保護抵抗の端子電圧が上昇し、内部回路に高い電圧が加わるのを防ぐためである。また、低い容量は、回路の高周波特性の劣化を防止するためである。さらに、保護ダイオード自体においても、静電気などの尖頭ノイズ（サージ）によって壊れにくいという観点も重要である。
【０００４】このような従来の保護ダイオードにおける構成の第１の従来例を図７に示す。図７に示すように、第１の従来例による保護ダイオードにおいては、半絶縁性ＧａＡｓ基板１０１の上部に、選択的に、高濃度の第１のｎ型導電層１０２と第２のｎ型導電層１０３とが設けられている。また、半絶縁性ＧａＡｓ基板１０１上には、窒化シリコン（ＳｉＮ）からなるパッシベーション膜１０４が設けられている。このパッシベーション膜１０４の部分における、第１のｎ型導電層１０２および第２のｎ型導電層１０３の上方に、それぞれコンタクトホール１０４ａ，１０４ｂが設けられている。また、これらのコンタクトホール１０４ａ，１０４ｂを通じて、それぞれの第１のｎ型導電層１０２および第２のｎ型導電層１０３にそれぞれオーミック接触した、第１の電極１０５および第２の電極１０６が設けられている。
【０００５】このように構成された第１の従来例による保護ダイオードは、ｎ−ｉ（半絶縁領域）−ｎ構造を有している。そして、この構造におけるパンチスルー電流を用いて、保護ダイオードにおける意図しない静電気の放出を図るものである。
【０００６】次に、従来の保護ダイオードにおける第２の従来例を図８に示す。図８に示すように、第２の従来例による保護ダイオードにおいては、第１の従来例による保護ダイオードにおいて、高濃度の第１のｎ型導電層１０２と第２のｎ型導電層１０３との間の半絶縁性ＧａＡｓ基板１０１に、選択的に電子線を照射することにより、ＲＩＥ損傷層１０７を形成する。
【０００７】そして、この第２の従来例による保護ダイオードは、電子線の照射により電気的に活性な格子欠陥が生成されたＲＩＥ損傷層１０７を有し、このＲＩＥ損傷層１０７により、降伏電圧を制御するようにしたものである。
【０００８】次に、従来の保護ダイオードにおける第３の従来例を図９に示す。図９に示すように、第３の従来例による保護ダイオードにおいては、半絶縁性ＧａＡｓ基板１０１の上部に、高濃度ｎ型導電層１０８が選択的に設けられている。また、この高濃度ｎ型導電層１０８の上部に、選択的に、高濃度の第１のｐ型導電層１０９および第２のｐ型導電層１１０とが設けられている。また、半絶縁性ＧａＡｓ基板１０１上には、ＳｉＮからなるパッシベーション膜１０４が設けられている。このパッシベーション膜１０４の部分における、第１のｐ型導電層１０９および第２のｐ型導電層１１０の上方に、それぞれコンタクトホール１０４ａ，１０４ｂが設けられている。また、これらのコンタクトホール１０４ａ，１０４ｂを通じて、それぞれの第１のｐ型導電層１０９および第２のｐ型導電層１１０にそれぞれオーミック接触した、第１の電極１０５および第２の電極１０６が設けられている。
【０００９】この第３の従来例による保護ダイオードは、ｎ+−ｐ+−ｎ+構造を有し、ツェナー降伏を利用して、サージを逃がすものである。
【００１０】以上のような第１の従来例から第３の従来例による保護ダイオードによれば、所望の特性を有する保護素子を得ることは可能であると考えられる。
【００１１】
【発明が解決しようとする課題】しかしながら、保護素子それ自体の特性のばらつきの低減、熱的安定性の向上、さらには、消費電力の低減という観点から、これらの保護ダイオードにおける構造のさらなる改善が望まれていた。
【００１２】具体的には、第１の従来例のｎ−ｉ−ｎ構造を有する保護ダイオードにおいては、降伏電圧（ブレイクダウン電圧）は、ｉ領域のトラップ密度に依存すると考えられる。そのため、所望の降伏電圧を得るためには、ｉ領域のトラップ密度を正確に制御する必要がある。ところがトラップは種々の原因により発生する。そのため、正確な制御は非常に困難である。
【００１３】また、第２の従来例による保護ダイオードにおいて採用されている、電子線を用いてトラップを意図的に導入する方法においては、保護ダイオード自体がサージによる発熱を繰り返し受ける素子であるため、降伏電圧の熱的安定性のさらなる向上を図る必要がある。
【００１４】また、第３の従来例によるｐ+−ｎ+−ｐ+構造を有する保護ダイオードにおいては、降伏電圧に達しない通常の動作状態における接合リーク電流が高い。そのため、このｐ+−ｎ+−ｐ+構造を有する保護ダイオードを用いた集積回路において、その消費電流を増加させてしまうという問題がある。
【００１５】したがって、この発明の目的は、保護ダイオードを備えた半導体装置において、保護ダイオードにおける特性ばらつきを低減し、その熱的安定性を高め、リーク電流を抑制することができ、さらに、低容量化することができる保護ダイオードを備えた半導体装置およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するために、この発明の第１の発明は、半絶縁性基板に設けられた第１導電型の第１の導電体層と、第１の導電体層とｐｎ接合をなす第２導電型の第２の導電体層と、第１の導電体層とｐｎ接合をなすとともに第２の導電体層と離れた位置に設けられた第２導電型の第３の導電体層とからなる保護ダイオードを有し、第２の導電体層と第３の導電体層との間隔が、降伏電圧以下の所望の電圧を印加したときに、第１の導電体層における第２の導電体層と第３の導電体層との間の部分が空乏化する間隔に設定されていることを特徴とする保護ダイオードを備えた半導体装置である。
【００１７】この第１の発明において、好適には、降伏電圧以下の所望の電圧を印加したときに、第２の導電体層と第３の導電体層との間のすべての第１の導電体層が空乏化するように間隔が設定されている。
【００１８】この第１の発明において、典型的には、第２の導電体層と第３の導電体層の拡散深さは、第１の導電体層の拡散深さより浅く構成されている。
【００１９】この第１の発明において、典型的には、第２の導電体層における担体濃度は、第１の導電体層における担体濃度より大きい。また、この第１の発明において、典型的には、第３の導電体層における担体濃度は、第１の導電体層における担体濃度より大きい。また、この第１の発明において、第１の誘電体層と第２の誘電体層との間の容量、第１の誘電体層と第３の誘電体層との間の容量を低減する為に、好ましくは、少なくとも回路の動作状態によって、第２の導電体層および／または第３の導電体層から拡大していく空乏層が、第２の誘電体層および／または第３の誘電体層とｐｎ接合をなす第１の誘電体層を突き抜けて、半絶縁性基板に達するようにする。
【００２０】この第１の発明において、典型的には、第２の導電体層とオーミック接触した第１の電極と、第３の導電体層とオーミック接触した第２の電極とを有する。
【００２１】この第１の発明において、典型的には、半導体装置は、少なくとも抵抗素子を有して構成される。また、この第１の発明において、好適には、抵抗素子は、第１導電型の第４の導電体層と、第４の導電体層内に設けられた第１導電体の第５の導電体層および第６の導電体層とからなる。また、抵抗素子における第４の導電体層の担体濃度は、第５の導電体層および第６の導電体層における担体濃度より低い濃度である。
【００２２】この発明の第２の発明は、半絶縁性基板に、第１導電型の第１の導電体層を形成する工程と、第１の導電体層とｐｎ接合をなす領域に第２導電型の第２の導電体層を形成する工程と、第１の導電体層とｐｎ接合をなす領域で、第２の導電体層とは離れた位置に第２導電型の第３の導電体層を形成する工程とから保護ダイオードを形成し、第２の導電体層と第３の導電体層とを、降伏電圧以下の所望の電圧を印加したときに第２の導電体層と第３の導電体層との間の第１の導電体層が空乏化するような間隔を隔てて形成するようにしたことを特徴とする保護ダイオードを備えた半導体装置の製造方法である。
【００２３】この第２の発明において、典型的には、第２の導電体層における担体濃度は、第１の導電体層における担体濃度より大きい。また、第２の発明において、典型的には、第３の導電体層における担体濃度が、第１の導電体層における担体濃度より大きい。
【００２４】この第２の発明において、典型的には、さらに、第２の導電体層とオーミック接触する第１の電極と、第３の導電体層とオーミック接触した第２の電極とを形成する工程を有する。
【００２５】この第２の発明において、典型的には、第１導電型の第４の導電体層と、第４の導電体層中に設けられた第１導電体の第５の導電体層および第６の導電体層とからなる抵抗素子をさらに有し、第１の導電体層の形成と、抵抗素子における第４の導電体層とを同一工程で行うようにする。そして、好適には、抵抗素子における第４の導電体層の担体濃度が、第５の導電体層および第６の導電体層における担体濃度より低い濃度である。
【００２６】この発明において、典型的には、半導体装置は、少なくとも接合型電界効果トランジスタを有して構成されている。また、接合型電界効果トランジスタは、第１導電型の第７の導電体層と、第７の導電体層内に設けられた第１導電型の第８の導電体層および第９の導電体層と、第７の導電体層内で、第８の導電体層および第９の導電体層の間に設けられた第２導電型のゲート拡散層とから構成されている。そして、好適には、ゲート拡散層の担体濃度が第７の導電体層の担体濃度より高い濃度であるとともに、第８の導電体層および第９の導電体層の担体濃度が第７の導電体層の担体濃度より高い濃度である。そして、第２の発明の製造方法において、好適には、第２導電型の第２の導電体層および第３の導電体層と、第２導電型のゲート拡散層とを同一工程で形成する。なお、接合型電界効果トランジスタ以外にも、典型的には、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）、特に金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などを用いることも可能である。
【００２７】この発明において、典型的には、第１導電型はｎ型であり、第２導電型はｐ型であるが、第１導電型をｐ型とし、第２導電型をｎ型とすることも可能である。
【００２８】この発明において、典型的には、半絶縁性基板は、半絶縁性ＧａＡｓ基板であるが、半絶縁性基板として、このほかに、インジウムリン（ＩｎＰ）基板や、リン化ガリウム（ＧａＰ）基板などを用いることも可能である。また、半絶縁性基板が、半絶縁性ＧａＡｓからなる場合、この半絶縁性ＧａＡｓは、典型的には、液体封止引き上げ法（ＬＥＣ法）により結晶成長されたものである。
【００２９】上述のように構成されたこの発明によれば、第１の導電体層中に設けられた第２の導電体層と第３の導電体層との間隔が、所望の降伏電圧を印加したときに、第１の導電体層における第２の導電体層と第３の導電体層との間の部分が空乏化する間隔に設定されていることにより、電圧を印加した際に、第１の導電体層における第２の導電体層と第３の導電体層との間の部分が空乏化し、この第１の導電体層内部の電位勾配が降伏電界に達することによって、降伏が発生するという原理を利用することができ、降伏電圧を、第１の導電体層における第２の導電体層と第３の導電体層との間の間隔によって律することができる。
【００３０】
【発明の実施の形態】以下、この発明の一実施形態について図面を参照しながら説明する。
【００３１】まず、この発明の一実施形態によるｎチャネル型接合型電界効果トランジスタ（ｎチャネル型ＪＦＥＴ）と半導体抵抗素子とが設けられた、保護ダイオードを備えた半導体装置について説明する。図１Ａに、この一実施形態による保護ダイオードを示し、図１Ｂに、この一実施形態によるｎチャネル型ＪＦＥＴを示し、図１Ｃに、この一実施形態による半導体抵抗素子を示す。
【００３２】図１Ａに示すように、この一実施形態による保護ダイオード１０においては、例えば半絶縁性ＧａＡｓ基板などの半絶縁性半導体基板１の上部に、選択的に、ｎ型不純物が低濃度にドープされた低濃度ｎ型導電層２が設けられている。また、低濃度ｎ型導電層２内の上部に、選択的に、ｐ型不純物が高濃度にドープされた高濃度ｐ型導電層３，４が設けられている。これらの高濃度ｐ型導電層３，４は、所望とする降伏電圧ＢＶによって設定される間隔ｄを隔てて設けられている。すなわち、低濃度ｎ型導電層２の不純物濃度は、所望の降伏電圧ＢＶが、高濃度ｐ型導電層３，４の間の間隔ｄによって決定可能な程度の、低い濃度に設定される。
【００３３】また、半絶縁性半導体基板１上には、表面保護を目的として、全面に例えばＳｉＮからなるパッシベーション膜５が設けられている。このパッシベーション膜５の膜厚は、５０ｎｍ〜１μｍの範囲内に選ばれ、この一実施形態においては、例えば５０ｎｍに選ばれる。また、保護ダイオード１０におけるパッシベーション膜５の部分には、コンタクトホール５ａ，５ｂが設けられている。そして、コンタクトホール５ａを介して高濃度ｐ型導電層３にオーミック接触した電極６が設けられているとともに、コンタクトホール５ｂを介して高濃度ｐ型導電層４にオーミック接触した電極７が設けられている。これらの電極６，７は、例えばＴｉ膜、白金（Ｐｔ）膜および金（Ａｕ）膜を順次積層したＴｉ／Ｐｔ／Ａｕ膜からなる。また、この一実施形態においては、電極６，７を構成する積層膜のうちの、Ｔｉ膜の膜厚が例えば５０ｎｍ、Ｐｔ膜の膜厚が例えば５０ｎｍ、Ａｕ膜の膜厚が例えば６００ｎｍである。
【００３４】また、この一実施形態による保護ダイオード１０においては、高濃度ｐ型導電層３と、高濃度ｐ型導電層４との間隔ｄは、所望とする降伏電圧（ブレイクダウン電圧）に基づいて決定される。すなわち、本発明者の知見によれば、保護ダイオードにおける降伏電圧は、高濃度ｐ型導電層３，４の間隔ｄに依存する。そして、その近似式は、下記の（１）式のように表すことができる。
【数１】

なお、上式のＥｍは、下記の（２）のように表すことができる。
【数２】

【００３５】また、上式に使用されているそれぞれの文字について、以下に示す。
ＮD：低濃度ｎ型導電層２の実効的ドナー濃度Ｅm：ｐ++−ｎダイオード（高濃度ｐ型導電層３，４と低濃度ｎ型導電層２とからなるダイオード）のアバランシェ降伏時の最大電界であり、基板材料（Ｓｉ，ＧａＡｓ，ＧａＰ、Ｇｅ）と、この基板材料の不純物濃度によって決定する最大電界（図２（アバランシェ降伏時の空乏層幅Ｗmおよび、最大電界Ｅmの、不純物濃度依存性）、図３（アバランシェ降伏時の空乏層幅Ｗmおよび、最大電界Ｅmの、不純物濃度勾配依存性）参照）
Ｗm：ｐ++−ｎダイオード（高濃度ｐ型導電層３，４と低濃度ｎ型導電層２とからなるダイオード）のアバランシェ降伏時の空乏層幅ε0：真空誘電率εr：低濃度ｎ型導電層２の比誘電率ｑ ：単位電荷量【００３６】以上の（１）式および（２）式に基づいて、設計される半導体装置において所望とする降伏電圧ＢＶを確保可能なように、高濃度ｐ型導電層３，４の間隔ｄを決定し、その間隔に形成する。具体的には、この一実施形態による半導体装置における所望の降伏電圧ＢＶが、７Ｖである場合、高濃度ｐ型導電層３，４の間隔ｄを、約０．３μｍ（３００ｎｍ）とする。このように間隔ｄを設定することにより、ＢＶ＝７Ｖのときに、保護ダイオード１０をブレイクダウンさせることが可能となる。すなわち、一方の空乏層が他方の接合に達する電圧をＶ1とし、降伏電圧をＢＶとしたときに、Ｖ1≦ＢＶとなるように間隔を定める。
【００３７】また、図１Ｂに示すように、この一実施形態による接合型電界効果トランジスタ（ＪＦＥＴ）２０においては、保護ダイオード１０におけると共通の半絶縁性半導体基板１の上部に、選択的に、ｎ型不純物が低濃度にドープされた低濃度ｎ型導電層２１が設けられている。また、低濃度ｎ型導電層２１内の上部に、選択的に、ｐ型不純物が高濃度にドープされた一対の高濃度ｐ型導電層２２，２３が設けられている。この一対の高濃度ｐ型導電層２２，２３の間の部分における低濃度ｎ型導電層２１の上部には、ｐ型不純物が高濃度にドープされたｐ+型のゲート拡散層２４が設けられている。また、ＪＦＥＴ２０における半絶縁性半導体基板１の全面に、保護ダイオード１０におけると共通のパッシベーション膜５が設けられている。また、ＪＦＥＴ２０のパッシベーション膜５の部分には、コンタクトホール５ｃ，５ｄ，５ｅが設けられている。そして、コンタクトホール５ｃを介して高濃度ｎ型導電層２２にオーミック接触したソース電極２５が設けられているとともに、コンタクトホール５ｅを介して高濃度ｎ型導電層２３にオーミック接触したドレイン電極２６が設けられている。また、コンタクトホール５ｄを介してゲート電極２７が設けられている。そして、これらのソース電極２５、ドレイン電極２６およびゲート電極２７は、保護ダイオード１０における電極６，７と同様のＴｉ／Ｐｔ／Ａｕ膜から構成される。
【００３８】また、図１Ｃに示すように、この一実施形態による半導体抵抗素子３０においては、保護ダイオード１０およびＪＦＥＴ２０におけると共通の半絶縁性半導体基板１の上部に、選択的に、ｎ型不純物が低濃度にドープされた低濃度ｎ型導電層３１が設けられている。また、低濃度ｎ型導電層３１内の上部に、選択的に、ｎ型不純物が高濃度にドープされた高濃度ｎ型導電層３２，３３が設けられている。また、半導体抵抗素子３０における半絶縁性半導体基板１の全面に、保護ダイオード１０およびＪＦＥＴ２０におけると共通のＳｉＮからなるパッシベーション膜５が設けられている。また、半導体抵抗素子３０におけるパッシベーション膜５の部分には、コンタクトホール５ｆ，５ｇが設けられている。そして、コンタクトホール５ｆを介して高濃度ｎ型導電層３２にオーミック接触した電極３４が設けられているとともに、コンタクトホール５ｇを介して高濃度ｎ型導電層３３にオーミック接触した電極３５が設けられている。これらの電極３４，３５は、保護ダイオード１０における電極６，７におけると同様の、Ｔｉ／Ｐｔ／Ａｕ膜からなる。
【００３９】以上のようにして、この一実施形態による保護ダイオード１０、ＪＦＥＴ２０、および半導体抵抗素子３０を少なくとも有する半導体装置が構成されている。
【００４０】次に、以上のように構成された保護ダイオードを備えた半導体装置の製造方法について、図４から図６を参照しつつ説明する。
【００４１】すなわち、図４に示すように、まず、例えばイオン注入法により、半絶縁性半導体基板１に所定の条件で例えばＳｉなどのｎ型不純物を選択的に導入する。その後、Ａｓを所定の圧力とした雰囲気中において、例えば約８５０℃の温度に加熱して活性化アニールを行うことにより、導入されたｎ型不純物を活性化させる。この工程によって、図４Ａに示す保護ダイオード１０の低濃度ｎ型導電層２、図４Ｂに示すＪＦＥＴ２０の低濃度ｎ型導電層２１、および図４Ｃに示す半導体抵抗素子３０の低濃度ｎ型導電層３１がそれぞれ形成される。その後、例えばＳｉなどのｎ型不純物を選択的にイオン注入する。これにより、ＪＦＥＴ２０の低濃度ｎ型導電層２１の上部に高濃度ｎ型導電層２２，２３が形成されるとともに、半導体抵抗素子３０の低濃度ｎ型導電層３１の上部に、高濃度ｎ型導電層３２，３３が形成される。
【００４２】次に、例えばプラズマＣＶＤ法により、半絶縁性半導体基板１上に例えばＳｉＮからなるパッシベーション膜５を形成する。ここで、このＣＶＤ法による成膜条件の一例を挙げると、反応ガスとして、シラン（ＳｉＨ4）ガスと窒素（Ｎ2）ガスとの混合ガスを用いる。
【００４３】次に、リソグラフィ工程により、パッシベーション膜５上にレジストパターン（図示せず）を形成する。このレジストパターンは、ＪＦＥＴ２０におけるゲート電極２７の形成領域に開口を有するとともに、保護ダイオード１０の電極６，７の形成領域に開口を有する。次に、このレジストパターンをマスクとして、例えばＲＩＥ法により、ゲート領域のパッシベーション膜５をエッチングする。これにより、ＪＦＥＴ２０のゲート拡散層２４の上方におけるパッシベーション膜５の部分にコンタクトホール５ｄが形成されるとともに、保護ダイオード１０の高濃度ｐ型導電層３，４の上方におけるパッシベーション膜５の部分に、それぞれコンタクトホール５ａ，５ｂが形成される。ここで、このエッチングにおけるエッチングガスとしては、例えばＣＦ4にＨ2またはＯ2を添加した混合ガスが用いられる。
【００４４】次に、レジストパターンを除去した後、半絶縁性半導体基板１を拡散炉（図示せず）内に入れる。そして、例えばジエチルジンク（Ｚｎ（Ｃ2Ｈ5）2）を拡散源として含む雰囲気中で、半絶縁性半導体基板１を加熱する。これにより、コンタクトホール５ｄを通じて低濃度ｎ型導電層２１中にｐ型不純物のＺｎを拡散させて、ｐ型のゲート拡散層２４を形成するとともに、コンタクトホール５ａ，５ｂを通じて、低濃度ｎ型導電層２中にｐ型不純物のＺｎを拡散させてそれぞれ高濃度ｐ型導電層３，４を形成する。一般に、ＪＦＥＴ２０のゲート拡散層２４の形成においてＺｎが用いられる場合、その濃度は、拡散フロントにおいて例えば２×１０19／ｃｍ3である。
【００４５】次に、図６に示すように、リソグラフィ工程により、パッシベーション膜５上に、図６Ｂに示すＪＦＥＴ２０におけるソース電極２５およびドレイン電極２６の形成領域、および図６Ｃに示す半導体抵抗素子３０における電極３４，３５に対応するそれぞれの部分に、それぞれ開口を有するレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとして、例えばＲＩＥ法により、例えばＣＦ4にＨ2またはＯ2を添加した混合ガスを用いて、パッシベーション膜５をエッチングする。これにより、ＪＦＥＴ２０のパッシベーション膜５にコンタクトホール５ｃ，５ｅが形成されるとともに、半導体抵抗素子３０のパッシベーション膜５にコンタクトホール５ｆ，５ｇが形成される。その後、レジストパターンを除去する。
【００４６】次に、パッシベーション膜５の全面に例えば真空蒸着法によりＴｉ／Ｐｔ／Ａｕ膜を形成する。その後、リソグラフィ工程により、保護ダイオード１０における電極６，７、ＪＦＥＴ２０におけるゲート電極２７および半導体抵抗素子３０における電極３４，３５に対応する形状のレジストパターン（図示せず）を形成する。その後、このレジストパターンをマスクとして、例えばイオンミリング法によりＴｉ／Ｐｔ／Ａｕ膜をパターニングする。これによって、パッシベーション膜５のコンタクトホール５ａ，５ｂの部分にそれぞれ電極６，７、コンタクトホール５ｃ，５ｄ，５ｅの部分にそれぞれソース電極２５、ゲート電極２７、ドレイン電極２６、およびコンタクトホール５ｆ，５ｇの部分にそれぞれ電極３４，３５が形成される。なお、電極６，７，３４，３５、ソース電極２５およびドレイン電極２６と、ゲート電極２７とを別の工程において形成するようにしても良く、ゲート電極２７をＴｉ／Ｐｔ／Ａｕ膜から構成するとともに、電極６，７，３４，３５、ソース電極２５およびドレイン電極２６をＡｕＧｅ／Ｎｉ膜から構成するようにしても良い。
【００４７】以上により、図１Ａに示す保護ダイオード１０、図１Ｂに示すＪＦＥＴ２０、および図１Ｃに示す半導体抵抗素子３０を有する、この一実施形態による半導体装置が製造される。
【００４８】以上説明したように、この一実施形態によれば、半絶縁性半導体基板１に設けられた低濃度ｎ型導電体層２と、この低濃度ｎ型導電層２とｐｎ接合をなす高濃度ｐ型導電層３，４とからなる保護ダイオード１０における、高濃度ｐ型導電層３，４の間隔ｄを、所望の降伏電圧（ブレイクダウン電圧）ＢＶのときに、低濃度ｎ型導電体層２における高濃度ｐ型導電層３と高濃度ｐ型導電層４との間の部分が空乏化する間隔に設定するようにしていることにより、電圧を印加した際に、低濃度ｎ型導電層２における高濃度ｐ型導電層３，４の間の部分が空乏化し、低濃度ｎ型導電層２内部の電位勾配が降伏電界に達することによって、降伏が発生するという原理を利用し、降伏電圧ＢＶを、低濃度ｎ型導電層２における高濃度ｐ型導電層３，４の間隔によって律することができる。したがって、保護ダイオードにおける特性のばらつきを容易に制御することができ、ばらつきの抑制を図ることができる。また、意図しないトラップの影響を受けにくくなるため、降伏電圧が経時変化を起こしにくくなる。さらに、保護ダイオード１０の熱的安定性を高めることができるとともに、リーク電流を抑制することができる。また、保護ダイオード１０において、高濃度ｐ型導電層３，４の拡散深さを低濃度ｎ型導電層２の拡散深さより浅くし、電圧を印加した際に生じる空乏層を、低濃度ｎ型導電層２より下にまで広げることができるので、保護ダイオード１０の低容量化を図ることが可能となる。
【００４９】以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の一実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００５０】例えば、上述の一実施形態において挙げた数値、材料、電極の積層構造はあくまでも例に過ぎず、必要に応じてこれと異なる数値、材料、電極の積層構造を用いてもよい。
【００５１】また、例えば上述の一実施形態においては、基板として、半絶縁性ＧａＡｓ基板を用いているが、半絶縁性ＧａＡｓ基板以外にも、リン化ガリウム（ＧａＰ）基板やＳｉ基板などを用いることも可能である。
【００５２】
【発明の効果】以上説明したように、この発明によれば、第１の導電体層中に設けられた第２の導電体層と第３の導電体層との間隔が、所望の降伏電圧を印加したときに、第１の導電体層における第２の導電体層と第３の導電体層との間の部分が空乏化する間隔に設定されていることにより、電圧を印加した際に、第１の導電体層における第２の導電体層と第３の導電体層との間の部分が空乏化し、この第１の導電体層内部の電位勾配が降伏電界に達することによって、降伏が発生するという原理を利用することができ、降伏電圧を、第１の導電体層における第２の導電体層と第３の導電体層との間の間隔によって律することができる。したがって、保護ダイオードにおける特性のばらつきの制御を容易に行うことができるので、ばらつきを抑制することができる。また、意図しないトラップの影響を受けにくくなるため、降伏電圧が経時変化を起こしにくくなる。さらに、保護ダイオードにおける熱的安定性を高めることができるとともに、リーク電流を抑制することができる。
【出願人】 【識別番号】０００００２１８５
【氏名又は名称】ソニー株式会社
【住所又は居所】東京都品川区北品川６丁目７番３５号
【出願日】 平成１３年８月９日（２００１．８．９）
【代理人】 【識別番号】１０００８２７６２
【弁理士】
【氏名又は名称】杉浦 正知
【公開番号】 特開２００３−６００４５（Ｐ２００３−６００４５Ａ）
【公開日】 平成１５年２月２８日（２００３．２．２８）
【出願番号】 特願２００１−２４２０５２（Ｐ２００１−２４２０５２）