| 【発明の名称】 |
電界効果トランジスタ及び電界効果トランジスタの製造方法 |
| 【発明者】 |
【氏名】井上 隆
【住所又は居所】東京都港区芝五丁目７番１号 日本電気株式会社内
【氏名】山之口 勝己
【住所又は居所】東京都港区芝五丁目７番１号 日本電気株式会社内
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| 【要約】 |
【課題】化合物半導体電界効果トランジスタにおいて、高周波特性を劣化させることなく、微細ゲートの剥がれを防止する。
【解決手段】リセス構造をワイドリセス及びナローリセスからなる二段リセス構造とし、ゲート電極７をＹ型（あるいはＴ型）のマッシュルーム型に形成し、そのゲート電極７の付け根部をゲート庇下残り絶縁体９（典型的には酸化膜ＳｉＯ２）で両側から挟んで支持する構造を形成する。更に、そのゲート庇下残り絶縁体９がゲート庇下１４とも、ワイドリセス側壁１５とも接せず、更にナローリセス側壁１１にも接しない（完全には埋め込まない）構造とする。 |
【特許請求の範囲】
【請求項１】 化合物半導体基板上にリセス構造が形成される電界効果トランジスタにおいて、前記リセス構造をワイドリセス及びナローリセスからなる二段リセス構造とし、ゲートをＴ型あるいはＹ型のマッシュルーム型に形成し、該ゲートの付け根部を絶縁体で両側から挟んで支持する構造を形成し、更に、該絶縁体が前記ゲートの庇部にも、前記ワイドリセス側壁にも接せず、更に前記ナローリセス側壁にも接しない構造であることを特徴とする電界効果トランジスタ。
【請求項２】 前記ワイドリセス面から前記ゲートの庇部までのゲート庇下高さＨｇと、前記ゲートの左右のゲート庇長の平均値であるゲート片側庇長Ｈｗとのアスペクト比Ｈｗ／Ｈｇが、０．７≦Ｈｗ／Ｈｇ≦１．４の構造である、請求項１に記載の電界効果トランジスタ。
【請求項３】 前記絶縁体をゲート幅方向あるいはゲート長手方向に繰り返しパターンを持つレジストパターンで保護し、該絶縁体を有効ゲート幅内でゲート長方向に延在した構造である、請求項１または請求項２に記載の電界効果トランジスタ。
【請求項４】 化合物半導体基板上に、ワイドリセス及びナローリセスからなる二段リセス構造が形成される電界効果トランジスタの製造方法において、前記化合物半導体基板上に、バッファ層である第１の化合物半導体層、デバイスチャネルとなるキャリヤ活性層を層構造として内に有する第２の化合物半導体層、前記ワイドリセスを形成する際のスペーサ層である第３の化合物半導体層、オーミックコンタクトのためのキャップ層である第４の化合物半導体層を順次エピタキシャル成長させる第１の工程と、前記第４の化合物半導体層を面上で部分的に除去することによって前記第３の化合物半導体層を表面に露出させて前記ワイドリセスを形成する第２の工程と、前記ワイドリセスの上から絶縁体を堆積し、リセス内にゲートを形成するために前記絶縁体にゲート形成用開口を形成する第３の工程と、前記第３の化合物半導体層におけるゲート形成用絶縁体開口下の部分をエッチング除去し、更に、前記第３の化合物半導体層をゲート長方向にもサイドエッチングした形で前記ナローリセスを形成する第４の工程と、前記ナローリセスの上からゲート金属を堆積した後、該ゲート金属をＴ字型あるいはＹ字型のマッシュルーム型に加工する第５の工程と、前記絶縁体をゲート長方向に部分的に除去し、該絶縁体を前記ゲートの庇部にも、前記ワイドリセス側壁にも接せず、更に、前記ナローリセス側壁にも接しないように前記ゲートの付け根部に部分的に残す第６の工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【請求項５】 前記第１の工程で、前記第２の化合物半導体層をエピタキシャル成長させた後、前記ナローリセス形成の際のエッチングストッパ層となる第５の化合物半導体層をエピタキシャル成長させてから、前記第３の化合物半導体層及び前記第４の化合物半導体層を順次エピタキシャル成長させ、前記第４の工程で、前記第３の化合物半導体層及び前記第５の化合物半導体層におけるゲート形成用絶縁体開口下の部分をエッチング除去し、更に、ゲート長方向にも前記第３の化合物半導体層をサイドエッチングした形で前記ナローリセスを形成する、請求項４に記載の電界効果トランジスタの製造方法。
【請求項６】 前記第１の工程で、前記第３の化合物半導体層をエピタキシャル成長させた後、前記ワイドリセス形成の際のエッチングストッパ層となる第６の化合物半導体層をエピタキシャル成長させてから、前記第４の化合物半導体層をエピタキシャル成長させ、前記第２の工程で、前記第４の化合物半導体層及び前記第６の化合物半導体層を面上で部分的に除去することによって前記第３の化合物半導体層を表面に露出させて前記ワイドリセスを形成する、請求項５に記載の電界効果トランジスタの製造方法。
【請求項７】 前記ワイドリセス面から前記ゲートの庇部までのゲート庇下高さＨｇと、前記ゲートの左右のゲート庇長の平均値であるゲート片側庇長Ｈｗとのアスペクト比Ｈｗ／Ｈｇを、０．７≦Ｈｗ／Ｈｇ≦１．４の範囲とする、請求項４から６のいずれか１項に記載の電界効果トランジスタの製造方法。
【請求項８】 前記絶縁体をゲート幅方向あるいはゲート長手方向に繰り返しパターンを持つレジストパターンで保護し、該絶縁体を有効ゲート幅内でゲート長方向に延在する、請求項４から７のいずれか１項に記載の電界効果トランジスタの製造方法。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、電界効果トランジスタ及び電界効果トランジスタの製造方法に関し、特に、マイクロ波・ミリ波を用いた通信装置及びセンシング装置（レーダ）用の電界効果トランジスタ及び電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）を能動素子として用いる場合、ミリ波帯でも高い利得を有し、利用を可能とするためには、第１に、エピタキシャル・ウエハ（以下、エピウエハとも称する）として、チャネルにおいて低電界での電子移動度や高電界での電子飽和速度が高い等の理由で、砒化ガリウム（ＧａＡｓ）系、燐化インジウム（Ｉｎｐ）系等の化合物半導体電界効果トランジスタを採用する必要がある。また、第２に、ＦＥＴのゲート長を、通常のマイクロ波帯用のＦＥＴのゲート長よりも細くする必要がある。特に、ＦＥＴを６０ＧＨｚ帯や７６ＧＨｚ帯で利用可能とするためには、ＦＥＴのゲート長は一般的に０．１５μｍ以下であることが必要となる。
【０００３】
【発明が解決しようとする課題】しかしながら、ＦＥＴのゲート長を０．１５μｍ以下程度まで細くすると、ゲートや、ゲートとの接続面（化合物半導体電界効果トランジスタの場合は、リセス底面のショットキー層表面）で、微細ゲートの剥がれが生じてしまうという問題があった。
【０００４】図８を参照すると、従来は、上記問題を解決するために、ゲート電極７や、ゲート電極７との接続面（図８の場合は、ショットキー層２上のスペーサ層３の表面）の周辺部を比較的広い範囲にわたって絶縁体（誘電体；ＳｉＯ２、ＳｉＮ等）８で覆うことでゲート電極７を支持する方法が採用されてきた。なお、図８において、１は化合物半導体エピウエハ、４はストッパ層、５はキャップ層、６はオーミック電極である。
【０００５】しかしながら、上記の方法では、ゲート電極７を絶縁体（誘電体）８で支持するために不要な寄生容量成分が付加され、その寄生容量成分により、ＦＥＴの高周波特性が劣化してしまうという問題があった。
【０００６】本発明の目的は、高周波特性を劣化させることなく、微細ゲートの剥がれを防止することができるゲート及びリセス構造を持つ電界効果トランジスタ及び電界効果トランジスタの製造方法を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するために、本発明の電界効果トランジスタ及び電界効果トランジスタの製造方法は以下の点に特徴がある。
（１）化合物半導体基板上にリセス構造が形成される電界効果トランジスタにおいて、前記リセス構造をワイドリセス及びナローリセスからなる二段リセス構造とし、ゲートをＴ型あるいはＹ型のマッシュルーム型に形成し、該ゲートの付け根部を絶縁体で両側から挟んで支持する構造を形成し、更に、該絶縁体が前記ゲートの庇部にも、前記ワイドリセス側壁にも接せず、更に前記ナローリセス側壁にも接しない構造であることを特徴とする。
【０００８】上記のように、ゲートの付け根部を絶縁体で両側から挟む構造とすることによって、微細なゲートでも剥がれないようにゲートを支持することができる。更に、その絶縁体がゲートの庇部にも、ワイドリセス側壁にも接せず、更に、ナローリセス側壁にも接しない構造とすることによって、不要に付加される寄生容量成分を最小限に抑えることができるため、ゲート剥がれがなく、かつ、高周波特性も良好な電界効果トランジスタを得ることができる。
（２）更に、上記（１）の電界効果トランジスタにおいて、前記ワイドリセス面から前記ゲートの庇部までのゲート庇下高さＨｇと、前記ゲートの左右のゲート庇長の平均値であるゲート片側庇長Ｈｗ（Ｈｗ＝｛（庇全長Ｇｗ）−（ゲート長Ｌｇ）｝／２を採用）とのアスペクト比Ｈｗ／Ｈｇが、０．７≦Ｈｗ／Ｈｇ≦１．４の構造であることを特徴とする。
【０００９】これにより、ゲートの付け根部を両側から挟んで支持する絶縁体を、等方的エッチングによって絶縁体を部分的に除去する方法により形成しやすくなる。
【００１０】なぜならば、アスペクト比Ｈｗ／Ｈｇ＜０．７とすると、ゲートがΓ型傾向の形状になった場合に、左右どちらかの庇が小さい側では絶縁膜が全部除去されてしまうことになり、ゲート剥がれをもたらす危険性があるからである。また、アスペクト比Ｈｗ／Ｈｇ＞１．４とすると、絶縁膜除去の際に絶縁膜が取り切れずにゲート周りのリセス面に残存することになり、ゲート容量Ｃｇｓ,Ｃｇｄの増加につながってＲＦ特性を劣化させる危険性があるからである。
（３）更に、上記（１）または（２）の電界効果トランジスタにおいて、前記絶縁体をゲート幅方向あるいはゲート長手方向に繰り返しパターンを持つレジストパターンで保護し、該絶縁体を有効ゲート幅内でゲート長方向に延在した構造であることを特徴とする。
【００１１】これにより、絶縁体でゲートを更に強固に支持できることになるため、更に効果的にゲート剥がれを防止できる。
（４）化合物半導体基板上に、ワイドリセス及びナローリセスからなる二段リセス構造が形成される電界効果トランジスタの製造方法において、次の第１〜第６の工程を含むことを特徴とする。
【００１２】まず、前記化合物半導体基板上に、バッファ層である第１の化合物半導体層と、デバイスチャネルとなるキャリヤ活性層を層構造として内に有する第２の化合物半導体層（あるいは前記第２の化合物半導体層とその上層にナローリセス形成の際のエッチングストッパ層となる第５の化合物半導体層）と、前記ワイドリセスを形成する際のスペーサ層である第３の化合物半導体層（あるいは前記第３の化合物半導体層とその上層にワイドリセスの際のエッチング・ストッパ層となる第６の化合物半導体層）と、オーミックコンタクトのためのキャップ層である第４の化合物半導体層とを順次エピタキシャル成長させる（第１の工程）。
【００１３】次に、前記第４の化合物半導体層（あるいは前記第４の化合物半導体層と前記第６の化合物半導体層）を面上で部分的に除去することによって前記第３の化合物半導体層を表面に露出させて前記ワイドリセスを形成する（第２の工程）。
【００１４】次に、前記ワイドリセスの上から絶縁体を堆積し、リセス内にゲートを形成するために前記絶縁体にゲート形成用開口を形成する（第３の工程）。
【００１５】次に、前記第３の化合物半導体層（あるいは前記第３の化合物半導体層と前記第５の化合物半導体層）におけるゲート形成用絶縁体開口下の部分をエッチング除去し、更に、前記第３の化合物半導体層をゲート長方向にもサイドエッチングした形で前記ナローリセスを形成する（第４の工程）。これにより、ゲートとナローリセス側壁とが接しないような間隙が形成される。
【００１６】次に、前記ナローリセスの上からゲート金属を堆積した後、該ゲート金属をＴ字型あるいはＹ字型のマッシュルーム型に加工する（第５の工程）。
【００１７】最後に、前記絶縁体をゲート長方向に部分的に除去し、該絶縁体を前記ゲートの庇部にも、前記ワイドリセス側壁にも接せず、更に前記ナローリセス側壁にも接しないように前記ゲートの付け根部に部分的に残す（第６の工程）。これにより、絶縁体が、ゲートの庇部にも、ワイドリセス側壁にも接せず、更にナローリセス側壁にも接しないようにゲートの付け根部に部分的に残される。
【００１８】上記のような製造プロセスを用いることにより、ゲートの付け根部を絶縁体で両側から挟む構造となるため、微細なゲートでも剥がれないようにゲートを支持することができる。更に、その絶縁体がゲートの庇部にも、ワイドリセス側壁にも接せず、更にナローリセス側壁にも接しない構造となるため、不要に付加される寄生容量成分を最小限に抑えることができるため、ゲート剥がれがなく、かつ、高周波特性も良好な電界効果トランジスタを得ることができる。
【００１９】
【発明の実施の形態】以下に、本発明の実施の形態について図面を参照して説明する。
【００２０】図１は、本発明の電界効果トランジスタのリセス及びゲート構造の実施の一形態を示す図である。
【００２１】図１に示すように本発明の電界効果トランジスタは、リセス構造をワイドリセス及びナローリセスからなる二段リセス構造（ダブルリセス構造）とし、ゲート電極７をＹ型（あるいはＴ型）のマッシュルーム型に形成し、ゲート電極７の付け根部をゲート庇下残り絶縁体９（典型的にはＳｉＯ２膜）で両側から挟んで支持する構造を形成する。更に、ゲート庇下残り絶縁体９がゲート電極７の庇部（図１におけるゲート庇下１４）にも、ワイドリセス側壁１５にも接せず、更に、ナローリセス側壁１１にも接しない（完全には埋め込まない）構造とする。
【００２２】二段リセス構造に対応するエピウエハとしては、図２（ａ）に示すようなエピ構造が一般化されている。
【００２３】図２（ａ）に示したエピウエハは、半絶縁性基板（図１における化合物半導体エピウエハ１に該当）上に、化合物半導体層バッファ層である第１の化合物半導体層（図１では不図示）と、デバイス・チャネルとなるキャリヤ活性層を層構造として内に有する第２の化合物半導体層（図１におけるショットキー層２を含む層に該当）と、ワイドリセスを形成するスペーサ層である第３の化合物半導体（図１におけるスペーサ層３に該当）と、オーミック・コンタクトのためのキャップ層である第４の化合物半導体（図１におけるキャップ層５に該当）とが順次積層された構造である。なお、第２の化合物半導体層と第３の化合物半導体層との間に、ナローリセス形成の際のエッチング・ストッパ層となる第５の化合物半導体層を積層しても良く、また、第３の化合物半導体層と第４の化合物半導体層との間に、ワイドリセス形成の際のエッチング・ストッパ層となる第６の化合物半導体層（図１におけるストッパ層４に該当）を積層しても良い。
【００２４】
【実施例】以下に、本発明の電界効果トランジスタ及び電界効果トランジスタの製造方法の実施例について説明する。なお、本発明は、その目的を達成する範囲内であれば、以下に記載する実施例に限定されるものではない。
【００２５】本発明のリセス及びデバイス構造を持つ電界効果トランジスタを実際に試作した。試作用エピウエハとしては、図２（ｂ）に示すようなＧａＡｓ系化合物半導体エピウエハを用いた。図２（ｂ）に示した試作用エピウエハには、図２（ａ）におけるナローリセス形成の際のエッチング・ストッパ層となる第５の化合物半導体層はない。第２の化合物半導体層には、図２（ｂ）のショットキー層からチャネルまでの積層構造が対応している。本エピウエハはＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合をチャネル構造として有するＨＥＭＴ構造となっており、最上部のオーミック・コンタクトのためのキャップ層５としてｎ+−ＧａＡｓを、その下層のワイドリセス形成の際のドライ・エッチング用のエッチング・ストッパ層４としてｉ−ＡｌＧａＡｓを、その下層のスペーサ層３としてｉ−ＧａＡｓを、更にその下層のゲート接続面を形成するショットキー層２としてｉ−ＡｌＧａＡｓを用いている。
【００２６】以下に、本実施例における電界効果トランジスタのリセス及びゲート構造の製造工程について図３を参照して説明する。
【００２７】図３（ａ）〜（ｊ）は、本発明の電界効果トランジスタの全製造工程のうち、リセス及びゲート構造を形成する工程について、順番に示したものである。
【００２８】まず、化合物半導体エピウエハ１（不図示）上に、第１の化合物半導体層であるバッファ層（不図示）と、ショットキー層２を含む第２の化合物半導体層と、第３の化合物半導体層であるスペーサ層３と、第６の化合物半導体層であるストッパ層４と、第４の化合物半導体層であるキャップ層５とを順次エピタキシャル成長させ、更に、ドライエッチング等により、ワイドリセス面（本実施例ではファーストリセス面）となるスペーサ層３の表面（図１におけるワイドリセス面１２に該当）を露出させる（図３（ａ））。
【００２９】次に、ＣＶＤ（Chemical Vapor Deposition）により、絶縁体として酸化膜（ＳｉＯ２）１６を全面に堆積し、更に、ゲート形成用酸化膜開口のために、レジスト開口パターン１７を形成する（図３（ｂ））。この酸化膜１６が、後に図１におけるゲート庇下残り絶縁体９となる。
【００３０】次に、ＲＩＥ（reactive ion etching）により、酸化膜１６を層途中までエッチングし（図３（ｃ））、更に、ＥＣＲ（Electric Cyclotron Resonance）により、酸化膜１６を半導体表面（スペーサ層３の表面）が露出するところまで抜き切る（図３（ｄ））。このとき、図３（ｂ）で形成されたレジスト開口パターン１７は等方的にエッチングされつつ除去されるため、出来上がった酸化膜１６の開口はＹ字型の抜きの形状を有することになる。この形状は、後にゲート電極７の下層部と上層部（庇部）が良好に接続して形成されることに寄与する。
【００３１】更に、塩素系ガスによるＲＩＥにより、スペーサ層３をエッチングし、下のナローリセス面（本実施例ではセカンドリセス面）となるショットキー層２の表面を露出させる。なお、ショットキー層２を構成するＡｌＧａＡｓは、塩素系ガスではほとんどエッチングされない。この際、酸化膜１６の開口に対して左右のスペーサ層３に少々サイドエッチングを施す。このようなプロセスを採用することでゲート電極７とナローリセス側壁１１との間に間隙（図１におけるゲートとナローリセス側壁間の間隙１３に該当）が形成されることになる（図３（ｅ））。
【００３２】次に、メタル金属として、ＷＳｉ／ＴｉＮ／Ｐｔ／Ａｕのゲートメタル１８を堆積し（図３（ｆ））、更に、ゲート上層加工用にレジストでパターニングすることでゲート上層加工用レジストパターン１９を形成する（図３（ｇ））。このゲートメタル１８が、後に図１におけるゲート電極７となる。
【００３３】次に、ドライエッチングにより、ゲートメタル１８をエッチングしてゲート上層加工用レジストパターン１９を除去することで、酸化膜１６により両側が支持されたゲート構造が出来上がる（図３（ｈ））。
【００３４】ただし、このままでは、ゲート剥がれは防止できるが、ゲートメタル１８周りの酸化膜１６に付加された不要な寄生容量成分のために、ゲート容量成分であるゲート・ソース間容量Ｃｇｓやゲート・ドレイン間容量Ｃｇｄが増大しているため、良好な高周波特性は望めない。
【００３５】そのため、続いて、酸化膜１６をバッファード弗酸（ＢＨＦ）等でゲート長方向に部分的に除去し（完全には除去し切らずにゲート付け根部周りには残す）、酸化膜１６がゲートメタル１８の庇部（図１におけるゲート庇下１４）にも、ワイドリセス側壁１５（図１参照）にも、ナローリセス側壁１１（図１参照）にも接しないようにする（図３（ｉ））。なお、参考のために、図３（ｊ）には、図３（ｉ）に示した構造にオーミック電極６を設けた構造を示す。
【００３６】上記のような構造とすることによって、ゲート容量Ｃｇｓ，Ｃｇｄが低減され、良好な高周波特性を有するようになるとともに、ゲート電極７はゲート庇下残り絶縁体９に付け根部を支持されているので、ゲート剥がれも防止される。特に、ゲート電極７とナローリセス（セカンドリセス）側壁１１間に間隙（図１におけるゲートとナローリセス側壁間の間隙１３）が空いている構造となっているため、絶縁体を完全には除去し切らなくとも、ゲート容量Ｃｇｓ，Ｃｇｄは十分に低減されることになる。ゲート電極７とナローリセス（セカンドリセス）側壁１１間が何らかの材料で完全に埋め込まれている場合は、少なくともゲート容量Ｃｇｓ，Ｃｇｄは十分に低減できず、良好な高周波特性を望めない。
【００３７】以下に、ワイドリセス（ファーストリセス）面１２からゲート庇下１４までのゲート庇下高さＨｇと、ゲート電極７の左右のゲート庇長の平均値であるゲート片側庇長Ｈｗ（Ｈｗ＝｛（庇全長Ｇｗ）−（ゲート長Ｌｇ）｝／２を採用する）とのアスペクト比Ｈｗ／Ｈｇの最適値について図４を参照して説明する。
【００３８】アスペクト比Ｈｗ／Ｈｇを約１（０．７≦Ｈｗ／Ｈｇ≦１．４の範囲）とすると（図４（ａ））、図３（ｉ）の等方的エッチングによる酸化膜除去の工程において、ゲート電極７を両側から挟んでゲート電極７を支持するゲート庇下残り絶縁体９を形成しやすくなる。なお、図４（ａ）においては、ゲート電極７のゲート庇長が左右対称となっている。
【００３９】なぜならば、アスペクト比Ｈｗ／Ｈｇ＜０．７とすると（図４（ｂ））、ゲート電極７がΓ型傾向の形状になった場合に、左右どちらかの庇が小さい側では酸化膜が全部除去されてしまうことになり、ゲート剥がれをもたらす危険性があるからである。また、アスペクト比Ｈｗ／Ｈｇ＞１．４とすると（図４（ｃ））、図３（ｉ）の酸化膜除去の工程において、酸化膜が取り切れずにゲート周りのリセス面に残存することになり、ゲート容量Ｃｇｓ,Ｃｇｄの増加につながってＲＦ特性を劣化させることが実験から判明したからである。
【００４０】以下に、図３（ｉ）の酸化膜除去の工程におけるＢＨＦエッチング時間の最適値について図５及び図６を用いて説明する。
【００４１】ゲート庇高さＨｇ＝２５０ｎｍ、ゲート庇片側長Ｈｗ＝２４０〜２６０ｎｍのＦＥＴにおいて、ゲート庇下の酸化膜１６をバッファード弗酸（ＢＨＦ）でゲート長方向に部分的に除去する（完全には除去し切らずゲート付け根部周りに残す）際に、酸化膜１６がゲート庇下１４にも、ワイドリセス側壁１５にも接しないようなＢＨＦエッチング時間の最適値を求めたところ、５０秒であった。
【００４２】図５に、図３（ｉ）に示した酸化膜除去の工程において、ＢＨＦエッチング時間に最適値５０秒を適用した場合のＦＥＴのゲート断面のＳＥＭ写真を示す。
【００４３】ＢＨＦエッチング時間として最適値５０秒を適用した場合、ゲート庇下酸化膜は、ゲート長方向に部分的に除去され、残った酸化膜がゲート付け根部でゲートを支持していることが分かる。また、ゲート庇下酸化膜は、ゲート庇下にも、ワイドリセス（ファーストリセス）側壁にも接していない。更に、ゲートとナローリセス（セカンドリセス）側壁間には空隙が形成されている様子が見て取れる。
【００４４】図６に、ゲート剥がれ率［％］と代表的ＲＦ特性である電流利得遮断周波数ｆＴ［ＧＨｚ］のＢＨＦエッチング時間依存性を示す。測定試料は、本実施例での標準的ＦＥＴであり、ゲート長Ｌｇ＝０．１４μｍ、ゲート幅Ｗｇ＝５０μｍ×２フィンガ、ゲート上層出来寸０．６２μｍ、ソース側リセス長Ｌｇｒｓ＝０．４５μｍ、ドレイン側リセス長Ｌｇｒｄ＝０．５５μｍのものを用いた。
【００４５】ＢＨＦエッチング時間を０秒（エッチングなし）とした場合は、ゲート剥がれは全く見られないが、電流利得遮断周波数ｆＴの値は５７．３ＧＨｚとあまりふるわない。これは、ゲート庇下酸化膜が広くリセス面を覆っており、このゲート庇下酸化膜によってゲート容量Ｃｇｓ，Ｃｇｄが増大しているからである。
【００４６】また、ＢＨＦエッチング時間を最適値である５０秒とした場合は、ゲート剥がれ率は０．０２５％以下（８０００ゲート中２本以下）と十分に低い値であった。また、酸化膜が部分的（ゲート長方向）に除去されることで、電流利得遮断周波数ｆＴの値は７５．９ＧＨｚと向上した。
【００４７】従って、化合物半導体電界効果トランジスタにおいては、高周波特性を劣化させることなく微細ゲートの剥がれを防止するためには、ＢＨＦエッチング時間の最適値が５０秒であることが分かる。
【００４８】一方、ゲート庇下酸化膜は、本実施例での標準的ＦＥＴでは約８０秒で取り切れる。そこで、ＢＨＦエッチング時間として、これよりも２０秒オーバーエッチングとなる１００秒を適用してみた。すると、ゲート剥がれのない試料では高周波特性はｆＴ＝７８ＧＨｚと向上したが、ゲート剥がれ率は３５％にも達し、ＦＥＴの製造歩留まりは極めて悪くなってしまうことが分かった。
【００４９】本発明の電界効果トランジスタは、上述したリセス及びゲート構造とすることで、ゲート剥がれを十分に防止できる（ゲート剥がれ率が０．０２５％以下）。ただし、電界効果トランジスタの諸特性をこれより少々下げてもゲート剥がれ率を更に低減させて信頼性向上を図りたい場合には、ゲート長手（ゲート幅）方向に繰り返しパターンを持つレジストパターンで絶縁体（酸化膜）を保護し、この絶縁体をゲート長方向に延在する構造が適用できる。
【００５０】図７は、本発明の電界効果トランジスタにおいて、ゲート長手（ゲート幅）方向に繰り返しパターンを持つレジストパターンで絶縁体を保護したものの一構造例を示す要部平面図である。
【００５１】図７に示した構造は、図３に示した工程フローにおいて、図３（ｈ）の状態から絶縁体（図３における酸化膜１６）にエッチングを施す前に、ゲート長手（ゲート幅）方向の繰り返しパターンとして列島状のパターンを持つレジストパターン（「図７における２７」）で絶縁体を保護し、この絶縁体をゲート長方向に延在して有効ゲート２４内に形成した構造である。絶縁体（ゲート幅方向）部分除去率に依存して高周波特性も変化するが、この構造を適用すれば絶縁体でゲートを強固に支持できることになるため、更に効果的にゲート剥がれを防止でき、ゲート剥がれ率をほぼゼロにできることが実験により分かった。なお、図７において、２０はゲートフィンガ、２１はゲートパッド、２３は活性層パターン、２５はソース電極オーミックコンタクト用キャップ層パターン、２６はドレイン電極オーミックコンタクト用キャップ層パターン、２８はリセスである。
【００５２】
【発明の効果】以上説明したように本発明においては、ゲートの付け根部を絶縁体で両側から挟む構造としたため、微細なゲートでも剥がれないようにゲートを支持することができる。更に、その絶縁体がゲートの庇部にも、ワイドリセス側壁にも接せず、更にナローリセス側壁にも接しない構造としたため、不要な寄生容量成分を最小限に抑えることができ、これにより、高周波特性を良好とすることができる。
【００５３】このように、高周波特性を劣化させることなく、微細ゲートの剥がれを防止する電界効果トランジスタを得ることができるため、ミリ波を用いた通信装置やセンシング装置（レーダ）の性能の安定化を大幅に図ることができる。また、歩留まりも良好となるため、ミリ波を用いた通信装置やセンシング装置のコスト低減を大幅に図ることができる。
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| 【出願人】 |
【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
【住所又は居所】東京都港区芝五丁目７番１号
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| 【出願日】 |
平成１３年８月２０日（２００１．８．２０） |
| 【代理人】 |
【識別番号】１０００８８３２８
【弁理士】
【氏名又は名称】金田 暢之 （外２名）
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| 【公開番号】 |
特開２００３−５９９４９（Ｐ２００３−５９９４９Ａ） |
| 【公開日】 |
平成１５年２月２８日（２００３．２．２８） |
| 【出願番号】 |
特願２００１−２４８９０２（Ｐ２００１−２４８９０２） |
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