強誘電体記憶装置

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【発明の名称】	強誘電体記憶装置
【発明者】	【氏名】西原利幸【住所又は居所】東京都品川区北品川６丁目７番３５号ソニー株式会社内
【要約】	【課題】微細化されたキャパシタ（メモリセル）からデータを読み出すための十分な電位の信号を取り出すことができ、データ書込時の消費電力を小さくすることができると共に、チップ全体の面積を小さくすることができる強誘電体記憶装置を提供する。【解決手段】各々独立した複数のプレート線Ｐ１０１～Ｐ１０４と共通ノード電極Ｅ１０１との間に接続された複数の強誘電体キャパシタＣ１０１～Ｃ１０４を有するメモリユニット１０６とビット線Ｂ１０１との間に増幅回路ユニット１１０を接続する。この増幅回路ユニット１１０により、各キャパシタＣ１０１～Ｃ１０４からのデータ読み出し時に共通ノード電極Ｅ１０１のデータ信号（センス信号）を増幅してビット線Ｂ１０１に伝達し、各キャパシタＣ１０１～Ｃ１０４へのデータ書き込み時にビット線Ｂ１０１から受ける信号に応じて電源電圧Ｖｃｃで共通ノード電極Ｅ１０１を充放電する。

【特許請求の範囲】
【請求項１】各々独立した複数のプレート線と共通ノード電極との間に接続され、前記プレート線への電圧印加に応じて個々に独立したデータの記憶制御が行われる複数の強誘電体のキャパシタを有するメモリユニットと、前記メモリユニットとビット線との間に接続され、前記キャパシタからのデータ読み出し時に前記共通ノード電極のデータ信号を増幅して前記ビット線に伝達し、前記キャパシタへのデータ書き込み時にビット線から受ける信号に応じて前記共通ノード電極を充放電する増幅回路ユニットとを備えたことを特徴とする強誘電体記憶装置。
【請求項２】前記メモリユニットを複数有すると共に、この複数のメモリユニットの何れかを前記増幅回路ユニットに接続するスイッチ手段を有することを特徴とする請求項１記載の強誘電体記憶装置。
【請求項３】前記共通ノード電極を充放電するために前記ビット線から前記増幅回路ユニットへ供給される信号の電圧は、電源電圧よりも低いことを特徴とする請求項１または２記載の強誘電体記憶装置。
【請求項４】前記メモリユニットは、半導体基板上の層間絶縁膜上に形成され、かつ、前記増幅回路ユニットは、前記半導体基板の前記メモリユニットの形成領域に対応する領域を利用して形成されていることを特徴とする請求項１乃至３のいずれか１に記載の強誘電体記憶装置。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、データ記憶用の強誘電体キャパシタを多数備えた強誘電体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置として特に強誘電体を用いたＦｅＲＡＭ（Ferroelectric Random Access Memory) は、高速なアクセスと不揮発性の記憶を併せ持つ使い勝手のよいデバイスとして注目されており、その大容量化が期待されている。ＦｅＲＡＭは、小型で低消費電力であると共に衝撃にも強く、大容量化に伴うビット単価の低下が進めば音声や画像の記録メディアとしても有望である。
【０００３】現在主流となっている強誘電体記憶装置のセル構造と動作は、ＵＳ４８７３６６４においてＳ．Ｓｈｅｆｆｅｉｅｌｄらが提案したものである。この提案に基づき実現された強誘電体記憶装置の回路構成の一例を図８に示す。
【０００４】この強誘電体記憶装置は、対となった２つの強誘電体のキャパシタにトランジスタを介して相補的にデータを書き込むことにより1 ビットのデータを記憶するものであり、一対のワード線Ｗ１，Ｗ２が接続されたワード線用デコーダ・ドライバ１０と、各ワード線Ｗ１，Ｗ２に平行配置関係にある一対のプレート線Ｐ１，Ｐ２が接続されたプレート線用デコーダ・ドライバ１２と、各ワード線Ｗ１，Ｗ２および各プレート線Ｐ１，Ｐ２に直交配置関係にある一対のビット線Ｂ１，Ｂ２が接続された差動センスアンプ１４と、各ワード線Ｗ１，Ｗ２および各プレート線Ｐ１，Ｐ２に直交配置関係にある一対のビット線Ｂ３，Ｂ４が接続された差動センスアンプ１６とを備え、更に各々一対の強誘電体のキャパシタＣ１，Ｃ２、Ｃ３，Ｃ４、Ｃ５，Ｃ６、Ｃ７，Ｃ８と、これらキャパシタＣ１～Ｃ８へのデータ書き込み時のスイッチング制御を行うトランジスタＴ１～Ｔ８とを備えて構成されている。
【０００５】各キャパシタＣ１～Ｃ８とトランジスタＴ１～Ｔ８との接続関係は以下のようになっている。すなわち、キャパシタＣ１は、その一端がプレート線Ｐ１に接続され、他端が、ゲート端がワード線Ｗ１に接続されたトランジスタＴ１のソース－ドレイン間を介してビット線Ｂ１に接続されている。キャパシタＣ２は、その一端がプレート線Ｐ１に接続され、他端が、ゲート端がワード線Ｗ１に接続されたトランジスタＴ２のソース－ドレイン間を介してビット線Ｂ２に接続されている。同様に、他の一対のキャパシタＣ３，Ｃ４も、一端がプレート線Ｐ２に、他端がトランジスタＴ３，Ｔ４を介してビット線Ｂ１，Ｂ２に接続され、一対のキャパシタＣ５，Ｃ６も、一端がプレート線Ｐ１に、他端がトランジスタＴ５，Ｔ６を介してビット線Ｂ３，Ｂ４に接続され、一対のキャパシタＣ７，Ｃ８も、一端がプレート線Ｐ２に、他端がトランジスタＴ７，Ｔ８を介してビット線Ｂ３，Ｂ４に接続されている。
【０００６】このような構成において、例えば一対のキャパシタＣ１，Ｃ２に着目してその動作を説明する。ワード線用デコーダ・ドライバ１０の制御によりワード線Ｗ１にトランジスタ作動電圧を印加し、更にプレート線用デコーダ・ドライバ１２の制御によりプレート線Ｐ１にパルス電圧を供給する。この制御によって一対のキャパシタＣ１，Ｃ２から相補的なデータが、トランジスタＴ１，Ｔ２を介して一対のビット線Ｂ１，Ｂ２へそれぞれ読み出されるので、それを差動センスアンプ１４でセンスすることによってデータが得られる。
【０００７】即ち両キャパシタＣ１，Ｃ２は、記憶しているデータによって異なる方向に分極しており、「１」のデータを記憶したキャパシタの分極は、プレート線Ｐ１のプレートパルスで反転される。一方、「０」のデータを記憶したキャパシタの分極状態は変わらない。これによって、「１」側の方が、大きな電荷が放出され、ビット線電位が高くなる。
【０００８】さらにメモリセルを微細化し、大容量化を促進する手法として特開平０９－１２１０３２号公報にクロスポイント型記憶装置（強誘電体記憶装置）が提案されている。図９はこのクロスポイント型記憶装置の回路構成例を表すものである。
【０００９】このクロスポイント型記憶装置は、ワード線Ｗ１１が接続されたワード線用デコーダ・ドライバ２０と、ワード線Ｗ１１に平行配置関係にある複数のプレート線Ｐ１１～Ｐ１４が接続されたプレート線用デコーダ・ドライバ２２と、ワード線Ｗ１１および各プレート線Ｐ１１～Ｐ１４に直交配置関係にある一対のビット線Ｂ１１，Ｂ１２が接続された差動センスアンプ２４とを備え、更に各プレート線Ｐ１１～Ｐ１４と共通ノード電極Ｅ１１との間に接続された複数の強誘電体のキャパシタＣ１１～Ｃ１４から成るメモリユニット２６と、各プレート線Ｐ１１～Ｐ１４と共通ノード電極Ｅ１２との間に接続された複数の強誘電体のキャパシタＣ１５～Ｃ１８から成るメモリユニット２８と、共通ノード電極Ｅ１１とビット線Ｂ１１との間にソース－ドレイン端が接続され、ゲート端がワード線Ｗ１１に接続されたトランジスタ（ＦＥＴ）Ｔ１１と、共通ノード電極Ｅ１２とビット線Ｂ１２との間にソース－ドレイン端が接続され、ゲート端がワード線Ｗ１１に接続されたトランジスタ（ＦＥＴ）Ｔ１２とを備えて構成されている。
【００１０】このような構成において、各メモリユニット２６，２８における各々のキャパシタＣ１１～Ｃ１８はそれぞれ別個のデータを記憶し、独立したプレート線Ｐ１１～Ｐ１４を介してプレート線用デコーダ・ドライバ２２で制御される。例えばワード線用デコーダ・ドライバ２０の制御によってワード線Ｗ１１にトランジスタ作動電圧を印加し、プレート線用デコーダ・ドライバ２２の制御によってプレート線Ｐ１２～Ｐ１４の電位を０Ｖに固定した状態でプレート線Ｐ１１にパルス電圧を印加すると、一対のキャパシタＣ１１，Ｃ１５から共通ノード電極Ｅ１１，Ｅ１２およびトランジスタＴ１１，Ｔ１２を介して一対のビット線Ｂ１１，Ｂ１２に電荷が放出される。これによって生じた電位差を差動センスアンプ２４でセンスすることでデータを読み出すことができる。このようなクロスポイント型記憶装置は、１つのトランジスタＴ１１を複数のキャパシタＣ１１～Ｃ１４が共有するため、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
【００１１】
【発明が解決しようとする課題】ところで、従来の強誘電体記憶装置においては、チップコストを勘案した場合、単にセル面積を小さくするだけではなく、より多くのセルまたはメモリユニットをビット線に接続して、センスアンプやデコーダ等の周辺回路の数を減らす方が有利である。しかしこの場合、ビット線容量が大きくなってしまい、センス信号が小さくなる。即ちデータを読み出すための十分な電位の信号を取り出すことができなくなるという問題がある。
【００１２】特に、強誘電体記憶装置では、例えばＤＲＡＭ（Dynamic Random Access Memory）における絶縁膜の如く強誘電体膜厚を薄くしても信号電荷は大きくならない。従って、セルの微細化が進むほど信号電荷は小さくなり、ビット線への接続セル数はむしろ下げて行く必要がある。この理由からセル数を増やす場合、ビット線数を増やさなければならず、これに伴ってセンスアンプやデコーダ等の周辺回路も増加するので、結果的に周辺回路の面積が増大し、チップ面積が大きくなってしまうという問題がある。
【００１３】更に、強誘電体記憶装置にデータを書き込む場合、ビット線の電位をフル振幅させなければならないが、ビット線容量が大きいと消費電力が大きくなるという問題がある。強誘電体記憶装置は読み出し後必ず再書き込みするようになっているので、ビット線の充放電に要する消費電流は動作電流に直結する。従ってこの点でもビット線容量が大きくならないようにするため、ビット線へのセル接続数を増やすことができない。
【００１４】本発明はかかる問題点に鑑みてなされたもので、その目的は、微細化されたキャパシタ（メモリセル）からデータを読み出すための十分な電位の信号を取り出すことができ、データ書き込み時の消費電力を小さくすることができ、更にチップ全体の面積を小さくすることができる強誘電体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の強誘電体記憶装置は、各々独立した複数のプレート線と共通ノード電極との間に接続され、プレート線への電圧印加に応じて個々に独立したデータの記憶制御が行われる複数の強誘電体のキャパシタを有するメモリユニットと、メモリユニットとビット線との間に接続され、キャパシタからのデータ読み出し時に共通ノード電極のデータ信号を増幅してビット線に伝達し、キャパシタへのデータ書き込み時にビット線から受ける信号に応じて共通ノード電極を充放電する増幅回路ユニットとを備えた構成を有している。
【００１６】この強誘電体記憶装置では、キャパシタからのデータ読み出し時に共通ノード電極のデータ信号が増幅されてビット線に伝達されるので、キャパシタから共通ノード電極へ伝達されるデータ信号が微小信号であっても、十分にデータの”１”または”０”を判定することが可能な信号がビット線に伝達される。また、キャパシタへのデータ書き込み時にビット線から受ける信号に応じて共通ノード電極が増幅回路ユニットで充放電されるので、共通ノード電極の充放電が増幅回路ユニット内でのみ行われ、ビット線自体を共通ノード電極同様に充放電しなくてもよくなる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１８】（第１の実施の形態）図１は本発明の第１の実施の形態に係るクロスポイント型記憶装置の回路構成を表すものである。
【００１９】このクロスポイント型記憶装置は、ワード線Ｗ１０１が接続されたワード線用デコーダ・ドライバ１００と、ワード線Ｗ１０１と平行配置関係にある複数のプレート線Ｐ１０１～Ｐ１０４が接続されたプレート線用デコーダ・ドライバ１０２と、ワード線Ｗ１０１および各プレート線Ｐ１０１～Ｐ１０４と直交配置関係にあるビット線Ｂ１０１が接続されたセンスアンプ１０４と、各プレート線Ｐ１０１～Ｐ１０４と共通ノード電極Ｅ１０１との間に接続された複数の強誘電体のキャパシタＣ１０１～Ｃ１０４から成るメモリユニット１０６とを備え、更にビット線Ｂ１０１およびワード線Ｗ１０１に接続されたＮＭＯＳ型トランジスタＴＮ０とメモリユニット１０６が接続された共通ノード電極Ｅ１０１との間に、本発明の特徴要素である増幅回路ユニット１１０を接続することにより構成したものである。
【００２０】増幅回路ユニット１１０は、３つのＮＭＯＳ型トランジスタＴＮ１～ＴＮ３と３つのＰＭＯＳ型トランジスタＴＰ１～ＴＰ３とを備えて構成されている。ＮＭＯＳ型トランジスタＴＮ２とＰＭＯＳ型トランジスタＴＰ１とは、対となってインバータ回路１１２を構成し、このインバータ回路１１２の出力端に接続された共通ノード電極Ｅ１０１を充放電する。なお、ＮＭＯＳ型トランジスタおよびＰＭＯＳ型トランジスタは以下の説明で単にトランジスタと略す場合もある。
【００２１】更に、そのインバータ回路１１２を構成する一方のトランジスタＴＮ２とアース間にはＮＭＯＳ型トランジスタＴＮ１が接続され、他方のトランジスタＴＰ１とＶｃｃ電源との間にはＰＭＯＳ型トランジスタＴＰ３が接続されている。トランジスタＴＮ１のゲート端には書き込み制御線ＷＣが接続され、トランジスタＴＰ３のゲート端には、インバータ回路１１４を介して書き込み制御線ＷＣが接続され、双方のトランジスタＴＮ１，ＴＰ３でインバータ回路１１２を活性状態または不活性状態とするスイッチの役割を果たす。
【００２２】即ち、書き込み制御線ＷＣはワード線用デコーダ・ドライバ１００に接続されており、そのドライバ１００から書き込み制御線ＷＣを介して双方のトランジスタＴＮ１，ＴＰ３のゲート端に相補的に信号が供給され、この信号レベルが「Ｈ」であればインバータ回路１１２は活性状態に、「Ｌ」であれば不活性状態になる。
【００２３】メモリユニット１０６とアースとの間に接続されたトランジスタＴＮ３は、リセット用スイッチの役割を果たし、そのゲート端に接続されたリセット線Ｒの信号レベルを「Ｈ」とすることで共通ノード電極Ｅ１０１の電位を０Ｖに落とす。リセット線Ｒはワード線用デコーダ・ドライバ１００に接続されており、そのドライバ１００でリセット線Ｒの信号レベルが制御される。
【００２４】Ｖｃｃ電源とトランジスタＴＮ０との間に接続されたトランジスタＴＰ２は、センス用トランジスタであり、共通ノード電極Ｅ１０１の電位をゲート端で受けることによりトランジスタＴＮ０を介してビット線Ｂ１０１にセンス信号を伝達する。また、トランジスタＴＰ２とＴＮ０との間にはインバータ回路１１２を構成するトランジスタＴＮ２，ＴＰ１の各ゲート端（入力端）１１６が接続されている。
【００２５】このような構成のクロスポイント型記憶装置におけるデータ読み出しおよびデータ再書き込みの動作を、図２に示したタイミングチャートを参照して説明する。
【００２６】最初にデータ読み出し動作を説明する。時刻ｔ１の初期状態では、書き込み制御線ＷＣの信号レベルは「Ｌ」で、この「Ｌ」がトランジスタＴＮ１のゲート端およびインバータ回路１１４を介してトランジスタＴＰ３のゲート端に供給されることによって双方のトランジスタＴＮ１，ＴＰ３がオフとなり、そのトランジスタＴＮ１，ＴＰ３間に接続されたインバータ回路１１２が不活性状態となる。
【００２７】更に、同時刻ｔ１では、リセット線Ｒの信号レベルは「Ｈ」で、この「Ｈ」がトランジスタＴＮ３のゲート端に供給されることによりトランジスタＴＮ３がオンとなっているので、共通ノード電極Ｅ１０１が０Ｖにイコライズされている。また、ワード線Ｗ１０１の信号レベルは「Ｌ」で、この「Ｌ」がトランジスタＴＮ０のゲート端に供給されることによりトランジスタＴＮ０がオフとなっているので、ビット線Ｂ１０１と増幅回路ユニット１１０とは切り離された状態となっている。更にプレート線Ｐ１０１～Ｐ１０４の信号レベルは全て０Ｖとなされている。
【００２８】時刻ｔ２になると、リセット線Ｒの信号レベルが「Ｌ」とされることによりトランジスタＴＮ３がオフとされ、これによって共通ノード電極Ｅ１０１が浮遊状態となる。
【００２９】時刻ｔ３では、例えばプレート線Ｐ１０１が選択され、このプレート線Ｐ１０１に時刻ｔ３～ｔ９間で「Ｈ」となる電源電圧Ｖｃｃのパルスが与えられると、強誘電体のキャパシタＣ１０１に電圧が印加され、図２に示したように共通ノード電極Ｅ１０１の電位が上昇する。この上昇の度合いは、キャパシタＣ１０１が分極反転を伴えば大きくなり（データ”１”となり）、反転を伴わなければ小さくなる（データ”０”となる）。
【００３０】時刻ｔ４になると、ワード線Ｗ１０１の信号レベルが「Ｈ」となることによりトランジスタＴＮ０がオンし、ビット線Ｂ１０１と増幅回路ユニット１１０とを接続する。この際、トランジスタＴＰ２のゲート端には共通ノード電極Ｅ１０１の電圧が供給されているので、オン状態のトランジスタＴＰ２を流れる電流に従ってビット線Ｂ１０１が充電され、図２に示したようにその電位が上昇を始める。ここでその上昇度合いは”１”を読み出す場合に小さくなり、”０”を読み出す場合に大きくなる。
【００３１】時刻ｔ５においては、ビット線Ｂ１０１に接続されたセンスアンプ１０４を活性化し、データ”１”または”０”の判定を行う。この判定を行う場合、センスアンプ１０４は、ビット線Ｂ１０１の電位と参照電位とを比較することによって行う。これによってキャパシタＣ１０１からのデータ読み出し動作が完了する。
【００３２】続いて、データ再書き込み動作の説明を行う。時刻ｔ６になると、ビット線Ｂ１０１がデータ”１”に相当する電位である場合は、センスアンプ１０４によって放電され、０Ｖとなっている。一方、ビット線Ｂ１０１がデータ”０”に相当する電位である場合は、センス用のトランジスタＴＰ２またはセンスアンプ１０４で１Ｖ程度まで充電されている。但し、Ｖｃｃ＝３Ｖとする。また、ビット線Ｂ１０１の電圧は、ワード線Ｗ１０１の信号レベルが「Ｈ」でトランジスタＴＮ０がオン状態となっているので、インバータ回路１１２の入力端１１６に供給されている。
【００３３】時刻ｔ７において、非選択のプレート線Ｐ１０２～Ｐ１０４の電位をＶｃｃ／２（＝１．５Ｖ）とする。この時、選択されているプレート線Ｐ１０１の電位はＶｃｃ（＝３Ｖ）である。
【００３４】時刻ｔ８において、書き込み制御線ＷＣの信号レベルを「Ｈ」にすることによってインバータ回路１１２を活性状態とする。このインバータ回路１１２の閾値は、ここでは０．５Ｖ程度に設定されており、ビット線Ｂ１０１を０Ｖとすることによってデータ”１”を書き込む時は共通ノード電極Ｅ１０１がＶｃｃの電位となり、ビット線Ｂ１０１を１Ｖとすることによってデータ”０”を書き込む時は共通ノード電極Ｅ１０１が０Ｖの電位となる。これによってキャパシタＣ１０１に”０”が書き込まれる場合、共通ノード電極Ｅ１０１の電位が０ＶとなるのでキャパシタＣ１０１の両極間には－Ｖｃｃが印加され、”０”が書き込まれる。この時、非選択キャパシタｃ１２～Ｃ１４に印加される電圧は－（Ｖｃｃ／２）であり、抗電界がそれ以下に設定してあれば分極方向は保持される。
【００３５】時刻ｔ９では、選択プレート線Ｐ１０１の信号レベルを「Ｌ」、即ち電位を０Ｖとする。これによって例えばビット線Ｂ１０１を０Ｖとすることによって共通ノード電極Ｅ１０１がＶｃｃの電位となり、選択キャパシタＣ１０１にＶｃｃの電圧が印加され、”１”が書き込まれる。この時、非選択キャパシタＣ１２～Ｃ１４に印加される電圧はＶｃｃ／２であり、抗電界がそれ以下に設定してあれば分極方向は保持される。
【００３６】時刻ｔ１０において、ワード線Ｗ１０１の信号レベルが「Ｌ」となるとトランジスタＴＮ０がオフとなり、ビット線Ｂ１０１と増幅回路ユニット１１０とが切り離される。更に書き込み制御線ＷＣの信号レベルが「Ｌ」とされることによってインバータ回路１１２が不活性状態となる。
【００３７】最後に、時刻ｔ１１において、リセット線Ｒの信号レベルを「Ｈ」とすることによって共通ノード電極Ｅ１０１の電位を０Ｖに戻す。更に、非選択プレート線Ｐ１０２～Ｐ１０４の電位を０Ｖに戻し、ビット線Ｂ１０１も０Ｖにイコライズしてデータ再書き込み動作を終了する。
【００３８】更に、データの書き込みを行う場合は、上記のデータ読み出し動作を行った後、センスアンプ１０４に接続された複数のビット線の内、所望のビット線のみを”１”または”０”に反転させて上記のデータ再書き込み動作を行えば良い。
【００３９】なお、ビット線Ｂ１０１に接続されたセンスアンプ１０４の構成やデータ”１”または”０”の判定方法に制限は無いが、例えば差動センスアンプを使用し、対となるビット線に図３に示すようなダミーの増幅回路ユニット１２０を取りつけても良い。図３に示すダミーの増幅回路ユニット１２０では、ダミーワード線Ｗ１０１ａがゲート端に接続されたＮＭＯＳ型のトランジスタＴＮ０ａが図１のトランジスタＴＮ０と、ＰＭＯＳ型トランジスタＴＰ２ａが図１のＰＭＯＳ型トランジスタＴＰ２と同サイズであり、トランジスタＴＰ２ａのゲート端に、図１に示すトランジスタＴＰ２のゲート端に供給されるメモリユニット１０６からの”１”または”０”のセンス信号の中間電位Ｖｒｅｆを供給する。このダミーの増幅回路ユニット１１０がビット線Ｂ１０１ａに接続されると、ビット線Ｂ１０１ａの立ち上がり速度が”１”と”０”の中間値となり、選択ビット線Ｂ１０１との電位差を検出して増幅することが可能になる。
【００４０】このように、第１の実施の形態のクロスポイント型記憶装置によれば、各々独立した複数のプレート線Ｐ１０１～Ｐ１０４と共通ノード電極Ｅ１０１との間に接続された複数の強誘電体キャパシタＣ１０１～Ｃ１０４を有するメモリユニット１０６とビット線Ｂ１０１との間に増幅回路ユニット１１０を接続し、この増幅回路ユニット１１０で、各キャパシタＣ１０１～Ｃ１０４からのデータ読み出し時に共通ノード電極Ｅ１０１のデータ信号（センス信号）を増幅してビット線Ｂ１０１に伝達し、各キャパシタＣ１０１～Ｃ１０４へのデータ書き込み時にビット線Ｂ１０１から受ける信号に応じて電源電圧Ｖｃｃで共通ノード電極Ｅ１０１を充放電するように構成した。
【００４１】この構成によれば、キャパシタＣ１０１～Ｃ１０４から共通ノード電極Ｅ１０１へ伝達されるデータ信号が微小信号であっても、十分にデータの”１”または”０”を判定することが可能な信号がビット線Ｂ１０１に伝達される。従って、ビット線容量が大きくなることによりデータ信号が小さくなっても、データを読み出すための十分な電位の信号をビット線Ｂ１０１に取り出すことができる。
【００４２】このことから、１本のビット線Ｂ１０１に、より多くのキャパシタを接続して、センスアンプやデコーダ等の周辺回路の数を減らすことができるので、チップ全体の面積（クロスポイント型記憶装置全体の面積）を小さくすることができる。
【００４３】また、キャパシタＣ１０１～Ｃ１０４へのデータ書き込み時にビット線Ｂ１０１から受ける信号に応じて電源電圧Ｖｃｃで共通ノード電極Ｅ１０１が充放電されるので、共通ノード電極Ｅ１０１の充放電が増幅回路ユニット１１０内でのみ行われ、ビット線Ｂ１０１自体を共通ノード電極Ｅ１０１と同様に充放電しなくてもよくなる。更に、共通ノード電極Ｅ１０１を充放電するためにビット線Ｂ１０１から増幅回路ユニット１１０へ供給される信号の電圧は電源電圧よりも低くて済む。これらのことから、データ書き込み時の消費電力を小さくすることができる。
【００４４】（第２の実施の形態）図４は、本発明の第２の実施の形態に係るクロスポイント型記憶装置の回路構成を表すものである。ここでは、図１の第１の実施の形態の各部に対応する部分には同一符号を付し、その説明を省略する。
【００４５】本実施の形態のクロスポイント型記憶装置が、第１の実施の形態のクロスポイント型記憶装置と異なる点は、増幅回路ユニット１１０を２つのメモリユニット１０６および１３０で共有させたことにある。即ち、上記のメモリユニット１０６と増幅回路ユニット１１０との間にＮＭＯＳ型トランジスタＴＮ４を接続し、更に、共通ノード電極Ｅ１０１と各プレート線Ｐ１０１，Ｐ１０２，…との間に両端の電極が接続された複数のキャパシタＣ１１１，Ｃ１１２，…から成るメモリユニット１３０を、ＮＭＯＳ型トランジスタＴＮ５を介して増幅回路ユニット１１０に接続した。各トランジスタＴＮ４とＴＮ５のゲート端はワード線用デコーダ・ドライバ１００にユニット選択ワード線Ｗ１０２とＷ１０３で接続されており、そのスイッチング動作がドライバ１００によって制御されるようになっている。
【００４６】このような構成において、例えばキャパシタＣ１０１からデータを読み出す場合は、ドライバ１００の制御によりユニット選択ワード線Ｗ１０２の信号レベルを「Ｈ」、ユニット選択ワード線Ｗ１０３の信号レベルを「Ｌ」とすることによってトランジスタＴＮ４のみをオンとする。更に上記第１の実施の形態で説明したと同様にプレート線Ｐ１０１に「Ｈ」のパルスを与えて、増幅回路ユニット１１０にデータ信号を伝達する。このデータ信号をセンス用のトランジスタＴＰ２で増幅し、トランジスタＴＮ０を介してビット線Ｂ１０１に伝達する。
【００４７】キャパシタＣ１１１からデータを読み出す場合は、ドライバ１００の制御によりユニット選択ワード線Ｗ１０２の信号レベルを「Ｌ」、ユニット選択ワード線Ｗ１０３の信号レベルを「Ｈ」とすることによってトランジスタＴＮ５のみをオンとする。更にプレート線Ｐ１０１に「Ｈ」のパルスを与えて、増幅回路ユニット１１０にデータ信号を伝達したのちトランジスタＴＰ２で増幅し、トランジスタＴＮ０を介してビット線Ｂ１０１に伝達する。
【００４８】データを書き込む場合にも、同様に書き込み対象となるメモリユニット１０６または１３０に接続されたトランジスタＴＮ４またはトランジスタＴＮ５をオンとさせ、上記第１の実施の形態と同様に書き込み動作を行う。
【００４９】このように、本実施の形態のクロスポイント型記憶装置では、複数のメモリユニット１０６，１３０をトランジスタＴＮ４，ＴＮ５を介して増幅回路ユニット１１０に接続し、メモリユニット１０６，１３０の何れかが増幅回路ユニット１１０に接続されるように構成した。この構成によって、ビット線Ｂ１０１に増幅回路ユニット１１０を介して、更に多くのメモリユニット１０６，１３０を接続することができるので、チップ全体の面積（クロスポイント型記憶装置全体の面積）を更に小さくすることができる。
【００５０】（第３の実施の形態）図５は、本発明の第３の実施の形態に係るクロスポイント型記憶装置の回路構成を表すものである。ここでも、同様に、図１の第１の実施の形態の各部に対応する部分には同一符号を付し、その説明を省略する。
【００５１】本実施の形態のクロスポイント型記憶装置が、第１の実施の形態のクロスポイント型記憶装置と異なる点は、増幅回路ユニット１１０に代え、他の構成の増幅回路ユニット１４０を備えたことにある。
【００５２】増幅回路ユニット１４０は、上記の増幅回路ユニット１１０からプルダウン用のトランジスタＴＮ１とＴＮ２を省略して構成したものである。更にトランジスタＴＰ３のゲート端には、図１に示すようにインバータ回路１１４を接続せず、図５に示すように書き込み制御線ＷＣが直接接続してある。
【００５３】このような構成のクロスポイント型記憶装置におけるデータ読み出しおよびデータ再書き込みの動作を、図６に示したタイミングチャートを参照して説明する。
【００５４】最初にデータ読み出し動作を説明する。時刻ｔ２１の初期状態では、書き込み制御線ＷＣの信号レベルは「Ｈ」で、この「Ｈ」がトランジスタＴＰ３のゲート端に供給されることによってトランジスタＴＰ３がオフとなっている。更に、リセット線Ｒの信号レベルは「Ｈ」で、この「Ｈ」がトランジスタＴＮ３のゲート端に供給されることによりトランジスタＴＮ３がオンとなっているので、共通ノード電極Ｅ１０１が０Ｖにイコライズされている。また、ワード線Ｗ１０１の信号レベルは「Ｌ」で、この「Ｌ」がトランジスタＴＮ０のゲート端に供給されることによりトランジスタＴＮ０がオフとなっているので、ビット線Ｂ１０１と増幅回路ユニット１４０とは切り離された状態となっている。更にプレート線Ｐ１０１～Ｐ１０４の信号レベルは全て０Ｖとなされている。
【００５５】時刻ｔ２２においては、リセット線Ｒの信号レベルが「Ｌ」とされることによりトランジスタＴＮ３がオフとされ、これによって共通ノード電極Ｅ１０１が浮遊状態となる。
【００５６】時刻ｔ２３になると、例えばプレート線Ｐ１０１を選択し、このプレート線Ｐ１０１に時刻ｔ２３～ｔ２９間で「Ｈ」となる電源電圧Ｖｃｃのパルスを与えると、強誘電体のキャパシタＣ１０１に電圧が印加され、図６に示したように共通ノード電極Ｅ１０１の電位が上昇する。この上昇の度合いは、キャパシタＣ１０１が分極反転を伴えば大きくなり（データ”１”となり）、反転を伴わなければ小さくなる（データ”０”となる）。
【００５７】時刻ｔ２４では、ワード線Ｗ１０１の信号レベルが「Ｈ」となることによりトランジスタＴＮ０をオンとし、ビット線Ｂ１０１と増幅回路ユニット１４０とを接続する。この際、トランジスタＴＰ２のゲート端には共通ノード電極Ｅ１０１の電圧が供給されているので、オン状態のトランジスタＴＰ２を流れる電流に従ってビット線Ｂ１０１が充電され、図６に示すようにその電位が上昇を始める。ここでその上昇度合いは”１”を読み出す場合に小さくなり、”０”を読み出す場合に大きくなる。
【００５８】時刻ｔ２５になると、ビット線Ｂ１０１に接続されたセンスアンプ１０４が活性化され、データ”１”または”０”の判定を行われる。この判定を行う場合センスアンプ１０４は、ビット線Ｂ１０１の電位と参照電位とを比較することによって行う。これによってキャパシタＣ１０１からのデータ読み出し動作が完了する。
【００５９】続いて、データ再書き込み動作の説明を行う。時刻ｔ２６では、ビット線Ｂ１０１がデータ”１”に相当する電位である場合は、センスアンプ１０４によって放電され、０Ｖとなっている。一方、ビット線Ｂ１０１がデータ”０”に相当する電位である場合は、センス用のトランジスタＴＰ２またはセンスアンプ１０４で１Ｖ程度まで充電されている。但し、Ｖｃｃ＝３Ｖとする。また、ビット線Ｂ１０１の電圧は、ワード線Ｗ１０１の信号レベルが「Ｈ」でトランジスタＴＮ０がオン状態となっているので、トランジスタＴＰ１のゲート端に供給されている。
【００６０】時刻ｔ２７になると、非選択のプレート線Ｐ１０２～Ｐ１０４の電位がＶｃｃ／２（＝１．５Ｖ）となる。このとき、選択されているプレート線Ｐ１０１の電位はＶｃｃ（＝３Ｖ）である。
【００６１】時刻ｔ２８において、リセット線Ｒの信号レベルを「Ｈ」にすることによってトランジスタＴＮ３をオンとし、共通ノード電極Ｅ１０１の電位を０Ｖに落とす。これによってキャパシタＣ１０１に－Ｖｃｃが印加され、まず”０”が書き込まれる。一方、非選択キャパシタｃ１２～Ｃ１４に印加される電圧は－（Ｖｃｃ／２）であり、抗電界がそれ以下に設定してあれば分極方向は保持される。
【００６２】時刻ｔ２９では、選択プレート線Ｐ１０１の電位を０Ｖに落としてリセット線Ｒの電位を「Ｌ」とする。時刻ｔ３０になると、書き込み制御線ＷＣの信号レベルを「Ｌ」にすることによりトランジスタＴＰ３をオンにすると、共通ノード電極Ｅ１０１の電位が、トランジスタＴＮ０を介してトランジスタＴＰ１のゲート端に印加されるビット線Ｂ１０１の電圧（データ）に依存した速度で上昇を始める。ここでトランジスタＴＰ１の電流能力は（Ｖｇ－Ｖｔｈ）の２乗に比例する。但し、Ｖｔｈは閾値、Ｖｇはソース（ここではＶｃｃ）を基準としたゲート端の印加電圧とする。例えばＶｔｈを－１．５Ｖとすると、”１”書き込み時の電流能力は、”０”書き込み時の９倍になる。
【００６３】時刻ｔ３１において、”１”書き込み時の共通ノード電極Ｅ１０１の電位がＶｃｃに達したタイミングで、ワード線Ｗ１０１の信号レベルを「Ｌ」とし、トランジスタＴＮ０をオフとする。この時”１”書き込みおよび”０”書き込みにおける共通ノード電極Ｅ１０１の電位は次のようになる。まず、”１”書き込み時の共通ノード電極Ｅ１０１の電位はＶｃｃでラッチされる。一方、”０”書き込み時の共通ノード電極Ｅ１０１の電位はまだ１Ｖ以下であり、センス用のトランジスタＴＰ２はオン状態のままである。
【００６４】この結果、ノード１１６の電位が急速にＶｃｃまで充電され、トランジスタＴＰ１のゲート端に供給されるので、トランジスタＴＰ１の電流供給が停止する。即ち、”０”書き込み時の共通ノード電極Ｅ１０１の電位は１Ｖ以下の浮遊状態で保持される。
【００６５】このようなプロセスを経て、”１”書き込みの場合、選択キャパシタＣ１０１にＶｃｃの電圧が印加され、”１”の書き込みが行われる。一方、”０”書き込み時の選択キャパシタＣ１０１には１Ｖ以下の電位しか印加されない。また、非選択キャパシタＣ１０２～Ｃ１０４に印加される電圧はＶｃｃ／２であり、抗電界がそれ以下に設定してあれば分極方向は保持される。
【００６６】時刻ｔ３２において、書き込み制御線ＷＣを「Ｈ」としてトランジスタＴＰ３をオフとする。時刻ｔ３３では、リセット線Ｒの信号レベルを「Ｈ」とすることによって共通ノード電極Ｅ１０１の電位を０Ｖに戻す。更に、非選択プレート線Ｐ１０２～Ｐ１０４の電位を０Ｖに戻し、ビット線Ｂ１０１も０Ｖにイコライズしてデータ再書き込み動作を終了する。
【００６７】このように、本実施の形態のクロスポイント型記憶装置によれば、増幅回路ユニット１４０を第１の実施の形態の増幅回路ユニット１１０よりも少ないトランジスタ数で構成したので、その分、チップ全体の面積（クロスポイント型記憶装置全体の面積）を更に小さくすることができる。
【００６８】なお、第１～第３の実施の形態で説明した増幅回路ユニット１１０，１４０は、従来のクロスポイント型記憶装置での未使用シリコン領域に形成すれば、チップ全体の面積（クロスポイント型記憶装置全体の面積）を更に小さくすることができる。これを図１に示したクロスポイント型記憶装置の断面図である図７を参照して説明する。
【００６９】すなわち、各キャパシタＣ１０１～Ｃ１０４は、強誘電体膜１５０を、プレート線（プレート電極）Ｐ１０１～Ｐ１０４と共通ノード電極Ｅ１０１で挟んで形成されている。共通ノード電極Ｅ１０１は層間絶縁膜１５３内に形成されたプラグ１５３を介してトランジスタＴＮ０の拡散層１５４に接続されている。またビット線Ｂ１０１およびワード線Ｗ１０１は、共通ノード電極Ｅ１０１とトランジスタＴＮ０との間の層に形成されている。このセルの構成素子は、その殆どがキャパシタであるため、その占有面積もトランジスタＴＮ０では無く、キャパシタ群を構成するプレート線Ｐ１０１～Ｐ１０４によって決まる。すなわち、セル内のシリコン半導体基板１５１上には大きな未使用領域１５２が存在する。この未使用領域１５２に増幅回路ユニット１１０を形成すれば、よりチップ全体の面積を小さくすることができる。
【００７０】
【発明の効果】以上説明したように本発明の強誘電体記憶装置によれば、各々独立した複数のプレート線と共通ノード電極との間に接続された複数の強誘電体のキャパシタを有するメモリユニットとビット線との間に増幅回路ユニットを接続し、この増幅回路ユニットで、キャパシタからのデータ読み出し時に共通ノード電極のデータ信号を増幅してビット線に伝達し、キャパシタへのデータ書き込み時にビット線から受ける信号に応じて共通ノード電極を充放電するようにした。これによって、微細化されたキャパシタ（メモリセル）からデータを読み出すための十分な電位の信号を取り出すことができ、データ書き込み時の消費電力を小さくすることができ、更にチップ全体の面積を小さくすることができる。

【出願人】	【識別番号】０００００２１８５【氏名又は名称】ソニー株式会社【住所又は居所】東京都品川区北品川６丁目７番３５号
【出願日】	平成１３年１０月１７日（２００１．１０．１７）
【代理人】	【識別番号】１０００９８７８５【弁理士】【氏名又は名称】藤島洋一郎
【公開番号】	特開２００３－１２３４６５（Ｐ２００３－１２３４６５Ａ）
【公開日】	平成１５年４月２５日（２００３．４．２５）
【出願番号】	特願２００１－３１９２０７（Ｐ２００１－３１９２０７）