半導体記憶装置の不良ビット救済装置および方法

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【発明の名称】	半導体記憶装置の不良ビット救済装置および方法
【発明者】	【氏名】廣瀬正和【住所又は居所】兵庫県伊丹市荻野１丁目１３２番地大王電機株式会社内
【要約】	【課題】ウェハテストにおいてＹライン不良にしてカラム救済コードを発生し、Ｙライン不良になる可能性のあるデバイスをカラム救済する半導体記憶装置の不良ビット救済装置および方法を提供する。【解決手段】テスター部１１はストローブ信号を発生してメモリセル・ビットの良／不良を判定し、不良ビット数がロウ方向で救済できるで範囲内であった場合、上記テスター部１１は、ダミーのストローブ信号を発生することによって擬似的にカラム方向のＹライン不良にして、カラム方向の救済コードを発生する。

【特許請求の範囲】
【請求項１】半導体記憶装置のウェハテストにおいて不良ビットを救済する不良ビット救済装置であって、良否判定の時間位置を規定するストローブ信号を発生してメモリセル・ビットの良／不良を判定するテスター部と、メモリセル・ビットの不良を救済するリペア部とを備え、上記テスター部による良／不良の判定において、不良ビット数がロウ方向で救済できるで範囲内であった場合、上記テスター部は、ダミーのストローブ信号を発生することによって擬似的にカラム方向のＹライン不良にして、カラム方向の救済コードを発生することを特徴とする半導体記憶装置の不良ビット救済装置。
【請求項２】前記半導体記憶装置の不良ビット救済装置は、更に、不良セル・ビットを救済するためのリペア情報を生成する救済処理部を備え、該救済処理部は、前記ダミーのストローブ信号により前記擬似的に設定されたカラム方向のＹライン不良に基づいて、前記リペア情報を発生することを特徴とする請求項１に記載の不良ビット救済装置。
【請求項３】前記テスター部は、ストローブ信号を発生するストローブ信号発生部を備え、前記ストローブ信号発生部は前記テスター部が発生可能な最小レイトでストローブ信号を出力し、そのときのＸアドレスは、カラム救済コードとなるのに必要となるアドレス数だけ、注目ＸアドレスからＸアドレスをインクリメントしたものをダミーのＸアドレスとして発生させるように、前記前記ダミーのストローブ信号を発生することを特徴とする請求項２に記載の不良ビット救済装置。
【請求項４】前記テスター部は、メモリセル・ビットの良／不良を判定する良／不良判定部を備え、該良／不良判定部は、良品の場合に得られる所定の期待値との比較を行って対象メモリセル・ビットの良／不良の判定を行い、検出された不良セル・ビットのアドレス情報を発生し、得られた不良アドレス情報により救済コードを発生する請求項１に記載の不良救済装置。
【請求項５】前記救済処理部は、ウェハテストのテスト項目がすべて終わった後に、カラム救済コードのＸアドレスの救済情報とティピカルファンクションテストで発生したロウ救済コードのＸアドレスとの比較を行い、両Ｘアドレスが一致していなければ、ヒューズのブローを行うための最終の冗長コードとしてカラム方向で救済するコードを発生する請求項２に記載の不良ビット救済装置。
【請求項６】前記リペア部は、前記カラム救済コードに基づいてブロー処理を行うレーザトリマ装置を有し、該レーザトリマ装置は、不良セル・ビット線に対応するヒューズを切断処理して、不良セル・ビット線を動作不能にし、不良セル・ビット線に対応したアドレス情報を用いて冗長セル・ビット線を選択することによりカラム方向の救済を行う請求項１～５のいずれか１項に記載の不良ビット救済装置。
【請求項７】前記半導体記憶装置がＥＤＯ－ＤＲＡＭであり、ＲＡＳ（ロウアドレスストローブ）とＣＡＳ（カラムアドレスストローブ）との２つの制御クロック信号を用いて、アドレスマルチプレクス方式によりロウアドレスとカラムアドレスを順次取り込み、Ｅｘｔ．／ＲＡＳがＨレベルからＬレベルとなった後、前記Ｅｘｔ．／ＣＡＳがＨレベルからＬレベルとなると、一定時間後にデータが出力され、このデータ出力は前記Ｅｘｔ．／ＣＡＳがＬレベルからＨレベルになると切れる請求項２に記載の不良ビット救済装置。
【請求項８】前記不良ビット救済装置は、各アドレスに設けられているアドレスバッファと各アドレスバッファに設けたローカルアドレス遷移検出信号発生回路を備え、テストモードにエントリしている時、動作イネーブル信号Ｅｘｔ．／ＯＥがＬレベルの時にアドレスが遷移しても、ローカルのアドレス遷移検出信号が発生しないことを特徴とする請求項２に記載の不良ビット救済装置。
【請求項９】前記不良ビット救済装置は、制御タイミング発生のトリガ信号を発生するトリガ発生回路を備え、該トリガ発生回路は、前記ローカルのアドレス遷移検出信号発生回路の出力として得られる各アドレスの遷移検出信号について、その論理和をとることにより、グローバルのアドレス遷移検出信号を生成し、各入力データのデータ遷移検出信号について、その論理和をとることにより、グローバルのデータ遷移検出信号を生成し、上記グローバルのアドレス遷移検出信号とグローバルのデータ遷移検出信号のいずれかの遷移検出信号にワンショットパルスが発生すると、前記制御タイミング発生のトリガ信号が発生することを特徴とする請求項８に記載の不良ビット救済装置。
【請求項１０】前記不良ビット救済装置は、各アドレスに設けられているアドレスバッファと各アドレスバッファに設けたローカルアドレス遷移検出信号発生回路と制御タイミング発生のトリガ信号を発生するトリガ発生回路とを備え、テストモードにエントリしている時、動作イネーブル信号Ｅｘｔ．／ＯＥがＬレベルの時にアドレスが遷移して、ローカルのアドレス遷移検出信号が発生しても、制御タイミング発生のトリガ信号を発生しないことを特徴とする請求項２に記載の不良ビット救済装置。
【請求項１１】前記／ＯＥバッファの入力Ext./OE が低消費電力ＳＲＡＭ用のExt./CS2 と Ext./BC1, Ext./BC2 を有する仕様である請求項８～１０のいずれか１項に記載の不良ビット救済装置。
【請求項１２】前記Ext./OE, Ext./CS2、Ext./BC1, Ext./BC2 のいずれの信号によって、前記テストの不良救済を行うかをテストモードエントリ時に選択する制御信号選択手段を有する請求項１１に記載の不良ビット救済装置。
【請求項１３】半導体記憶装置のウェハテストにおいて不良ビットを救済する不良ビット救済方法であって、良否判定の時間位置を規定するストローブ信号を発生してメモリセル・ビットの良／不良を判定する工程と、メモリセル・ビットの不良を救済する工程とを備え、上記良／不良の判定において、不良ビット数がロウ方向で救済できるで範囲内であった場合、ダミーのストローブ信号を発生することによって擬似的にカラム方向のＹライン不良にして、カラム方向の救済コードを発生することを特徴とする半導体記憶装置の不良ビット救済方法。
【請求項１４】前記半導体記憶装置の不良ビット救済方法は、更に、不良セル・ビットを救済するためのリペア情報を生成する工程を有し、前記ダミーのストローブ信号により前記擬似的に設定されたカラム方向のＹライン不良に基づいて、前記リペア情報を発生することを特徴とする請求項１３に記載の不良ビット救済方法。
【請求項１５】前記ストローブ信号を発生する工程は発生可能な最小レイトでストローブ信号を出力し、そのときのＸアドレスは、カラム救済コードとなるのに必要となるアドレス数だけ、注目ＸアドレスからＸアドレスをインクリメントしたものをダミーのＸアドレスとして発生させるように、前記前記ダミーのストローブ信号を発生することを特徴とする請求項１４に記載の不良ビット救済方法。
【請求項１６】前記良／不良判定は、良品の場合に得られる所定の期待値との比較を行って対象メモリセル・ビットの良／不良の判定を行い、検出された不良セル・ビットのアドレス情報を発生し、得られた不良アドレス情報により救済コードを発生する請求項１３に記載の不良救済方法。
【請求項１７】前記救済処理工程は、ウェハテストのテスト項目がすべて終わった後に、カラム救済コードのＸアドレスの救済情報とティピカルファンクションテストで発生したロウ救済コードのＸアドレスとの比較を行い、両Ｘアドレスが一致していなければ、ヒューズのブローを行うための最終の冗長コードとしてカラム方向で救済するコードを発生する請求項１４に記載の不良ビット救済方法。
【請求項１８】前記リペア処理工程は、前記カラム救済コードに基づいてレーザトリミングによりブロー処理を行い、不良セル・ビット線に対応するヒューズを切断処理して、不良セル・ビット線を動作不能にし、不良セル・ビット線に対応したアドレス情報を用いて冗長セル・ビット線を選択することによりカラム方向の救済を行う請求項１３～１７のいずれか１項に記載の不良ビット救済方法。
【請求項１９】前記半導体記憶装置がＥＤＯ－ＤＲＡＭであり、ＲＡＳ（ロウアドレスストローブ）とＣＡＳ（カラムアドレスストローブ）との２つの制御クロック信号を用いて、アドレスマルチプレクス方式によりロウアドレスとカラムアドレスを順次取り込み、Ｅｘｔ．／ＲＡＳがＨレベルからＬレベルとなった後、前記Ｅｘｔ．／ＣＡＳがＨレベルからＬレベルとなると、一定時間後にデータが出力され、このデータ出力は前記Ｅｘｔ．／ＣＡＳがＬレベルからＨレベルになると切れる請求項１４に記載の不良ビット救済方法。
【請求項２０】前記不良ビット救済方法は、各アドレスに設けられているアドレスバッファ毎にローカルアドレス遷移検出信号を発生し、テストモードにエントリしている時、動作イネーブル信号Ｅｘｔ．／ＯＥがＬレベルの時にアドレスが遷移しても、ローカルのアドレス遷移検出信号が発生しないことを特徴とする請求項１４に記載の不良ビット救済方法。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関し、特に、ウェハテストにおける半導体装置のメモリセル・ビット等の不良を救済する装置および方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程で発生する欠陥によって不良となった回路要素は、予め搭載された冗長回路によって救済されるが、その代表例として、半導体メモリの不良メモリセルを置換する冗長回路が知られている。半導体メモリの場合、製造工程に起因する不良の多くはメモリセル部であり、これを救済すれば、歩留りを大きく向上させることができる。冗長メモリセルは、単独のメモリセル不良、ライン性のワード線不良（Ｘライン不良）およびビット線不良（Ｙライン不良）を、ワード線またはビット線を単位として置換救済し、冗長回路によって冗長メモリセル部が制御される。
【０００３】図８は、ワード線を単位とした冗長回路の例を示し、冗長メモリセル（冗長ワード）が、正規のメモリセル配列に複数個付加された場合を示す。製造工程で発生した不良ワード線を冗長ワードで置換し救済するには、先ず、不良ワード線をその駆動回路（ドライバ）中に備えられたヒューズを切断処理し、正規のメモリセル配列から分離する。駆動回路の出力は、ヒューズ切断後は常に非選択レベルに固定され、不良ワード線は動作不能となる。次に、冗長ワードに置換するために、不良ワード線に対応したアドレス情報を冗長ワード制御回路内のヒューズにプログラムし、不良線に代わって冗長線を選択する。図８はロウデコーダを用い、ワード線単位で冗長回路を構成した例であるが、カラムデコーダを用い、ビット線単位で行う場合も同様であり、多くの半導体メモリでは、ワード線単位およびビット線単位の両方の冗長回路機能を搭載している。
【０００４】ここで、ヒューズ切断処理は、ウェハテスト工程の後で、そのテスト結果の情報に基づいて、例えば、レーザトリマ装置を用いてレーザ光により切断するのが通例である。
【０００５】上述のように、従来、半導体メモリでは、ライン単位でスペアのメモリセルを持っており、ウェハ（半導体基板）状態で良／不良判定テストを行い、欠陥のあるメモリセルについては、不良の出方によって、ライン単位のスペア（予備ライン）を設けることにより、欠陥メモリセルを正常なメモリセルに置き換えて救済している。
【０００６】良／不良判定テストでは、先ず、メモリテスター（ビットフェイルテスター）により不良ビットセルを検出し、不良ビットセルの位置に応じて、行（ロウ）と列（カラム）のスペアラインのうちどのスペアで救済するかについて、スペアの使用制約を考慮しつつ決定する。次に、リペア装置においてチップ上に設けられた切替アドレス設定用のヒューズをレーザトリマ装置を用いてレーザで切断するなどして各スペアで代替すべきラインのアドレスを設定する。即ち、Ｘライン不良が出た場合はロウ方向で救済し、Ｙライン方向で不良が出た場合はカラム方向で救済を行い、不良セル・ビットを含むラインを不良ラインとして、その不良ラインを予備ラインと交換している。
【０００７】ビット不良の場合は通常ロウ方向のファーストスペアラインで救済コードを出すようにしており、Ｙライン上に数ビットの不良がある場合には、その不良ビット数がロウ方向でも救済できる範囲内であればロウ方向の救済となる。
【０００８】しかし、ウェハテストの項目の中でセンスマージンなどＹライン上の不良を検出してカラム方向の救済をする必要があるテストにおいて、テスト条件などによりウェハテストでは数ビットしか不良が検出されないことがあり、検出された不良ビット数がロウ方向でも救済できる範囲内の場合は、カラム方向の救済は行われず、ロウ方向の救済が行われてしまい、そのためファイナルテストでＹライン不良となってしまうことがあった。
【０００９】
【発明が解決しようとする課題】従って、このようなＹライン不良を検出するようなテスト項目で不良となるものは、たとえ不良ビット数がロウ方向で救済できる範囲内であったとしても、カラム方向の救済を行うようにし、ファイナルテストで不良とならないようにする必要がある。
【００１０】本発明は、上記課題を解決するためになされたもので、ウェハテストにおいてカラム救済を行うことが必要なデストで不良となる場合、不良ビット数がロウ方向で救済できるで範囲内であったとしても、ダミーのストローブ信号を発生することによって擬似的にＹライン不良にしてカラム方向での救済コードを発生するものである。これにより、本発明は、Ｙライン不良になる可能性のあるデバイスを確実にカラム救済することができ、製造コストを抑制しつつ歩留りの向上が可能となる半導体記憶装置のメモリセル・ビット不良を救済する装置および方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するために、本発明による半導体記憶装置のウェハテストにおいて不良ビットを救済する不良ビット救済装置および方法は、テスター部で良否判定の時間位置を規定するストローブ信号を発生してメモリセル・ビットの良／不良を判定し、リペア部がメモリセル・ビットの不良を救済する構成を有し、上記テスター部による良／不良の判定において、不良ビット数がロウ方向で救済できるで範囲内であった場合、上記テスター部は、ダミーのストローブ信号を発生することによって擬似的にカラム方向のＹライン不良にして、カラム方向の救済コードを発生することを特徴とする。
【００１２】前記半導体記憶装置の不良ビット救済装置は、更に、不良セル・ビットを救済するためのリペア情報を生成する救済処理部を備え、該救済処理部は、前記ダミーのストローブ信号により前記擬似的に設定されたカラム方向のＹライン不良に基づいて、前記リペア情報を発生してもよい。
【００１３】また、前記テスター部は、ストローブ信号を発生するストローブ信号発生部を備え、前記ストローブ信号発生部は前記テスター部が発生可能な最小レイトでストローブ信号を出力し、そのときのＸアドレスは、カラム救済コードとなるのに必要となるアドレス数だけ、注目ＸアドレスからＸアドレスをインクリメントしたものをダミーのＸアドレスとして発生させるように、前記前記ダミーのストローブ信号を発生してもよい。
【００１４】また、前記テスター部は、メモリセル・ビットの良／不良を判定する良／不良判定部を備え、該良／不良判定部は、良品の場合に得られる所定の期待値との比較を行って対象メモリセル・ビットの良／不良の判定を行い、検出された不良セル・ビットのアドレス情報を発生し、得られた不良アドレス情報により救済コードを発生してもよい。
【００１５】また、前記救済処理部は、ウェハテストのテスト項目がすべて終わった後に、カラム救済コードのＸアドレスの救済情報とティピカルファンクションテストで発生したロウ救済コードのＸアドレスとの比較を行い、両Ｘアドレスが一致していなければ、ヒューズのブローを行うための最終の冗長コードとしてカラム方向で救済するコードを発生してもよい。
【００１６】また、前記リペア部は、前記カラム救済コードに基づいてブロー処理を行うレーザトリマ装置を有し、該レーザトリマ装置は、不良セル・ビット線に対応するヒューズを切断処理して、不良セル・ビット線を動作不能にし、不良セル・ビット線に対応したアドレス情報を用いて冗長セル・ビット線を選択することによりカラム方向の救済を行ってもよい。
【００１７】また、前記半導体記憶装置がＥＤＯ－ＤＲＡＭであり、ＲＡＳ（ロウアドレスストローブ）とＣＡＳ（カラムアドレスストローブ）との２つの制御クロック信号を用いて、アドレスマルチプレクス方式によりロウアドレスとカラムアドレスを順次取り込み、Ｅｘｔ．／ＲＡＳがＨレベルからＬレベルとなった後、前記Ｅｘｔ．／ＣＡＳがＨレベルからＬレベルとなると、一定時間後にデータが出力され、このデータ出力は前記Ｅｘｔ．／ＣＡＳがＬレベルからＨレベルになると切れるように構成してもよい。
【００１８】また、前記不良ビット救済装置は、各アドレスに設けられているアドレスバッファと各アドレスバッファに設けたローカルアドレス遷移検出信号発生回路を備え、テストモードにエントリしている時、動作イネーブル信号Ｅｘｔ．／ＯＥがＬレベルの時にアドレスが遷移しても、ローカルのアドレス遷移検出信号が発生しない構成としてもよい。
【００１９】また、前記不良ビット救済装置は、制御タイミング発生のトリガ信号を発生するトリガ発生回路を備え、該トリガ発生回路は、前記ローカルのアドレス遷移検出信号発生回路の出力として得られる各アドレスの遷移検出信号について、その論理和をとることにより、グローバルのアドレス遷移検出信号を生成し、各入力データのデータ遷移検出信号について、その論理和をとることにより、グローバルのデータ遷移検出信号を生成し、上記グローバルのアドレス遷移検出信号とグローバルのデータ遷移検出信号のいずれかの遷移検出信号にワンショットパルスが発生すると、前記制御タイミング発生のトリガ信号が発生してもよい。
【００２０】更に、前記不良ビット救済装置は、各アドレスに設けられているアドレスバッファと各アドレスバッファに設けたローカルアドレス遷移検出信号発生回路と制御タイミング発生のトリガ信号を発生するトリガ発生回路とを備え、テストモードにエントリしている時、動作イネーブル信号Ｅｘｔ．／ＯＥがＬレベルの時にアドレスが遷移して、ローカルのアドレス遷移検出信号が発生しても、制御タイミング発生のトリガ信号を発生しない構成としてもよい。
【００２１】上記構成および方法により、冗長コードの発生を行う機能を有するテスター部、救済処理部およびリペア部によって、上述のような方法でテストを行うことにより、ウェハテストの項目の中で、センスマージンなどＹライン上の不良を検出してカラム救済するような特定のテスト項目で、不良セルビットが検出された場合は、検出不良ビット数がロウ救済可能な範囲内であったとしても、確実にカラム方向の救済を行うことができる。
【００２２】
【発明の実施の形態】図１乃至図７を用いて本発明の実施の形態について以下に説明する。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。また、各図において、各種制御信号で上付線を付した信号、例えば、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ等はＬＯＷアクティブ信号であることを示し、例えば／ＯＥ＝Ｌレベルの間データが出力され、／ＯＥ＝Ｈレベルの間出力ディスエーブル状態となることを示すものとする。
【００２３】半導体装置における不良ビット救済処理システムは、図１にその概略構成を示すように、良否判定を行うテスター部１１と不良セル・ビットを救済する救済処理部１２とリペア部１３とを備える。テスター部１１は、良否を判定する際の時間位置を規定するストローブ信号（ＳＴＲＢ）を発生するストローブ信号発生部１４と、良品／不良品判定部１５とを備え、本発明の実施の形態ではストローブ信号発生部１４にはダミーのストローブ信号を発生する機能を持たせ、良品／不良品判定部１５は不良アドレス情報を発生する機能を有する。
【００２４】不良ビットセルの救済処理部１２は、アドレス比較部１６を備え、不良アドレス情報に対するアドレス比較を行い、不良ビット救済のためのリペア情報を生成する。なお、アドレス比較部１６はテスター部１１に備えた構成としてもよい。リペア部１３は、レーザトリマ装置１７を備え、チップ上に設けられた切替アドレス設定用のヒューズをレーザで切断するなどして各スペアで代替すべきラインのアドレスを設定する。
【００２５】通常、テスター部１１ではウェハ（半導体基板）の状態でテストを行い、リペア部１３ではウェハの状態でリペアを行う。従って、テスター処理とリペア処理の中間の工程に位置する不良ビットセルの救済処理部１２では、最低限１枚のウェハを単位として不良救済処理が行われ、また、複数枚のウェハを１組とするロット単位として処理が行われることが多い。従って、救済処理部１２には、例えば、サブブロックごとの不良ビットの情報とともに、全体的な製造支援システムとリンクされたロット番号、ロット内のウェハ番号、ウェハ内におけるチップ番号、チップ内におけるサブブロック番号などが与えられる場合がある。
【００２６】本実施の形態に係る救済処理部１２は、ソフトウェアを実行するＣＰＵで実現可能であり、図示のようにテスター部１１やリペア部１３とは独立した装置として構成することもでき、また、テスター部１１またはリペア部１３に上記不良ビットセルの救済処理機能を持たせて実現してもよく、種々の形態が可能である。
【００２７】
【実施例１】図２は本発明の第１の実施例を示すタイミング図であり、特にＳＤＲＡＭの場合について示すものである。ＳＤＲＡＭでは、ＲＥＡＤコマンド（ＣＭＤ）が入力されてリードサイクルとなった後、クロック信号ＣＬＫの立ち上がり（ＣＬＫ１）によりバーストレングス（ＢＬ）の１ビット目（ＢＬ＝１）のデータ（ＤＱ１）が出力される。その後、ＣＬＫの立ち上がり（ＣＬＫ２以降）毎にＢＬの２ビット目（ＢＬ＝２）以降のデータ（ＤＱ２等）が順次出力される。
【００２８】データＤＱｎが出力されているときにテスター部１１のストローブ信号発生部１４よりストローブ信号（ＳＴＲＢ）を出力し、良品／不良品判定部１５により、良品の場合に得られる期待値との比較を行って良品／不良品の判定を行い、不良セル・ビットのアドレス情報を発生する。これによって得られた不良アドレス情報により救済コードを発生している。
【００２９】ここで、ストローブ信号発生部１４は、図２に示すように、データ（ＤＱｎ）が出力された後、テスター部が発生可能な最小レイトでストローブ信号（ＳＴＲＢ）を発生する。このストローブ信号（ＳＴＲＢ）発生の最小レイトは、不良ビット数がロウ方向で救済できる範囲を超える最小値から設定できる。そのときのＸアドレス（ｎ０，ｎ１，ｎ２，ｎ３，．．．）は、カラム救済コードとなるのに必要となるアドレス数だけ、注目ＸアドレスからＸアドレスをインクリメントしたものをダミーのＸアドレスとして発生させる（図中点線で示すサイクル）。
【００３０】このように、テスター部１１にダミーのＸアドレスを発生させる機能を持たせることにより、例えばアドレス (X, Y) = (n0, m0) で不良となったものは、テスターでは必ず擬似的に Y = m0 のＹライン不良として認識され、カラム救済コードが発生される。このカラム救済コードのアドレス情報として (n0, m0) の情報をもたせる。
【００３１】ウェハテストのテスト項目がすべて終わった後に、アドレス比較部１６は、擬似的なＹライン不良として得られたカラム救済コードのＸアドレスの救済情報と、ティピカルファンクションテストで発生したロウ救済コードのＸアドレスとの比較を行い、両Ｘアドレスが一致していなければ、擬似的にＹライン不良とされていることを考慮して、ヒューズのブローを行うための最終の冗長コードとしてそのままカラム方向で救済するコードを発生させる。
【００３２】リペア部１３では、このカラム救済コードに基づいて、レーザトリマ装置１７でブロー処理を行うことによりカラム方向の救済を行う。即ち、不良セル・ビット線に対応する駆動回路中に備えられたヒューズを切断処理し、正規のメモリセル・ビット配列から分離し、不良セル・ビット線を動作不能にする。次に、冗長セル・ビットに置換するために、不良セル・ビット線に対応したアドレス情報を冗長制御回路内のヒューズにプログラムし、不良セル・ビット線に代わって冗長セル・ビット線を選択する。
【００３３】このような冗長コードの発生を行う機能を有するテスター部１１、救済処理部１２およびリペア部１３によって、上述のような方法でテストを行うことにより、ウェハテストの項目の中で、センスマージンなどＹライン上の不良を検出してカラム救済するような特定のテスト項目で、不良セルビットが検出された場合は、検出不良ビット数がロウ救済可能な範囲内であったとしても、確実にカラム方向の救済を行うことができる。
【００３４】
【実施例２】図３は本発明の第２の実施例を示すタイミング図であり、特にＥＤＯ－ＤＲＡＭの場合について示すものである。
【００３５】一般にＤＲＡＭの場合、ＲＡＳ（ロウアドレスストローブ）とＣＡＳ（カラムアドレスストローブ）との２つの制御クロック信号を用いて、アドレスマルチプレクス方式によりロウアドレスとカラムアドレスを順次取り込んでいる。ＲＡＳアクセス時間はロウアドレスを取り込んでからのアクセス時間を規定し、同様にＣＡＳアクセス時間はカラムアドレスを取り込んでからのアクセス時間を規定する。アドレスの取り込みはロウアドレスが先であるため、ＲＡＳアクセス時間はＣＡＳアクセス時間よりも遅くなる。ＣＡＳアクセス時間はロウアドレスが確定した後のカラムアドレスだけの変化に対応したアクセス時間であるのに対して、ＲＡＳアクセス時間はロウアドレスもカラムアドレスも変化させるランダムアクセス動作でのアクセス時間である。
【００３６】図３において、ＥＤＯ－ＤＲＡＭでは、Ｅｘｔ．／ＲＡＳがＨレベルからＬレベルとなった後、Ｅｘｔ．Ｒ／ＷコマンドがＨレベルの状態でＥｘｔ．／ＣＡＳがＨレベルからＬレベルとなると、一定時間後にデータ（ＤＱｎ）が出力される。このデータ出力はＥｘｔ．／ＣＡＳがＬレベルからＨレベルになると切れる。実施例１の場合と同様に、データが出力されているときにテスター部よりストローブ信号を出力して、期待値との比較を行い、良品／不良品の判定を行う。この得られた不良アドレス情報により、救済コードが発生される。
【００３７】図３に示すように、データが出力された後、テスター部が発生させることが可能な最小レートでストローブ信号を出力する。そのときのＸアドレスは、カラム救済コードとなるのに必要となるアドレス数だけ注目ＸアドレスからＸアドレスをインクリメントしたものをダミーのＸアドレスとして発生させる。
【００３８】第１の実施例と同様な機能を有するテスター部、救済処理部およびリペア部によって、上述のような方法でテストを行うことにより、ＥＤＯ－ＤＲＡＭにおいても、ウェハテストの項目の中でＹライン上の不良を検出してカラム救済するような特定のテスト項目で、不良セルビットが検出された場合は、検出不良ビット数がロウ救済可能な範囲内であったとしても、確実にカラム方向の救済を行うことができる。
【００３９】
【実施例３】図４は本発明の第３の実施例を示すタイミング図であり、特に低消費電力ＳＲＡＭの場合について示す。低消費電力ＳＲＡＭでは、アドレス（Ａｄｄ）が遷移して、Ｅｘｔ．／ＯＥ（動作イネーブル信号）がＨレベルからＬレベルになると、一定時間後にデータＤＱｎが出力される。第１および第２の実施例の場合と同様に、データが出力されているときに、テスター部よりストローブ信号（ＳＴＲＢ）を出力して、期待値との比較を行い、良品／不良品の判定を行って不良アドレス情報を得る。この不良アドレス情報により救済コードを発生する。
【００４０】図４に示すように、リードサイクル期間中のテストモードにエントリしている状態で、Ｅｘｔ．／ＯＥをＬレベルにして、データが出力された後で、テスター部が発生させることができる最小レイトでストローブ信号を出力する。そのときのＸアドレスは、カラム救済コードとなるのに必要となるアドレス数だけ注目ＸアドレスからＸアドレスをインクリメントしたものをダミーのＸアドレスとして発生させる。
【００４１】図５は、上記第３の実施例を実現させるための、各々のアドレスに設けられているアドレスバッファおよびローカルのアドレス遷移検出信号 (LATD) の発生回路である。図５において、外部アドレス（Ｅｘｔ．Ａｄｄ）は入力初段部５１に入力され内部アドレス信号が得られる。外部制御信号Ｅｘｔ．／ＣＳがＬレベルとなると／ＣＳバッファ５２の出力ＺＣＳはＬレベルとなり、アドレスが遷移するとアドレス遷移検出信号 (ATD) 発生回路５３よりＬレベルのワンショットパルスが発生する。一方、動作イネーブル信号Ｅｘｔ．／ＯＥは／ＯＥバッファ５４に入力され、その出力信号ＺＯＥは、テストモードにエントリするとＬレベルになるテストモード活性化信号（テストイネーブル信号）ＺＴＥとともにＮＯＲ１に入力される。
【００４２】アドレス遷移検出信号 (ATD) 発生回路５３から出力されるＬレベルのワンショットパルスとＮＯＲ１からの出力信号は共にＮＯＲ２に入力され、テストモードにエントリしていないときには、Ｈレベルのワンショットパルスがローカルのアドレス遷移検出信号 (LATD) としてＮＯＲ２から発生される。
【００４３】図６は、制御信号発生回路６１に対して制御タイミングを発生するタイミング発生回路６２のトリガ信号を発生するトリガ発生回路の構成を示している。ＬＡＴＤ発生回路６３の出力として得られる各アドレスの遷移検出信号 LATD について、ＮＡＮＤ１を介してその論理和をとり、インバータにより反転することにより、グローバルのアドレス遷移検出信号 (GATD) が得られる。
【００４４】一方、各入力データ（Ｅｘｔ．ＤＱ）については、LDTD発生回路６４から出力されるデータ遷移検出信号 (LDTD) について、ＮＡＮＤ２およびインバータを介してその論理和をとり反転することにより、グローバルのデータ遷移検出信号 (GDTD) が得られる。上記グローバルのアドレス遷移検出信号 (GATD)とグローバルのデータ遷移検出信号 (GDTD)はＮＡＮＤ３に入力され、上記いずれかの遷移検出信号にワンショットパルスが発生すると、タイミング発生回路６２のトリガ信号が発生して、その信号によりワード線活性化信号、センス活性化信号などの制御系信号が制御信号発生回路６１から発生される。
【００４５】図５において、／ＯＥバッファ５４の出力ＺＯＥと、テストモードにエントリするとＬレベルになるテストモード活性化信号ＺＴＥがＮＯＲ１に入力され、ＮＯＲ１の出力とアドレス遷移検出信号 (ATD) 発生回路５３の出力がＮＯＲ２に入力されている。従って、／ＯＥバッファ５４の出力ＺＯＥとテストモード活性化信号ＺＴＥが共にＬレベルのとき、即ち、テストモードにエントリし、且つ、Ｅｘｔ．／ＯＥがＬレベルの時に、アドレスが遷移してアドレス遷移検出信号 (ATD) 発生回路５３からＬレベルのワンショットパルスを発生しても、 LATD は発生しないので、その後の制御信号が発生せず、遷移したアドレスのデータが出力されない。よって、図４に示すタイミング図のようにして、擬似的にＹライン不良を発生して、カラム救済コードを発生させることができる。
【００４６】第１の実施例と同様な機能を有するテスターおよびレーザートリマ装置によって、上述のような方法でテストを行うことにより、低消費電力ＳＲＡＭにおいても、ウェハテストの項目の中でＹライン上の不良を検出してカラム救済するような特定のテスト項目で、不良セルビットが検出された場合は、検出不良ビット数がロウ救済可能な範囲内であったとしても、確実にカラム方向の救済を行うことができる。
【００４７】
【実施例４】図７は低消費電力ＳＲＡＭで第３の実施例と同様なタイミングでカラム救済コードを発生させるための第４の実施例に係る回路構成を示している。各アドレスの LATD の論理和をとったグローバルのアドレス遷移検出信号 (GATD) と、各入力データのデータ遷移検出信号 (LDTD) の論理和をとったグローバルのデータ遷移検出信号 (GDTD) が複合ゲート７５に入力されている。複合ゲート７５のもう一方の入力はＮＯＲ１の出力をインバータ７６を介して反転した信号であり、ＮＯＲ１には、／ＯＥバッファ７７の出力ＺＯＥと、テストモードにエントリするとＬレベルになるテストモード活性化信号ＺＴＥがＮＯＲ１に入力されている。
【００４８】／ＯＥバッファ７７の出力ＺＯＥとテストモード活性化信号ＺＴＥが共にＬレベルのとき、即ち、テストモードにエントリして、且つ、Ｅｘｔ．／ＯＥがＬレベルの時に、アドレスが遷移して LATD 発生回路７３から LATD が発生して GATD にワンショットパルスが発生しても、タイミング発生回路７２のトリガとなる信号は発生しないので、その後の制御信号は発生せず、遷移したアドレスのデータが出力されない。よって、図４に示すタイミング図のようにして、擬似的にＹライン不良を発生して、カラム救済コードを発生させることができる。
【００４９】第１の実施例と同様な機能を有するテスターおよびレーザートリマ装置によって、上述のような方法でテストを行うことにより、低消費電力ＳＲＡＭにおいても、ウェハテストの項目の中でＹライン上の不良を検出してカラム救済するような特定のテスト項目で、不良セルビットが検出された場合は、検出不良ビット数がロウ救済可能な範囲内であったとしても、確実にカラム方向の救済を行うことができる。
【００５０】
【実施例５】低消費電力ＳＲＡＭには、Ext./CS2 や Ext./BC1, Ext./BC2 を有する仕様のものがある。このような仕様のものについて、／ＯＥバッファの出力ZOE の代わりに ZCS2 や ZBC1, ZBC2で第３の実施例、第４の実施例と同様な機能を持たせるようにしてもよい。このようにすることによって、Ext./OE がＬレベルの状態でアドレスを遷移させるようなテストで、カラム救済コードを発生させたいような場合にも実施可能である。また、Ext./OE, Ext./CS2 や Ext./BC1, Ext./BC2のいずれの信号によって、第３の実施例、第４の実施例を行うかをテストモードエントリ時（ＺＴＥ＝Ｌ）に選択できるようにしてもよいし、また別の信号によって行ってもよい。
【００５１】Ext./CS2 がある仕様のものでは、通常はExt./CS2 がＨレベルの時は／ＣＳバッファの出力ＺＣＳがＨレベルとなり、アドレスが遷移しても LATD が出力されないが、テストモードにエントリするとExt./CS2 がＨレベルの時でもExt./CS1がＬレベルであれば、アドレスが遷移すれば LATD が発生される。
【００５２】Ext./BC1, Ext./BC2 がある仕様のものでは、通常はExt./BC1 がＨレベルの時は下位データが出力されず、Ext./BC2 がＨレベルの時は上位データが出力されないが、テストモードにエントリするとExt./BC1, Ext./BC2 がＨレベルであってもデータが出力されるようにする。
【００５３】
【発明の効果】以上のように、本発明によれば、ウェハテストにおいてカラム救済を行った方が良いデストで不良となる場合、不良ビット数がロウ方向で救済できるで範囲内であったとしても、ダミーのストロボ信号を発生することによってＹライン不良にしてカラム救済コードを発生し、Ｙライン不良になる可能性のあるデバイスを確実にカラム救済することができ、製造コストを抑制しつつ歩留りの向上が可能となり、データの信頼性向上が図れる。

【出願人】	【識別番号】０００００６０１３【氏名又は名称】三菱電機株式会社【住所又は居所】東京都千代田区丸の内二丁目２番３号
【出願日】	平成１３年６月２１日（２００１．６．２１）
【代理人】	【識別番号】１０００６２１４４【弁理士】【氏名又は名称】青山葆（外１名）
【公開番号】	特開２００３－７０９１（Ｐ２００３－７０９１Ａ）
【公開日】	平成１５年１月１０日（２００３．１．１０）
【出願番号】	特願２００１－１８８０７３（Ｐ２００１－１８８０７３）