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【発明の名称】 ＰＣＩマスタデバイス及びこれを含むＰＣＩバスシステム
【発明者】 【氏名】虻川 大樹
【住所又は居所】神奈川県川崎市高津区坂戸３丁目２番１号 富士通エルエスアイテクノロジ株式会社内

【氏名】蓮實 直信
【住所又は居所】神奈川県川崎市高津区坂戸３丁目２番１号 富士通エルエスアイテクノロジ株式会社内
【要約】 【課題】簡単な構成で、ＰＣＩマスタデバイスのクロック入力端子からフリップフロップのクロック入力端までのクロック遅延を減少させて出力データ確定時間を短縮しても、通常動作に影響なく該フリップフロップのセットアップタイムの最小条件を容易に満たす。

【解決手段】アドレスフェーズ終了から４クロックサイクル以内のクロック信号の各立ち上がりでデバイスセレクション信号のアサートが検出されなかった場合にトランザクションをアボートするアボート回路２０を備え、アボートする場合にトランザクション終了開始のタイミングを１クロック遅延させるようにアボート回路２０中のデータ信号線にＤフリップフロップ２３が介装されている。該介装は通常動作に影響しないので、通常動作時のトランザクション終了処理は１クロックサイクル遅延することなく開始される。
【特許請求の範囲】
【請求項１】 アドレスフェーズ終了から所定クロックサイクル以内のクロック信号の各アクティブエッジでデバイスセレクション信号のアサートが検出されなかった場合にトランザクションをアボートするアボート回路を備えたＰＣＩマスタデバイスにおいて、アボートする場合にトランザクション終了開始のタイミングを１クロック遅延させるように該アボート回路中のデータ信号線にフリップフロップが介装されていることを特徴とするＰＣＩマスタデバイス。
【請求項２】 上記アボート回路は、アドレスフェーズ終了から所定クロックサイクル以内のクロック信号の各アクティブエッジでデバイスセレクション信号のアサートが検出されなかったことを示す信号を、該所定クロックサイクル以内のクロック信号の最後のアクティブエッジに応答してアサートすることを特徴とする請求項１記載のＰＣＩマスタデバイス。
【請求項３】 上記アサートが検出されなかったことを示す信号は、第１のトランザクション終了処理開始信号であることを特徴とする請求項２記載のＰＣＩマスタデバイス。
【請求項４】 通常動作時にＰＣＩバス規格に従って第２のトランザクション終了信号をアサートするノーマル回路と、データ出力端が対応する信号出力端子に結合された複数のフリップフロップと、上記第１又は該第２のトランザクション終了信号のアサートに応答して、トランザクション終了を示す信号を該複数のフリップフロップから出力させるフリップフロップ制御回路と、をさらに有することを特徴とする請求項３記載のＰＣＩマスタデバイス。
【請求項５】 上記データ信号線は、上記アボート回路を第１及び第２の論理回路に分割する境界上に存在することを特徴とする請求項４記載のＰＣＩマスタデバイス。
【請求項６】 請求項１乃至５のいずれか１つに記載のＰＣＩマスタデバイスと、ＰＣＩターゲットデバイスと、ホスト／ＰＣＩブリッジと、該ＰＣＩマスタデバイス、該ＰＣＩターゲットデバイス及び該ホスト／ＰＣＩブリッジが接続されたＰＣＩバスと、を有することを特徴とするＰＣＩバスシステム。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ＰＣＩマスタデバイス及びこれを含むＰＣＩバスシステムに係り、特にアボート発生時のタイミング調整が行われたＰＣＩマスタデバイス及びこれを含むＰＣＩバスシステムに関する。
【０００２】
【従来の技術】図５は、ＰＣＩバス１０にホスト／ＰＣＩブリッジ１１、マスタデバイス１２及びターゲットデバイス１３が接続されたＰＣＩバスシステムの概略を示す。
【０００３】ホスト／ＰＣＩブリッジ１１は、バスアービタを備え、また、マスタデバイスの１つでもある。マスタデバイス１２がリクエスト信号ＲＥＱ＃をアサートすると、ホスト／ＰＣＩブリッジ１１はこれに応答して、マスタデバイス１２に対するグラント信号ＧＮＴ＃をアサートし、マスタデバイス１２はこれによりバス権を取得する。ここに、記号＃はロウアクティブであることを示す。
【０００４】図７（Ａ）は、この後、マスタデバイス１２からターゲットデバイス１３へ１ワードのデータを転送する場合のタイミングチャートである。図中、点線は出力がハイインピーダンスであることを示している。
【０００５】（ｔ０）マスタデバイス１２は、フレーム信号ＦＲＡＭＥ＃をアサートしてトランザクション開始を示すと共に、アドレス／データバスＡＤにアドレスを出力し、バスコマンド／バイトイネーブルバスＣ／ＢＥ＃にバスコマンドを出力する。
【０００６】（ｔ１）ターゲットデバイス１３は、フレーム信号ＦＲＡＭＥ＃のアサートに応答して、ＡＤ上のアドレスが自分に割り当てられたアドレスであるかどうか及びＢ／Ｃ上のバスコマンドに対応可能であるかどうかを調べる。一方、マスタデバイス１２は、アドレス／データバスＡＤ及びバスコマンド／バイトイネーブルバスＣ／ＢＥ＃にそれぞれデータ及びバイトイネーブルを出力すると共に、イニシエータレディ信号ＩＲＤＹ＃をアサートして、転送データの準備ができていることを示す。
【０００７】（ｔ２）ターゲットデバイス１３は、自分に割り当てられたアドレスであり、かつ、自分が対応可能なバスコマンドであると判定すると、デバイスセレクション信号ＤＥＶＳＥＬ＃をアサートする。
【０００８】（ｔ４）ターゲットデバイス１３は、データを受け取る準備ができたことを示すために、ターゲットレディ信号ＴＲＤＹ＃をアサートすると共に、アドレス／データバスＡＤ上のデータを受け取る。
【０００９】（ｔ５）マスタデバイス１２は、ターゲットレディ信号ＴＲＤＹ＃がアサートされていることを検出してフレーム信号ＦＲＡＭＥ＃、アドレス／データ信号ＡＤ及びバスコマンド／バイトイネーブル信号Ｃ／ＢＥ＃をハイインピーダンスにし、イニシエータレディ信号ＩＲＤＹ＃をディアサートする。一方、ターゲットデバイス１３は、デバイスセレクション信号ＤＥＶＳＥＬ＃及びターゲットレディ信号ＴＲＤＹ＃をディアサートする。
【００１０】（ｔ６）マスタデバイス１２はイニシエータレディ信号ＩＲＤＹ＃をハイインピーダンスにし、ターゲットデバイス１３はデバイスセレクション信号ＤＥＶＳＥＬ＃及びターゲットレディ信号ＴＲＤＹ＃をハイインピーダンスにする。
【００１１】時点ｔ０からｔ１迄がアドレスフェーズであり、時点ｔ１からｔ５迄がデータフェーズであり、時点ｔ５及びｔ６での処理がトランザクション終了処理である。
【００１２】図７（Ｂ）は、マスタデバイス１２からターゲットデバイス１３へデータをバースト転送する場合のタイミングチャートである。図７（Ｂ）ではアドレス／データ信号ＡＤ及びバスコマンド／バイトイネーブル信号Ｃ／ＢＥ＃を図示省略しているが、これらは図７（Ａ）と同様である。図７（Ｂ）は、イニシエータレディ信号ＩＲＤＹ＃がディアサートされる１クロック前にフレーム信号ＦＲＡＭＥ＃がディアサートされる点で図７（Ａ）と異なる。
【００１３】マスタデバイス１２は、アドレスフェーズ終了から４クロックサイクル以内にデバイスセレクション信号ＤＥＶＳＥＬ＃のアサートを検出しなかった場合、トランザクションをアボート（強制終了）する。図８（Ａ）及び（Ｂ）はアボートする場合のトランザクションを示しており、それぞれ図７（Ａ）及び（Ｂ）に対応している。
【００１４】図５において、クロック信号ＣＬＫの立ち上がりでマスタデバイス１２内のＤフリップフロップ１２１にキャプチャされ、その出力信号がマスタデバイス１２の出力端子から信号Ｓ４として取り出され、ＰＣＩバス１０を通り信号Ｓ５としてターゲットデバイス１３に供給され、クロック信号ＣＬＫの次の立ち上がりでターゲットデバイス１３内のＤフリップフロップ１３１にキャプチャされる場合を考える。
【００１５】図９は、クロック信号ＣＬＫに対する信号Ｓ４及び信号Ｓ５を示す。時点ｔ０でのクロック信号ＣＬＫの立ち上がりに応答して、信号Ｓ４が時点ｔ０１でＤ２に変化する。このＤ２が時点ｔ１でのクロック信号ＣＬＫの立ち上がりでＤフリップフロップ１３１に確実にキャプチャーされるためには、信号Ｓ５に対するＤフリップフロップ１３１のセットアップタイムＴSU（デバイスの端子から見たデバイス内フリップフロップのセットアップタイムを大文字Ｔを用いて表す。以下同様。）が所定値以上でなければならない。クロックが６６ＭＨｚのＰＣＩ規格では、セットアップタイムＴSUの最小値が３ｎｓ、クロック信号ＣＬＫの立ち上がりから出力データＳ４が確定するまでの出力データ確定時間ＴVALの最大値が６ｎｓ、クロックスキューＴSKEWが１ｎｓと定められており、これらの値の場合、マスタデバイス１２の出力端子からターゲットデバイス１３のデータ入力端までの信号伝播遅延時間ＴPROPは５ｎｓと短い。
【００１６】出力データ確定時間ＴVALが許容最大値より大きい場合にこれを減少させるためマスタデバイス１２のクロックＣＬＫ入力端子からフリップフロップ１２１のクロック入力端までの信号伝播遅延時間を減少させると、Ｄフリップフロップ１２１のセットアップタイムｔSU（フリップフロップの端子から見たこのフリップフロップのセットアップタイムを小文字ｔを用いて表す。以下同様。）が減少して問題となる。次にこれを説明する。
【００１７】図６は、マスタデバイス１２の一部の概略ブロック図である。
【００１８】出力データ確定時間ＴVALは、クロック信号ＣＬＫの入力端子ＴＭ０からＤフリップフロップ１２１のクロック入力端Ｃまでの遅延時間ｔCDと、Ｄフリップフロップ１２１のデータ入力端Ｄからデータ出力端Ｑまでのセル遅延時間ｔFFDと、このデータ出力端Ｑから出力端子ＴＭ１までの遅延時間ｔOUTDとの合計である。
【００１９】図１０は、タイミングチャート中に出力データ確定時間ＴVALの各成分を示す。
【００２０】図１０中のセットアップタイムｔSUは、Ｄフリップフロップ１２１のそれである。クロック遅延時間ｔCDを減少させることにより出力データ確定時間ＴVALを減少させることができる。
【００２１】そこで、従来では図１１に示すように、クロック入力端子ＴＭ０とＤフリップフロップ１２１のクロック入力端Ｃとの間にＰＬＬ回路１４と遅延回路１５とからなるＤＬＬ回路を接続して、このクロック入力端Ｃでのクロック信号ＣＬＫ１の位相をクロック信号ＣＬＫのそれに一致させていた。
【００２２】図１２は、図１１の回路の場合の、図１０に対応したタイミングチャートである。
【００２３】この場合、Ｄフリップフロップ１２１のセットアップタイムｔSUが短くなり過ぎて、製造プロセスや温度の変動により誤動作するという問題が生ずる。この問題は、マスタデバイス１２のデータ信号入力端子からマスタデバイス１２の出力段のフリップフロップのデータ入力端までの遅延時間が長いほど著しくなる。この時間が最も長いのは、論理ゲートの段数が他のそれよりも多い回路であり、図６に示すアボート回路２０を含むデータ入力端子から該出力段のフリップフロップのデータ入力端までの回路である。
【００２４】従来では該問題を解決するためにハイエンドなプロセス技術を使用しなければならず、コスト高となった。また、該問題を解決するために追加回路が必要になって設計工数が増加し、これによりシミュレーション工数及びＬＳＩのレイアウト工数も増加することがあった。
【００２５】タイミング調整においては、フリップフロップを介装することによりセットアップタイムが最小条件を満たすようにすることが行われているが、この場合、単にフリップフロップを介装しても通常動作が１クロックサイクル遅延する。
【００２６】
【発明が解決しようとする課題】本発明の目的は、このような問題点に鑑み、簡単な構成で、ＰＣＩマスタデバイスのクロック入力端子からフリップフロップのクロック入力端までのクロック遅延を減少させて出力データ確定時間を短縮しても、通常動作に影響なく該フリップフロップのセットアップタイムの最小条件を容易に満たすことができるＰＣＩマスタデバイス及びこれを含むＰＣＩバスシステムを提供することにある。
【００２７】
【課題を解決するための手段及びその作用効果】本発明の一態様では、アドレスフェーズ終了から所定クロックサイクル以内のクロック信号の各アクティブエッジでデバイスセレクション信号のアサートが検出されなかった場合にトランザクションをアボートするアボート回路を備えたＰＣＩマスタデバイスにおいて、アボートする場合にトランザクション終了開始のタイミングを１クロック遅延させるように該アボート回路中のデータ信号線にフリップフロップが介装されている。
【００２８】この構成によれば、介装された該フリップフロップのセットアップタイムを、このフリップフロップが存在しない場合におけるマスタデバイス出力段のフリップフロップのそれよりも長くすることができるとともに、該出力段のフリップフロップのセットアップタイムを増加させることができる。したがって、ＰＣＩマスタデバイスのクロック入力端子からフリップフロップのクロック入力端までのクロック遅延を減少させて出力データ確定時間を短縮しても、該ＰＣＩマスタデバイス内のこれらフリップフロップのセットアップタイムを許容最小値より大きくすることが可能となる。
【００２９】また、上記介装されたフリップフロップは通常動作に影響しないので、通常動作時のトランザクション終了処理は１クロックサイクル遅延せずに開始される。
【００３０】このようなことから、簡単な構成で、ハイエンドなプロセス技術を使用しなければ実現できなかったＰＣＩバスシステムを、本態様を適用することによりローエンドなプロセス技術で実現することが可能になり、また、ローエンドなプロセス技術で実現することできなかったＰＣＩバスシステムを、本態様を適用することにより実現可能となる。
【００３１】本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の一実施形態を説明する。
【００３３】図１は、図６のマスタデバイス１２を改良したマスタデバイス１２Ａの概略ブロック図である。
【００３４】アボート回路２０は、アドレスフェーズ終了から４クロックサイクル以内にデバイスセレクション信号ＤＥＶＳＥＬ＃のアサートが検出されるかどうかを判定するものであり、前段の論理回路２１と後段の論理回路２２とに分けられ、その間のデータ信号線にＤフリップフロップ２３が介装されている。すなわち、論理回路２１の出力端及び論理回路２２の入力端はそれぞれＤフリップフロップ２３のデータ入力端Ｄ及びデータ出力端Ｑに接続されている。
【００３５】アボートが行われない場合の信号処理は、ノーマル回路２４及びフリップフロップ制御回路２５により行われる。
【００３６】カウンタ２６の計数値Ｑは、論理回路２１に供給される。カウンタ２６の計数値は、論理回路２１による、アドレスフェーズ終了から４クロックサイクル以内であるかどうかの判定に用いられる。カウンタ２６、Ｄフリップフロップ２３及び１２１〜１２４のクロック入力端Ｃは、クロック信号ＣＬＫが供給される端子ＴＭ０に接続されている。実際には、クロックスキューが許容最大値以下になるように、クロック信号線中にバッファゲートが適当に介装されてクロック信号が分配される。
【００３７】フリップフロップ制御回路２５は、アボート回路２０及びノーマル回路２４の出力信号に基づいて、Ｄフリップフロップ１２１〜１２４の各データ入力端Ｄ及び出力イネーブル信号入力端ＯＥ＃に供給する信号を生成する。
【００３８】Ｄフリップフロップ１２１〜１２４のデータ出力端Ｑはそれぞれ出力端子ＴＭ１〜ＴＭ４に接続され、これらからそれぞれフレーム信号ＦＲＡＭＥ＃，イニシエータレディ信号ＩＲＤＹ＃、アドレス／データ信号ＡＤ及びバスコマンド／バイトイネーブル信号Ｃ／ＢＥ＃が出力される。アドレス／データバス幅は３２ビットであり、バスコマンド／バイトイネーブルバス幅は４ビットであるが、簡単化のために図１ではこれらのいずれも１ビット分のみ記載されている。
【００３９】Ｄフリップフロップ１２１〜１２４の出力はトライステートである。フレーム信号ＦＲＡＭＥ＃及びイニシエータレディ信号ＩＲＤＹ＃を、ワイヤードロジックが可能なサスティンドトライステートにするために、出力端子ＴＭ１及びＴＭ２に接続されたボード上配線にそれぞれ不図示のプルアップ抵抗が接続されている。Ｄフリップフロップ１２１〜１２４はいずれも、出力イネーブル信号入力端ＯＥ＃がディアサートされるとデータ出力端Ｑがハイインピーダンスになる。Ｄフリップフロップ１２１〜１２４のリセット入力端Ｒにはリセット信号ＲＳＴ＃が供給され、リセット信号ＲＳＴ＃がアサートされるとＤフリップフロップ１２１〜１２４の出力はいずれもハイインピーダンスになる。
【００４０】なお、実際にはマスタデバイス１２Ａはターゲットデバイスとしても機能するように構成されているため、端子ＴＭ１〜ＴＭ４は入力端子としても用いられ、デバイスセレクション信号ＤＥＶＳＥＬ＃及びターゲットレディ信号ＴＲＤＹ＃の端子は出力端子としても用いられるが、これらの点は本発明と直接関係がないので図示省略されている。
【００４１】フリップフロップ制御回路２５は、トランザクションを行っていない時、カウンタ２６のリセット入力端Ｒをアサートして、その計数値をゼロクリアすると共に、供給されるクロック信号ＣＬＫを無効にしている。フリップフロップ制御回路２５は、Ｄフリップフロップ１２１に対しフレーム信号ＦＲＡＭＥ＃をアサートした直後、カウンタ２６のリセット入力端Ｒをディアサートしてカウント可能にする。
【００４２】アドレスフェーズ終了から４クロックサイクル以内のクロック信号のいずれかの立ち上がりでデバイスセレクション信号ＤＥＶＳＥＬ＃がアサートされていれば、ノーマル回路２４及びフリップフロップ制御回路２５により従来と同じ処理が行われる。これにより、１ワード転送する場合には例えば図７（Ａ）に示すような動作が行われ、バースト転送する場合には例えば図７（Ｂ）に示すような動作が行われる。
【００４３】アドレスフェーズ終了から４クロックサイクル以内のクロック信号の各立ち上がりでデバイスセレクション信号ＤＥＶＳＥＬ＃がディアサートされていたとアボート回路２０が判定すると、該４クロックサイクル以内のクロック信号の最後の立ち上がりに応答してこれを示す信号がフリップフロップ制御回路２５に供給され、これにより、１ワード転送の場合には図３に示すトランザクション終了処理が行われ、バースト転送の場合には図４に示すトランザクション終了処理が行われる。
【００４４】アボートが発生した時のトランザクション終了処理は、通常動作時のそれと同一であるので、フリップフロップ制御回路２５は、アボート回路２０又はノーマル回路２４からのトランザクション終了を示す信号のアサートに応答して、Ｄフリップフロップ１２１〜１２４に対しトランザクション終了処理を行う。すなわち、アボート回路２０による該信号のアサートに対するフリップフロップ制御回路２５の処理部は、ノーマル回路２４による該信号のアサートに対するそれと共通である。
【００４５】Ｄフリップフロップ２３が該共通処理部に介装されずにアボート回路２０に介装されているので、図３及び図４のトランザクション終了処理の開始がそれぞれ図８（Ａ）及び（Ｂ）のそれよりも１クロックサイクルだけ遅れるが、通常動作には影響しない。アボート発生は異常時であるので、不図示のＣＰＵにエラー割り込みがかかり、その割り込み処理の応答時間が１クロックサイクルに比し長いので、該開始が１クロックサイクル遅れてもシステムパフォーマンスには影響を与えない。
【００４６】図２は、アボート発生時のＤフリップフロップ２３のデータ入力端Ｄ及びデータ出力端Ｑでの信号Ｓ０及びＳ１、Ｄフリップフロップ１２１のデータ入力端Ｄ及びデータ出力端Ｑでの信号Ｓ２及びＳ３、並びに、出力端子ＴＭ１での信号Ｓ４を、クロック波形と共に示す。次に、この図２の動作を説明する。
【００４７】図５中のターゲットデバイス１３のＤフリップフロップ１３１がデバイスセレクション信号ＤＥＶＳＥＬ＃を図３又は図４中の時点ｔ１〜ｔ４のいずれのクロック信号ＣＬＫ立ち上がりでにアサートしない場合を考える。
【００４８】時点ｔ４でのデバイスセレクション信号ＤＥＶＳＥＬ＃が図１中の論理回路２１に供給され処理されて、Ｄフリップフロップ２３のデータ入力端ＤにＳ０＝Ｄ１として、図２中の時点ｔ４１で供給される。時点ｔ５でクロック信号ＣＬＫが立ち上がり、これがＤフリップフロップ２３のクロック入力端Ｃに時点ｔ５１で到達し、クロック信号ＣＬＫ０として立ち上がる。この立ち上がりでＳ０＝Ｄ１がＤフリップフロップ２３にキャプチャーされ、時点ｔ５２でＤフリップフロップ２３のデータ出力端Ｑから信号Ｓ１＝Ｄ１として出力される。信号Ｓ１が論理回路２２で処理され、論理回路２２の出力がフリップフロップ制御回路２５に供給されて、Ｄフリップフロップ１２１のデータ入力端ＤでのＳ２＝Ｄ２が時点ｔ５３で変化する。時点ｔ６でクロック信号ＣＬＫが立ち上がり、これがＤフリップフロップ１２１のクロック入力端Ｃに時点ｔ６１で到達し、クロック信号ＣＬＫ１として立ち上がる。この立ち上がりでＳ２＝Ｄ２がＤフリップフロップ１２１にキャプチャーされ、Ｄフリップフロップ１２１のデータ出力端Ｑの信号Ｓ３が時点ｔ６２でＤ２に変化する。この信号Ｓ３＝Ｄ２が出力端子ＴＭ１へ伝播して信号Ｓ４となり、時点ｔ６３で信号Ｓ４がＤ２に変化する。
【００４９】時点ｔ４１からｔ５１までがＤフリップフロップ２３のセットアップタイムｔSU0であり、Ｄフリップフロップ２３のデータ入力端Ｄまでの信号伝播遅延が、Ｄフリップフロップ２３が存在しない場合におけるＤフリップフロップ１２１のデータ入力端Ｄまでのそれよりも短いので、ｔSU0を仕様で定められた最小値よりも大きくすることができる。また、時点ｔ５３からｔ６１までがＤフリップフロップ１２１のセットアップタイムｔSU1であり、Ｄフリップフロップ２３の介装により時点ｔ５からｔ５３までの時間が比較的短いので、セットアップタイムｔSU1を仕様で定められた最小値よりも大きくすることができる。
【００５０】本実施形態によれば、Ｄフリップフロップ２３がアボート回路２０に介装されているので、クロック信号ＣＬＫに対するクロック信号ＣＬＫ１の遅延ｔCD1を減少させることにより出力データ確定時間ＴVALを減少させても、セットアップタイムｔSU0及びｔSU1を許容最小値より大きくすることが可能となる。この効果は、アボート処理対象の全ての出力段フリップフロップ、すなわちＤフリップフロップ１２１〜１２４に対して得られる。
【００５１】また、Ｄフリップフロップ２３の介装は通常動作に影響しないので、通常動作時のトランザクション終了処理は１クロックサイクル遅延することなく開始される。
【００５２】このようなことから、ハイエンドなプロセス技術を使用しなければ実現できなかった６６ＭＨｚＰＣＩバスシステムを、本実施形態を適用することによりローエンドなプロセス技術で実現することが可能になる。また、ローエンドなプロセス技術で実現することできなかった３３ＭＨｚＰＣＩバスシステムを、本実施形態を適用することにより実現可能となる。
【出願人】 【識別番号】０００００５２２３
【氏名又は名称】富士通株式会社
【住所又は居所】神奈川県川崎市中原区上小田中４丁目１番１号
【出願日】 平成１４年３月１８日（２００２．３．１８）
【代理人】 【識別番号】１０００９２５８７
【弁理士】
【氏名又は名称】松本 眞吉
【公開番号】 特開２００３−２７１５４６（Ｐ２００３−２７１５４６Ａ）
【公開日】 平成１５年９月２６日（２００３．９．２６）
【出願番号】 特願２００２−７４３９３（Ｐ２００２−７４３９３）