| 【発明の名称】 |
半導体集積回路の設計装置および方法、並びに、半導体集積回路の設計プログラムを記録した媒体 |
| 【発明者】 |
【氏名】塩田 哲義
【住所又は居所】神奈川県川崎市中原区上小田中４丁目１番１号 富士通株式会社内
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| 【要約】 |
【課題】従来技術においては、ブロックレイアウト完了後にクロストークノイズを考慮したタイミング調整を行うため、簡単なタイミング調整しか行うことができなかった。
【解決手段】階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて行うプログラムされたコンピュータによって半導体集積回路の設計を行う装置であって、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動が含まれているように構成する。 |
【特許請求の範囲】
【請求項１】 階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて行うプログラムされたコンピュータによって半導体集積回路の設計を行う装置であって、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動が含まれていることを特徴とする半導体集積回路の設計装置。
【請求項２】 請求項１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行う前に、予測される配線長に基づいて求められることを特徴とする半導体集積回路の設計装置。
【請求項３】 請求項１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行う前に、予測される配線の混雑度に基づいて求められることを特徴とする半導体集積回路の設計装置。
【請求項４】 請求項１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行い、特定の間隔を隔てて配線されている長さを計算し、該計算された長さに基づいて求められることを特徴とする半導体集積回路の設計装置。
【請求項５】 請求項１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行い、該配線の結果から配線相互のカップリング容量を抽出し、該抽出されたカップリング容量の値に基づいて求められることを特徴とする半導体集積回路の設計装置。
【請求項６】 請求項１〜５のいずれか１項に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を駆動する半導体素子の情報も含めて求められることを特徴とする半導体集積回路の設計装置。
【請求項７】 請求項１〜６のいずれか１項に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の注目配線および該注目配線にクロストークノイズの影響を与える配線が遷移するタイミングの情報も含めて求められることを特徴とする半導体集積回路の設計装置。
【請求項８】 請求項１〜７のいずれか１項に記載の半導体集積回路の設計装置において、前記上位階層に対してクロストークを抑止するためのリピータ挿入を行うようになっており、且つ、前記上位階層のクロストークノイズによる遅延変動は、前記リピータ挿入のレイアウトを行う前に、挿入された場合を予測して求められることを特徴とする半導体集積回路の設計装置。
【請求項９】 階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて半導体集積回路の設計を行う方法であって、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動が含まれていることを特徴とする半導体集積回路の設計方法。
【請求項１０】 コンピュータによって実行させるプログラムを記録した媒体であって、該プログラムは、階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて半導体集積回路の設計を行い、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動を含ませることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は半導体集積回路のタイミング最適化を行う設計技術に関し、特に、半導体集積回路内部のクロストークノイズによる遅延変動に対して適切なタイミング設計を行う半導体集積回路の設計装置および方法、並びに、半導体集積回路の設計プログラムを記録した媒体に関する。
【０００２】近年、半導体集積回路（ＬＳＩ）の集積度が向上し、様々な機能が一つのチップに搭載されるようになっている。そのような多機能のＬＳＩの設計においては、開発期間を短くする目的で各機能ブロック毎に開発を並行して行うため、機能ブロックの階層を持つＬＳＩの設計を行うことが必要となっている。この階層設計は、ブロック間のタイミング調整が重要であり、ＬＳＩ内部のクロストークノイズによる遅延変動に対して適切なタイミング設計を行う半導体集積回路の設計技術の提供が要望されている。
【０００３】
【従来の技術】従来、一つのチップに様々な機能を搭載した階層構造の半導体集積回路が提供されている。階層構造の設計では、ブロックをまたぐ信号において、正しいクロックエッジで次のレジスタに値が取り込まれるように、ブロック間でタイミングを調整しなければならない。
【０００４】ところで、近年、半導体回路の微細化が進むにつれて、配線間容量値の比率が大きくなり、クロストークノイズによってブロック間配線の遅延時間の変動量も大きくなって来ている。
【０００５】図１は従来の半導体集積回路の設計処理の一例を示すフローチャートである。
【０００６】図１に示されるように、従来の半導体集積回路の設計方法は、ステップＳＴ１０１においてＲＴＬ（Register Transfer Logic）情報を用意し（半導体集積回路のＲＴＬ設計を完了し）、ステップＳＴ１０２においてブロック／ピン配置を行い、さらに、ステップＳＴ１０３に進んで、ブロック間配線を実行する。
【０００７】図２は階層構造の半導体集積回路の一例を概略的に示すブロック図である。図２において、参照符号２００は半導体集積回路（チップ）を示し、２１０，２２０，２３０，２４０はブロック（回路ブロック、機能ブロック）を示す。図２に示されるように、半導体集積回路２００は、ブロックＡ（２１０）、ブロックＢ（２２０）、ブロックＣ（２３０）、および、ブロックＤ（２４０）を備え、各ブロック２１０〜２４０は、ピン（ＡＰ１，ＡＰ２；ＢＰ１，ＢＰ２；ＣＰ１，ＣＰ２；ＤＰ１，ＤＰ２）およびブロック間配線（Ｌ１，Ｌ２，Ｌ３，Ｌ４）を介して他のブロックに接続される。なお、各ブロック（例えば、ブロック２２０）は、ピン（ＢＰ３）および配線（Ｌ５）を介して外部ピン（ＥＸＰ１）に接続される。
【０００８】すなわち、前述したステップＳＴ１０２では、ブロック２１０〜２４０およびこれら各ブロックのピン（ＡＰ１，ＡＰ２；ＢＰ１，ＢＰ２；ＣＰ１，ＣＰ２；ＤＰ１，ＤＰ２）の配置を行い、また、ステップＳＴ１０３では、ブロック間配線（Ｌ１，Ｌ２，Ｌ３，Ｌ４）を実行する。
【０００９】次に、図１に示されるように、ステップＳＴ１０５に進んで、クロストークノイズを含まない遅延情報（ステップＳＴ１０４）を使用してブロック間配線遅延値を算出する。さらに、ステップＳＴ１０６に進んで、ブロックタイミング制約を行って、ステップＳＴ１０７において、ＲＴＬ情報（ステップＳＴ１０１）を含めて論理合成を行い、ネットリストを得る（ステップＳＴ１０８）。そして、ステップＳＴ１０９に進んで、ブロックのレイアウトを行う。
【００１０】その後、ステップＳＴ１１０において、クロストークノイズを計算し、ステップＳＴ１１１に進んで、レイアウトの修正を行う。
【００１１】図３は図２の半導体集積回路における一部の回路を示す図であり、図２の半導体集積回路のブロックＡ（２１０）における一部（フリップフロップ（ラッチ）２１１，２１２および論理回路２１３）を論理合成したネットリストの一例を示す。なお、図３の例では、論理回路２１３は、エクスクルーシブオア（ＥＸＯＲ）ゲート２１３１、アンド（ＡＮＤ）ゲート２１３２およびオア（ＯＲ）ゲート２１３３で構成され、ＯＲゲート２１３３の出力がブロックＡのピンＡＰ１に接続されている。
【００１２】
【発明が解決しようとする課題】上述したように、図１に示す従来の半導体集積回路の設計処理においては、ステップＳＴ１０９においてブロックのレイアウトが完了した後、ステップＳＴ１１０に進んで、クロストークノイズを考慮した遅延解析を行う。そして、タイミングに違反があれば、ステップＳＴ１１１に進んで、レイアウトを修正するか、或いは、半導体素子（セル）を交換・追加・削除してタイミングの調整を行っていた。
【００１３】このように、従来技術においては、ブロックレイアウト完了後にクロストークノイズを考慮したタイミング調整を行うため、簡単なタイミング調整しか行うことができず、もし、大きな遅延変動があった場合には、ブロック間信号のタイミングをミートできなくなる危険があった。
【００１４】本発明の目的は、上述した従来の半導体集積回路の設計処理が有する課題に鑑み、半導体集積回路内部のクロストークノイズによる遅延変動に対して適切なタイミング設計を行うことのできる半導体集積回路の設計技術の提供にある。
【００１５】
【課題を解決するための手段】本発明の第１の形態によれば、階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて行うプログラムされたコンピュータによって半導体集積回路の設計を行う装置であって、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動が含まれていることを特徴とする半導体集積回路の設計装置が提供される。
【００１６】本発明の第２の形態によれば、階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて半導体集積回路の設計を行う方法であって、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動が含まれていることを特徴とする半導体集積回路の設計方法が提供される。
【００１７】本発明の第３の形態によれば、コンピュータによって実行させるプログラムを記録した媒体であって、該プログラムは、階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて半導体集積回路の設計を行い、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動を含ませることを特徴とする半導体集積回路の設計プログラムを記録した媒体が提供される。
【００１８】図４は本発明に係る半導体集積回路の原理を説明するためのフローチャートである。
【００１９】図４に示されるように、本発明に係る半導体集積回路の設計処理は、まず、ステップＳＴ１において初期論理情報（ＲＴＬやネットリスト等の情報）を用意し、ステップＳＴ２においてブロック／ピン配置を行い、さらに、ステップＳＴ３に進んで、ブロック間配線情報の抽出を行う。
【００２０】次に、ステップＳＴ５に進んで、クロストークノイズを含んだ遅延情報（ステップＳＴ４）を使用してブロック間配線遅延値を算出する。さらに、ステップＳＴ６に進んで、ブロックタイミングの最適化を行い、ステップＳＴ７において、初期論理情報（ステップＳＴ１）を含めて論理合成を行い、そして、ステップＳＴ８に進んで、最適化後の論理情報を得る。
【００２１】図４と図１との比較から明らかなように、本発明では、ブロックレイアウト（図１のステップＳＴ１０９：下位階層（各ブロック内）のレイアウト）の前の論理設計の段階で、ブロック間配線（上位階層（各ブロック間）の配線）のクロストークノイズによる遅延変動量を予測して（ステップＳＴ４：クロストークノイズを含んだ遅延情報を使用して）、ブロック内部のタイミング最適化が行われる。
【００２２】すなわち、まず、タイミングの最適化が行われていない階層を持った初期論理情報（ステップＳＴ１）からブロックの配置とピンの配置が行われ（ステップＳＴ２）、ここからブロック間の配線情報が抽出される（ステップＳＴ３）。ここで、ブロック間の配線情報とは、配線長や配線の混雑度、配線間隔並びに配線間容量等を指している。
【００２３】さらに、本発明では、配線情報から遅延を計算するための遅延情報ファイルが別に用意されており（ステップＳＴ４）、この遅延情報には、クロストークノイズによる遅延の変動が含まれている。ステップＳＴ５では、この遅延情報（ステップＳＴ４）と配線情報（ステップＳＴ３）とからブロック間配線の遅延値が計算される。そして、ステップＳＴ６において、ステップＳＴ５で算出された配線遅延値をもとにブロックのタイミング制約が生成され、ステップＳＴ７でブロックのタイミング最適化が実行される。
【００２４】本発明によれば、ブロック間配線のクロストークノイズの影響（クロストークノイズを含んだ遅延情報）をステップＳＴ７で論理の最適化により対処できるので、図１に示す従来技術のように、レイアウト後にクロストークノイズを計算する（ステップＳＴ１１０）のよりも、最適化の自由度を増大させることができ、その結果、例えば、ブロックをまたぐパスのタイミングを容易に満足させることもできるようになる。
【００２５】すなわち、本発明によれば、クロストークノイズによる遅延変動を考慮したタイミング制約で論理情報を最適化できるので、ブロック間のタイミング仕様を満たすような半導体集積回路の設計を容易に行うことができる。
【００２６】
【発明の実施の形態】以下、本発明に係る半導体集積回路の設計装置および方法、並びに、半導体集積回路の設計プログラムを記録した媒体の実施例を、添付図面を参照して詳述する。
【００２７】図５は本発明に係る半導体集積回路の設計処理の第１実施例を示すフローチャートである。
【００２８】図５に示されるように、本第１実施例に係る半導体集積回路の設計方法は、ステップＳＴ１１においてＲＴＬ情報を用意し（半導体集積回路のＲＴＬ設計を完了し）、ステップＳＴ１２においてブロック／ピン配置、すなわち、ブロックの配置および上位階層との境界のピン位置を決める。ここで、ＲＴＬ情報は、例えば、論理記述言語で階層構造をもって書かれている。さらに、ステップＳＴ１３に進んで、ブロック間配線長を算出、すなわち、ピンの位置からブロック間の配線長を予測（算出）する。この予測方法は、例えば、２つのピンの座標からマンハッタン長を求めることで行う。
【００２９】このようにしてステップＳＴ１３で得られたブロック間配線長と、予め求めておいたクロストークノイズ遅延変動量を含めた配線遅延値の配線長依存性の情報（配線長対クロストークノイズ遅延情報：ステップＳＴ１４）から、ステップＳＴ１５において、ブロック間配線の遅延値を算出する。そして、このステップＳＴ１５で算出された遅延値をブロック間配線の遅延値と見なし、ステップＳＴ１６において、各ブロックの境界のタイミング制約を決め、さらに、ステップＳＴ１７に進んで、ブロックの論理合成を行い、そして、ネットリストを得る（ステップＳＴ１８）。
【００３０】図６、図７および図８は図５に示す第１実施例を説明するための図であり、上記第１実施例を具体的に説明する。
【００３１】図６に示すブロック配置で、ピン座標ＡＰ１０およびＢＰ１０のマンハッタン長を計算し、例えば、ブロック間配線Ｌ１０の長さが２ｍｍと見積もられたとすると、図７に示すクロストークノイズ遅延変動量を含めた配線遅延値の配線長依存性グラフから、配線長２ｍｍに相当する配線遅延値が２５０ｐｓ（最小値）〜５５０ｐｓ（最大値）であると計算される。ここで、参照符号１１０および１２０は、各ブロック１１および１２におけるラッチ（フリップフロップ）を示している。
【００３２】ここで、例えば、配線Ｌ１０を通るパスのクロックサイクル（クロックＣＬＫの１周期）が２０００ｐｓ、クロックスキューが３００ｐｓ、そして、ブロックＡ（１１）およびブロックＢ（１２）の内部の論理段数が同じであったとすると、それぞれのブロック１１，１２のタイミング制約は、次のように求められる。
【００３３】すなわち、図８に示されるように、ブロックＡ（１１）の最大遅延は、（２０００ｐｓ−３００ｐｓ−５５０ｐｓ）／２＝５７５ｐｓとなり、また、ブロックＡの最小遅延は、（３００ｐｓ−２５０ｐｓ）／２＝２５ｐｓとなる。なお、ブロックＢ（１２）に関しても同様の計算を行う。
【００３４】以上においては、タイミング最適化の例としてＲＴＬからの論理合成を説明したが、論理合成後のネットリストをさらに最適化させる場合にも適用することができる。また、遅延が増加する最大遅延と遅延が減少する最小遅延の両方を対象にしたが、設計するＬＳＩによっては、遅延が増加する場合のみに適用することもでき、また、遅延が減少する場合のみに適用することもできる。
【００３５】図９は本発明に係る半導体集積回路の設計処理の第２実施例を示すフローチャートである。
【００３６】図９と図５との比較から明らかなように、本第２実施例に係る半導体集積回路の設計方法は、図５に示す第１実施例のステップＳＴ１２とステップＳＴ１３との間にステップＳＴ２０が挿入されている。
【００３７】本第２実施例においては、ステップＳＴ１２でブロック／ピン配置を行った後、ステップＳＴ２０に進んでブロック間配線を実行し、そして、ステップＳＴ１３においてブロック間配線長を算出する。すなわち、本第２実施例においては、前述した第１実施例のように配線長の計算をピン位置の予測からではなく、実際に配線を行って（ステップＳＴ２０）配線長を算出するようになっている。これにより、配線長の精度を向上させることができ、より正確な遅延値を使用することができるようになる。
【００３８】図１０は本発明に係る半導体集積回路の設計処理の第３実施例を示すフローチャートである。
【００３９】図１０と図５との比較から明らかなように、本第３実施例に係る半導体集積回路の設計方法は、図５に示す第１実施例のステップＳＴ１３として新たなステップＳＴ３０が設けられている。
【００４０】本第３実施例においては、ステップＳＴ１２でブロック／ピン配置を行った後、ステップＳＴ３０に進んで、ブロック間配線長およびブロック間配線混雑度を算出するようになっている。すなわち、本第３実施例においては、前述した第１実施例のように配線長だけからではなく、配線の混雑度も考慮して配線遅延を算出するようになっている。ここで、配線混雑度とは、隣接する配線との間隔が狭いほど高い数字を示すパラメータのことを指している。
【００４１】図１１および図１２は図１０に示す第３実施例を説明するための図である。図１１において、参照符号Ｌ１１〜Ｌ１３およびＬ２１〜Ｌ２３はブロックＡ（１１）とブロックＢ（１２）との間の配線を示している。
【００４２】本第３実施例は、図１１における配線混雑度αの配線Ｌ１１〜Ｌ１３と配線混雑度βの配線Ｌ２１〜Ｌ２３とを識別してクロストークノイズ遅延変動量を決めるものであり、ステップＳＴ１２でブロックのピン位置を決定した後、概略の配線経路（配線長）を求め、配線の疎密を算出、すなわち、配線混雑度α（密に配線されている場合）と配線混雑度β（疎に配線している場合）を求めるようになっている。ここで、配線混雑度が高い（α：配線Ｌ１１〜Ｌ１３）と、配線間の容量値が高くなり、従って、クロストークノイズによる遅延変動量は大きくなる。逆に、配線混雑度が低い（β：配線Ｌ２１〜Ｌ２３）と、配線間の容量値が低くなり、従って、クロストークノイズによる遅延変動量は小さくなる。
【００４３】すなわち、図１２に示されるように、クロストークノイズ遅延変動量を含めた配線遅延値の配線長依存性グラフにおいて、配線混雑度αおよびβに応じて異なる曲線が使用されることになる。このため、ブロックのタイミング制約も、配線混雑度を考慮することによって、より高い精度で求めることができる。
【００４４】なお、以上の説明では、ブロック配線実行前に配線混雑度を求めているが、配線実行後に混雑度を求めれば、さらに高い精度でタイミング制約を計算することが可能になる。さらに、配線混雑度は、αおよびβの２つに限定されないのはいうまでもない。
【００４５】図１３は本発明に係る半導体集積回路の設計処理の第４実施例を示すフローチャートである。
【００４６】図１３と図９との比較から明らかなように、本第４実施例に係る半導体集積回路の設計方法は、図９に示す第２実施例のステップＳＴ１３として新たなステップＳＴ４０が設けられている。
【００４７】本第４実施例においては、ステップＳＴ１２でブロック／ピン配置を行い、さらに、ステップＳＴ２０でブロック間配線を実行した後、ステップＳＴ４０に進んで、ブロック間配線の隣接配線長を算出する。すなわち、本第４実施例においては、クロストークノイズによる遅延変動が問題となるブロック間配線の隣接配線に注目し、その問題となるブロック間配線隣接配線長を算出し、隣接配線長対クロストークノイズ遅延情報（ステップＳＴ４１）を使用して、ステップＳＴ１５において、ブロック間配線遅延値を算出するようになっている。
【００４８】図１４および図１５は図１３に示す第４実施例を説明するための図である。
【００４９】本第４実施例に係る半導体集積回路の設計方法においては、ステップＳＴ２０でブロック間配線を実行した後、ステップＳＴ４０に進んで、ブロック間配線の隣接配線長を算出する。ここで、隣接配線長とは、例えば、特定の間隔（例えば、最小配線ピッチ）を隔てて配線されている長さを指している。すなわち、図１４において、ブロックＡ（１１）およびブロックＢ（１２）を結ぶ配線Ｌ１１〜Ｌ１３のように、全ての配線が特定の間隔（例えば、最小配線ピッチ）のときには、その全ての配線長（ブロック間の距離）が隣接配線長（２ｍｍ）となる。一方、図１４において、ブロックＡ（１１）およびブロックＢ（１２）を結ぶ配線Ｌ２１〜Ｌ２３のように、ブロック間の距離（全ての配線長）が同じであっても、クロストークノイズによる遅延変動が問題となる特定の間隔が配線Ｌ２１〜Ｌ２３の一部分（長さＬｂ：例えば、１ｍｍ）であれば、すなわち、配線Ｌ２１〜Ｌ２３の他の部分（長さＬａ：例えば、１ｍｍ）では隣接配線の間隔が広くてクロストークノイズによる遅延変動が殆ど問題にならない場合には、そのクロストークノイズによる遅延変動が問題となる特定の間隔となっている配線Ｌ２１〜Ｌ２３の長さ（Ｌｂ）が隣接配線長（１ｍｍ）となる。
【００５０】すなわち、図１４に示されるように、配線長（ブロック間距離）が同じであっても、隣接配線長によってクロストークノイズによる遅延変動は異なる。そこで、図１５に示されるようなクロストークノイズがない遅延値の配線長依存性のグラフと、クロストークノイズ遅延値の隣接配線長依存性グラフを用意しておき、これら２つのグラフからクロストークノイズを含む配線遅延を計算する。
【００５１】具体的に、図１４並びに図１５（ａ）および図１５（ｂ）に示されるように、配線Ｌ１１〜Ｌ１３のような配線長が２ｍｍで隣接配線長が２ｍｍの場合には、最大遅延は４００ｐｓ＋１５０ｐｓ＝５５０ｐｓとなり、最小遅延は４００ｐｓ−１５０ｐｓ＝２５０ｐｓとなる。また、配線Ｌ２１〜Ｌ２３のような配線長が２ｍｍで隣接配線長が１ｍｍの場合、最大遅延は４００ｐｓ＋５０ｐｓ＝４５０ｐｓとなり、最小遅延は４００ｐｓ−５０ｐｓ＝３５０ｐｓとなる。
【００５２】このように、本第４実施例においては、隣接配線長から遅延値を求めることでより一層高い精度で遅延値を求めることができる。なお、以上の説明では、最小配線ピッチで配線されたときの配線（隣接配線）間の距離をパラメータにしたが、最小ピッチの他に、例えば、２番目のピッチや３番目のピッチといったった複数のピッチの配線間隔をパラメータにして、それぞれについて図１５（ａ）および図１５（ｂ）に示すようなグラフを持たせてクロストークノイズ遅延を算出することもできる。さらに、本第４実施例のように、クロストークノイズがない遅延の情報と、クロストークノイズ遅延値情報の２つを使用することは、前述した実施例１〜実施例３においてもそのまま適用することができる。
【００５３】図１６は本発明に係る半導体集積回路の設計処理の第５実施例を示すフローチャートである。
【００５４】図１６と図１３との比較から明らかなように、本第５実施例に係る半導体集積回路の設計方法は、図１３に示す第４実施例のステップＳＴ４０およびステップＳＴ４１として新たなステップＳＴ５０およびステップＳＴ５１が設けられている。
【００５５】本第５実施例においては、ステップＳＴ１２でブロック／ピン配置を行い、さらに、ステップＳＴ２０でブロック間配線を実行した後、ステップＳＴ５０に進んで、ブロック間配線のカップング容量を抽出する。すなわち、本第５実施例においては、ブロック間配線実行後に、クロストークノイズによる遅延変動が問題となる配線間のカップリング容量の抽出を行う。このカップリング容量は、その値が大きいほどクロストークノイズによる遅延変動は大きくなる。そこで、カップリング容量値をパラメータにしたクロストークノイズ遅延値のグラフを用いることにより、より一層正確なクロストークノイズ遅延を求めることができる。
【００５６】図１７および図１８は図１６に示す第５実施例を説明するための図である。
【００５７】図１７並びに図１８（ａ）および図１８（ｂ）に示されるように、具体的に、例えば、配線Ｌ１２に注目すると、ブロック間配線を実行した後に、配線Ｌ１２の両側の配線（Ｌ１１およびＬ１３）に対するカップリング容量がそれぞれ３５ｆＦおよび３５ｆＦであった場合には、カップリング容量対クロストークノイズ遅延の関係を示すグラフ（図１８（ｂ））から遅延変動量は、最大で＋１５０ｐｓとなり、且つ、最小で−１５０ｐｓとなることが分かる。
【００５８】図１９は本発明に係る半導体集積回路の設計処理の第６実施例を示すフローチャートである。
【００５９】図１９と図１６との比較から明らかなように、本第６実施例に係る半導体集積回路の設計方法は、図１６に示す第５実施例に対してステップＳＴ６０およびステップＳＴ６１が追加されている。
【００６０】本第６実施例においては、まず、図１６に示す第５実施例（或いは、前述した第１実施例〜第４実施例のいずれか）の設計方法により、一旦ブロックＡの合成を行ってネットリストを生成する。これにより、ステップＳＴ６０において、ブロック間配線を駆動する半導体素子（＝駆動セル：バッファ１１１，１１２，１１３）が求められる（抽出される）。一方、タイミング解析の対象となる配線Ｌ１２を駆動するセル（対象側：バッファ１１２）と、クロストークノイズを与える側の配線Ｌ１１，Ｌ１３を駆動するセル（ノイズ側：バッファ１１１，１１３）の組合せで、クロストークノイズ遅延値のグラフを作成しておき（ステップＳＴ６１）、ネットリストから求められた対象側とノイズ側の駆動セル組合せのグラフを用いて、対象配線の遅延時間を計算する（ステップＳＴ１５）ことにより、さらに精度の高いクロストークノイズ遅延値を得ることができる。
【００６１】図２０および図２１は図１９に示す第６実施例を説明するための図である。
【００６２】図２０に示す例では、対象側駆動セル（バッファ１１２）が２倍駆動力のバッファであり、ノイズ側駆動セル（バッファ１１１，１１３）が４倍駆動力のバッファとなっている。図２１（ａ）に示されるように、例えば、対象側とノイズ側が同じ２倍バッファであれば、クロストークノイズ遅延値は±１５０ｐｓであるが、図２１（ｂ）に示されるように、ノイズ側駆動セルが４倍バッファであることにより遅延値は最大で＋２００ｐｓとなり、且つ、最小で−２００ｐｓとなって変動量が大きくなる。この値を用いて、タイミング制約を再生成し、ブロックＡを再合成する。
【００６３】以上では、一旦合成して駆動セルを求める方法について説明したが、初回合成前に駆動セルを決めてタイミング制約を作成し、合成時に必ずその駆動セルを使用するように構成してもよい。
【００６４】図２２は本発明に係る半導体集積回路の設計処理の第７実施例を示すフローチャートである。
【００６５】図２２と図１９との比較から明らかなように、本第７実施例に係る半導体集積回路の設計方法は、図１９に示す第６実施例に対してステップＳＴ７０が追加されている。
【００６６】本第７実施例においては、上述した第６実施例と同様に、図１６に示す第５実施例（或いは、前述した第１実施例〜第４実施例のいずれか）の設計方法により、一旦ブロックＡの合成を行ってネットリストを生成する。これにより、上述した第６実施例における駆動セルの抽出の他に、遷移タイミングを求める（抽出する）ことができる。ここで、遷移タイミングは、通常幅を持っているので、タイミングウィンドウと呼ぶことにする。
【００６７】対象側のタイミングウィンドウ（Ａ２）と、ノイズ側のタイミングウィンドウ（Ａ１，Ａ３）が重なっているときに、クロストークノイズによる遅延変動が発生する可能性がある。逆に、重なっていないときには、クロストークノイズによる遅延変動は発生しない。このように、ウィンドウの重なりを考慮してクロストークノイズ遅延値を算出すれば、無駄に大きな変動を考慮しなくてすむようになる。
【００６８】図２３、図２４および図２５は図２２に示す第７実施例を説明するための図である。
【００６９】図２４に示されるように、対象側のタイミングウィンドウＡ２に対して、一方のノイズ側のタイミングウィンドウＡ１と重なりがなく、他方のノイズ側のタイミングウィンドウＡ３とは重なりがある場合、タイミングウィンドウＡ１からクロストークノイズの遅延変動は受けない。従って、他方のタイミングウィンドウＡ３だけを考えればよいので、カップリング容量が３５ｆＦであるとして、クロストークノイズ遅延値を計算することになる。すなわち、図２５に示すグラフを用いて、最大で＋８０ｐｓとなり、最小で−８０ｐｓとなるクロストークノイズ遅延値の変動を見込めばよいことになる。
【００７０】図２６は本発明に係る半導体集積回路の設計処理の第８実施例を示すフローチャートである。
【００７１】図２６と図２２との比較から明らかなように、本第８実施例に係る半導体集積回路の設計方法は、図２２に示す第７実施例に対してステップＳＴ８０（ステップＳＴ８１）が追加されている。
【００７２】本第８実施例においては、上述した第６実施例および第７実施例と同様に、図１６に示す第５実施例（或いは、前述した第１実施例〜第４実施例のいずれか）の設計方法により、一旦ブロックＡの合成を行ってネットリストを生成する。これにより、駆動セルと遷移タイミングを求める（抽出する）ことができる。本第８実施例においては、この情報を基にクロストークノイズ遅延値を計算するのであるが、このときステップＳＴ８０において、リピータを挿入すると遅延が改善するかどうかを判断する。ここで、リピータとは、配線途中に挿入するバッファセルを指し、鈍っている遷移波形を立たせることにより、配線遅延値およびクロストークノイズの減少の効果がある。なお、リピータを挿入すると、リピータセル自身の遅延時間は増加してしまうので、上記の効果（配線遅延値およびクロストークノイズの減少）とのトレードオフで挿入すべきか否かを決定する。
【００７３】そして、ステップＳＴ８０において、リピータ挿入すべきであると決まった配線は、ステップＳＴ８１のリピータ挿入時のクロストークノイズ遅延情報からリピータ挿入されたことを想定したクロストークノイズ遅延値を求め、再度タイミング制約を生成して再合成を行う（ステップＳＴ１５〜ＳＴ１７）。本第８実施例によれば、リピータ挿入のレイアウトを完了する前に遅延値を予測することから、設計期間の短縮を図ることができる。
【００７４】以上の説明では、一旦合成した後にリピータ挿入の判断をしているが、合成前に混雑度や隣接配線長、或いは、カップリング容量値等から、リピータ挿入するかどうかの判断をして最初の合成からリピータ挿入を想定したクロストークノイズ遅延値を用いることもできる。
【００７５】上述した各実施例において、クロストークノイズの遅延値やノイズがないときの遅延値のグラフを用いた説明をしてきたが、グラフを用いないで抽出された容量値を用いたダイナミックシミュレータの結果を用いることもできる。また、遅延値を算出するグラフは、分かりやすくするために配線長やカップリング容量値のみの関数で説明したが、配線層や配線幅および配線間隔等にも依存した値を使用してもよい。
【００７６】図２７は本発明に係る半導体集積回路の設計プログラムを記録した媒体の例を説明するための図である。図２７において、参照符号３１０は処理装置、３２０はプログラム（データ）提供者、そして、３３０は可搬型記憶媒体を示している。
【００７７】上述した各実施例に係る半導体集積回路の設計方法は、例えば、図２７に示すような処理装置３１０に対するプログラム（データ）として与えられ、処理装置３１０により実行される。処理装置３１０は、プロセッサを含む演算処理装置本体３１１、および、演算処理装置本体３１１に対してプログラム（データ）を与えたり或いは処理された結果を格納する処理装置側メモリ（例えば、ＲＡＭ（Random Access Memory）やハードディスク）３１２等を備える。処理装置３１０に提供されたプログラム（データ）は、ローディングされて処理装置３１０のメインメモリ上で実行される。
【００７８】プログラム（データ）提供者３２０は、プログラム（データ）を格納する手段（回線先メモリ：例えば、ＤＡＳＤ（Direct Access Storage Device））３２１を有し、例えば、インターネット等の回線を介してプログラム（データ）を処理装置３１０に提供したり、或いは、ＣＤ−ＲＯＭや光ディスクまたはフロッピィディスク等の可搬型記憶媒体３３０を介して処理装置３１０に提供する。本発明に係る半導体集積回路の設計プログラムを記録した媒体は、上記の処理装置側メモリ３１２、回線先メモリ３２１、および、可搬型記憶媒体３３０等の様々なものを含むのはいうまでもない。
【００７９】（付記１） 階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて行うプログラムされたコンピュータによって半導体集積回路の設計を行う装置であって、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動が含まれていることを特徴とする半導体集積回路の設計装置。
【００８０】（付記２） 付記１に記載の半導体集積回路の設計装置において、前記半導体集積回路の論理情報は、論理記述言語で階層構造をもって書かれていることを特徴とする半導体集積回路の設計装置。
【００８１】（付記３） 付記１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動には、遅延の増加分が含まれていることを特徴とする半導体集積回路の設計装置。
【００８２】（付記４） 付記１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動には、遅延の減少分が含まれていることを特徴とする半導体集積回路の設計装置。
【００８３】（付記５） 付記１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行う前に、予測される配線長に基づいて求められることを特徴とする半導体集積回路の設計装置。
【００８４】（付記６） 付記１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行う前に、予測される配線の混雑度に基づいて求められることを特徴とする半導体集積回路の設計装置。
【００８５】（付記７） 付記１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行い、特定の間隔を隔てて配線されている長さを計算し、該計算された長さに基づいて求められることを特徴とする半導体集積回路の設計装置。
【００８６】（付記８） 付記１に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行い、該配線の結果から配線相互のカップリング容量を抽出し、該抽出されたカップリング容量の値に基づいて求められることを特徴とする半導体集積回路の設計装置。
【００８７】（付記９） 付記１〜８のいずれか１項に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を駆動する半導体素子の情報も含めて求められることを特徴とする半導体集積回路の設計装置。
【００８８】（付記１０） 付記１〜９のいずれか１項に記載の半導体集積回路の設計装置において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の注目配線および該注目配線にクロストークノイズの影響を与える配線が遷移するタイミングの情報も含めて求められることを特徴とする半導体集積回路の設計装置。
【００８９】（付記１１） 付記１〜１０のいずれか１項に記載の半導体集積回路の設計装置において、前記上位階層に対してクロストークを抑止するためのリピータ挿入を行うようになっており、且つ、前記上位階層のクロストークノイズによる遅延変動は、前記リピータ挿入のレイアウトを行う前に、挿入された場合を予測して求められることを特徴とする半導体集積回路の設計装置。
【００９０】（付記１２） 階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて半導体集積回路の設計を行う方法であって、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動が含まれていることを特徴とする半導体集積回路の設計方法。
【００９１】（付記１３） 付記１２に記載の半導体集積回路の設計方法において、前記半導体集積回路の論理情報は、論理記述言語で階層構造をもって書かれていることを特徴とする半導体集積回路の設計方法。
【００９２】（付記１４） 付記１２に記載の半導体集積回路の設計方法において、前記上位階層のクロストークノイズによる遅延変動には、遅延の増加分が含まれていることを特徴とする半導体集積回路の設計方法。
【００９３】（付記１５） 付記１２に記載の半導体集積回路の設計方法において、前記上位階層のクロストークノイズによる遅延変動には、遅延の減少分が含まれていることを特徴とする半導体集積回路の設計方法。
【００９４】（付記１６） 付記１２に記載の半導体集積回路の設計方法において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行う前に、予測される配線長に基づいて求められることを特徴とする半導体集積回路の設計方法。
【００９５】（付記１７） 付記１２に記載の半導体集積回路の設計方法において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行う前に、予測される配線の混雑度に基づいて求められることを特徴とする半導体集積回路の設計方法。
【００９６】（付記１８） 付記１２に記載の半導体集積回路の設計方法において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行い、特定の間隔を隔てて配線されている長さを計算し、該計算された長さに基づいて求められることを特徴とする半導体集積回路の設計方法。
【００９７】（付記１９） 付記１２に記載の半導体集積回路の設計方法において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を行い、該配線の結果から配線相互のカップリング容量を抽出し、該抽出されたカップリング容量の値に基づいて求められることを特徴とする半導体集積回路の設計方法。
【００９８】（付記２０） 付記１２〜１９のいずれか１項に記載の半導体集積回路の設計方法において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の配線を駆動する半導体素子の情報も含めて求められることを特徴とする半導体集積回路の設計方法。
【００９９】（付記２１） 付記１２〜２０のいずれか１項に記載の半導体集積回路の設計方法において、前記上位階層のクロストークノイズによる遅延変動は、上位階層の注目配線および該注目配線にクロストークノイズの影響を与える配線が遷移するタイミングの情報も含めて求められることを特徴とする半導体集積回路の設計方法。
【０１００】（付記２２） 付記１２〜２１のいずれか１項に記載の半導体集積回路の設計方法において、前記上位階層に対してクロストークを抑止するためのリピータ挿入を行うようになっており、且つ、前記上位階層のクロストークノイズによる遅延変動は、前記リピータ挿入のレイアウトを行う前に、挿入された場合を予測して求められることを特徴とする半導体集積回路の設計方法。
【０１０１】（付記２３） コンピュータによって実行させるプログラムを記録した媒体であって、該プログラムは、階層構造の半導体集積回路の論理情報を使用し、下位階層のタイミングの最適化を該下位階層と上位階層との境界のタイミング情報に基づいて半導体集積回路の設計を行い、前記境界のタイミング情報には、前記上位階層のクロストークノイズによる遅延変動を含ませることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１０２】（付記２４） 付記２３に記載の半導体集積回路の設計プログラムを記録した媒体において、前記半導体集積回路の論理情報を、論理記述言語で階層構造をもって書かいたことを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１０３】（付記２５） 付記２３に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層のクロストークノイズによる遅延変動に対して、遅延の増加分を含めることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１０４】（付記２６） 付記２３に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層のクロストークノイズによる遅延変動に対して、遅延の減少分を含めることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１０５】（付記２７） 付記２３に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層のクロストークノイズによる遅延変動を、上位階層の配線を行わせる前に、予測される配線長に基づいて求めさせることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１０６】（付記２８） 付記２３に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層のクロストークノイズによる遅延変動を、上位階層の配線を行わせる前に、予測される配線の混雑度に基づいて求めさせることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１０７】（付記２９） 付記２３に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層のクロストークノイズによる遅延変動を、上位階層の配線を行わせ、特定の間隔を隔てて配線されている長さを計算させ、該計算された長さに基づいて求めさせることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１０８】（付記３０） 付記２３に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層のクロストークノイズによる遅延変動を、上位階層の配線を行わせ、該配線の結果から配線相互のカップリング容量を抽出させ、該抽出されたカップリング容量の値に基づいて求めさせることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１０９】（付記３１） 付記２３〜３０のいずれか１項に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層のクロストークノイズによる遅延変動を、上位階層の配線を駆動する半導体素子の情報も含めて求めさせることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１１０】（付記３２） 付記２３〜３１のいずれか１項に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層のクロストークノイズによる遅延変動を、上位階層の注目配線および該注目配線にクロストークノイズの影響を与える配線が遷移するタイミングの情報も含めて求めさせることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１１１】（付記３３） 付記２３〜３２のいずれか１項に記載の半導体集積回路の設計プログラムを記録した媒体において、前記上位階層に対してクロストークを抑止するためのリピータ挿入を行わせ、且つ、前記上位階層のクロストークノイズによる遅延変動を、前記リピータ挿入のレイアウトを行わせる前に、挿入された場合を予測して求めさせることを特徴とする半導体集積回路の設計プログラムを記録した媒体。
【０１１２】
【発明の効果】以上、詳述したように、本発明によれば、クロストークノイズによる遅延変動を考慮したタイミング制約で論理情報を最適化できるので、ブロック間のタイミング仕様を満たすような半導体集積回路の設計を容易に行うことができる。
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| 【出願人】 |
【識別番号】０００００５２２３
【氏名又は名称】富士通株式会社
【住所又は居所】神奈川県川崎市中原区上小田中４丁目１番１号
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| 【出願日】 |
平成１４年１月２４日（２００２．１．２４） |
| 【代理人】 |
【識別番号】１０００７７５１７
【弁理士】
【氏名又は名称】石田 敬 （外４名）
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| 【公開番号】 |
特開２００３−２１６６７３（Ｐ２００３−２１６６７３Ａ） |
| 【公開日】 |
平成１５年７月３１日（２００３．７．３１） |
| 【出願番号】 |
特願２００２−１５５０１（Ｐ２００２−１５５０１） |
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