| 【発明の名称】 |
並列演算回路 |
| 【発明者】 |
【氏名】農添 三資
【住所又は居所】大阪府門真市大字門真１００６番地 松下電器産業株式会社内
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| 【要約】 |
【課題】高速な並列加算回路を提供する。
【解決手段】加算器１０２の入力側に、加算器１０２における並列演算の境界ビットへの入力を制御信号１１１に基づき決定することにより、当該境界ビットよりも下位の演算結果から当該境界ビットよりも上位の演算結果へのキャリー伝播を制御する入力加工回路１０１を設けることにより、加算器自体の速度を劣化させることなく、任意のビットで分割した並列加算を可能にする。 |
【特許請求の範囲】
【請求項１】 並列演算を行う加算器と、前記加算器の入力側に設けられた入力加工回路とを備え、前記入力加工回路が、前記加算器における並列演算の境界ビットへの入力を制御信号に基づき決定することにより、当該境界ビットよりも下位の演算結果から当該境界ビットよりも上位の演算結果へのキャリー伝播を制御することを特徴とする並列演算回路。
【請求項２】 前記制御信号が演算の種類を表す演算情報を含み、前記加算器における並列演算の境界ビットへの入力が前記演算情報に応じて決定される、請求項１記載の並列演算回路。
【請求項３】 前記加算器からの出力と、前記加算器への入力と、前記制御信号とを入力する出力加工回路をさらに備え、前記出力加工回路が、前記制御信号に基づき、前記加算器における並列演算の境界ビットからの出力に対し出力加工を行う、請求項１または２に記載の並列演算回路。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ディジタル演算装置に関し、特に算術演算装置に関する。
【０００２】
【従来の技術】コンピュータは通常、所定の最大ビット数の数値を加算する加算器を含む算術演算論理装置を備えている。ディジタルシグナルプロセッサ等では、１６ビットおよび３２ビット長ワード用の加算器が見られる。それらの加算器はまた、それよりも小さなワードについても機能する。例えば、３２ビットの加算器を用いて、１６ビットの２つの加算を並列に行う場合がある。
【０００３】ここで、並列加算について、図５および図６を参照しながら例を挙げて説明する。図５および図６の例では、８ビットの加算器を用いて、４ビットの２つの並列加算を行う。
【０００４】図５は、８ビット数Ａ［７：０］＝［１１００１１０１］と、Ｂ［７：０］＝［０１１１０１０１］の加算の計算式を表す。加算結果は［１０１００００１０］となる。和が８ビット（Ｓ［７：０］）と、キャリー（Ｃ［７］）が１ビットで都合９ビットの結果が得られる。なお、ｎビット目の和をＳ［ｎ］、ｎビット目から（ｎ＋１）ビット目に上がるキャリーをＣ［ｎ］と表す。また、本明細書では、加算器を用いて減算を行う際には、Ｂｎ入力は反転データが入り、２の補数系の減算を行うための初期キャリーＣ［−１］の入力機構があるものとする。２の補数系の減算方法に関して、この前提は決して特殊なものではない。
【０００５】ここで、Ａ，Ｂの上位、下位４ビットずつを並列に加算する場合を考える。すなわち、Ａ［７：４］＝［１１００］，Ｂ［７：４］＝［０１１１］の４ビットの加算と、Ａ［３：０］＝［１１０１］，Ｂ［３：０］＝［０１０１］の４ビットの加算を並列に行う。求める結果は、図６に示すように、上位４ビットについては和Ｓ［７：４］＝［００１１］とキャリーＣ［７］＝［１］、下位４ビットについては、和Ｓ［３：０］＝［００１０］とキャリーＣ［３］＝［１］である。
【０００６】前記の例でわかるように、並列に加算を行う場合は、上位で行う加算に、下位で行う加算のキャリーが伝播するのを制御する必要がある。
【０００７】また、今後動画などのマルチメディア処理が必要になると、６４ビット以上の加算器が必要となり、任意のビット位置で分割する必要が出てくる。
【０００８】従来、並列加算を実現する方法として、特開平７−２１０３６９号公報に開示されているように、加算器のキャリー伝播部に、セレクタ回路を挿入し、キャリーの伝播を制御することが知られていた。
【０００９】図９に、従来の並列加算回路の概念図を示す。従来例では、図９にあるように、分割の可能性のあるビット間にセレクタ回路を設け、そのビットで分割するか否かを表す制御信号を用いて、キャリーを上位に伝播するかしないかを決定することにより、並列加算を実現する方法が知られている。図９において、並列加算を行わない場合には、通常の加算を行なうので、セレクタは下位の部分加算器からのキャリーを出力として選択し、並列加算を行なう場合には、セレクタは０の値を出力する。これにより、並列加算を行う場合には、上位の加算にキャリーが伝播しないことになる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従来の方法では、キャリー伝播部にセレクタ回路を入れる必要があるため、加算器の段数が増加し、演算速度の低下を招くという問題があった。
【００１１】例えば、１６ビットの加算器に対して、任意のビット位置で分割して並列加算を行う場合には、各ビットの間にキャリー伝播を制御するセレクタ回路を入れる必要があるため、計１５箇所のキャリー伝播部にセレクタ回路が入り、加算時間がセレクタ回路１５個分だけ長くなる。
【００１２】本発明は、前記従来の問題点を解決するもので、任意のビット位置で分割する場合に、従来の方法に比べて演算速度を低下させることなく、並列に演算することが可能な回路を提供する。
【００１３】
【課題を解決するための手段】上記の目的を達成するために、本発明にかかる並列演算回路は、並列演算を行う加算器と、前記加算器の入力側に設けられた入力加工回路とを備え、前記入力加工回路が、前記加算器における並列演算の境界ビットへの入力を制御信号に基づき決定することにより、当該境界ビットよりも下位の演算結果から当該境界ビットよりも上位の演算結果へのキャリー伝播を制御することを特徴とする。
【００１４】この構成によれば、例えば境界ビットからその上位ビットへのキャリーが“１”にならないように前記境界ビットへの入力を予め加工することにより、並列演算が可能となる。また、入力加工回路の一定段数しか段数増加がないため、前述した従来の並列演算回路とは異なり、演算速度が低下しない並列演算回路を提供することが可能となる。
【００１５】前記並列演算回路は、前記制御信号が演算の種類を表す演算情報を含み、前記加算器における並列演算の境界ビットへの入力が前記演算情報に応じて決定されることが好ましい。
【００１６】前記並列演算回路は、前記加算器からの出力と、前記加算器への入力と、前記制御信号とを入力する出力加工回路をさらに備え、前記出力加工回路が、前記制御信号に基づき、前記加算器における並列演算の境界ビットからの出力に対し出力加工を行うことが好ましい。
【００１７】
【発明の実施の形態】以下、本発明の実施形態について、図面を参照しながら説明する。
【００１８】（実施の形態１）図１は、本発明の一実施形態にかかる並列加算回路の構成を表すブロック図である。図１に示すように、本実施形態にかかる並列加算回路は、入力加工回路１０１および加算器１０２を備えている。入力加工回路１０１は、セレクタ２０１を有し、このセレクタ２０１に制御信号１１１が入力される。
【００１９】入力加工回路１０１は、入力される２つのデータＡｎ，Ｂｎに対し、制御信号１１１に基づいた演算を行い、加算器１０２へ出力する。
【００２０】加算器１０２は、入力加工回路１０１の２つの出力データの加算を行い、加算結果１１２を出力する。
【００２１】ここで、入力加工回路１０１の詳細について、加算器１０２が８ビットの場合の具体例を用いて説明する。８ビット加算器１０２の入力をＡ［７：０］，Ｂ［７：０］とし、加算結果１１２が和Ｓ［７：０］、キャリーＣ［７］で出力されるものとする。なお、一般的に加算結果の和Ｓは Ｓ［ｎ］＝Ａ［ｎ］＾Ｂ［ｎ］＾Ｃ［ｎ−１］ ・・・（式１）
と表される。ここで“＾”は排他的論理和を表す。また、キャリーはＣ［ｎ］＝Ａ［ｎ］・Ｂ［ｎ］＋Ｂ［ｎ］・Ｃ［ｎ−１］＋Ｃ［ｎ−１］・Ａ［ｎ］
・・・（式２）
と表される。ここで“・”、“＋”はそれぞれ論理積、論理和を表す。
【００２２】図１において、加算器１０２がｎビットであるとすると、２つの並列加算を行う場合、合計（ｎ−１）ビットまでの並列加算が可能となる。加算器１０２が８ビットであれば合計７ビットまでの並列加算が可能であるので、４ビット＋３ビット、２ビット＋５ビット、３ビット＋３ビットなどの並列加算が可能である。
【００２３】４ビット＋３ビットの並列加算を行う場合について、図７を参照しながら説明する。図７は、４ビットの加算［１１００］＋［０１１０］と、３ビットの加算［１０１］＋［１０１］とを並列に行う場合を表している。この場合、下位３ビット（ビット２からビット０）で３ビットの加算を行い、上位４ビット（ビット７からビット４）で４ビットの加算を行う。この時、ビット３の入力には、加数、被加数ともに０を入力する（図７において破線で囲んだ部分）。この場合、式１より、Ｓ［３］＝Ａ［３］＾Ｂ［３］＾Ｃ［２］
と表せる。今、Ａ［３］＝Ｂ［３］＝０であるので、Ｓ［３］＝０＾０＾Ｃ［２］＝Ｃ［２］
である。すなわち、上位４ビットの加算については、和４ビットがＳ［７：４］で得られ、キャリーがＣ［７］で得られる。
【００２４】下位３ビットの加算については、和３ビットがＳ［２：０］で得られ、キャリーがＳ［３］（＝Ｃ［２］）で得られる。このように境界ビットの入力に０を入力することで、下位の加算から上位の加算へのキャリー伝播を防ぎ、境界ビットで下位の加算のキャリー結果を得ることができる。図１では、セレクタ２０１を用いることにより、入力データを定数０に変換する構成を実現している。すなわち、図１の例では、制御信号１１１の値に応じて入力Ａｎ（またはＢｎ）か定数０を選択する回路をセレクタ２０１として用いればよい。
【００２５】図１における入力加工回路１０１は、１ビット分であり、加算を分割する可能性のあるビットに同回路を入れておく必要がある。８ビットの加算器において任意のビットで加算を分割するためには、８−１＝７セットのセレクタ回路が必要となる。
【００２６】なお、今回の例ではセレクタ回路を用いて入力加工回路を実現しているが、本発明はこれに限定されず、同等の機能を有する回路であれば並列加算が実現可能である。
【００２７】（実施の形態２）次に、本発明の他の実施形態について、図２および図８を参照しながら説明する。本実施形態にかかる並列加算回路は、入力加工回路１０１および加算機１０２を有する点で、実施の形態１と同様である。ただし、本実施形態にかかる並列加算回路は、入力加工回路１０１の内部構成が、実施の形態１と異なっている。図２は、本実施形態で用いる入力加工回路１０１の詳細構成図である。
【００２８】２の補数系で減算を行う場合、引く数の２の補数を取り、引かれる数との加算を行う。例えば［１１００］−［０１１０］の計算を行うには、引く数［０１１０］の２の補数を取り、引かれる数［１１００］と足し合わせる。２の補数を取る際には、全ビットを反転し、最下位ビットに１を加える必要がある。この例では、引く数［０１１０］の２の補数が［１００１］＋［０００１］であるので、［１１００］＋［１００１］＋［０００１］の加算を行うことにより、減算結果が得られる。ビット反転は、通常加算器の入力に入るまでになされるので、今回最下位ビットに１を加える装置を加える必要がある。
【００２９】図８を用いて、上位で［１１００］−［０１１０］、下位で［１０１］−［１０１］の減算を行う場合を考える。実施の形態１と同様に、ビット７からビット４までに上位データを入力し、ビット２からビット０に下位データを入力する。ここで引く数はビット反転されているものとする。この場合、ビット４、すなわち上位の最下位ビットに初期キャリーＣ［３］として１を入れる必要がある（２の補数変換のため）。これに関しては、Ａ［３］＝Ｂ［３］＝１を入力すれば、式２より、Ｃ［３］＝Ａ［３］・Ｂ［３］＋Ｂ［３］・Ｃ［２］＋Ｃ［２］・Ａ［３］であるので、Ｃ［２］の値にかかわらず、Ｃ［３］＝１となり、上位ビットに初期キャリー１が入力され、上位４ビットでは、［１１００］＋［１００１］＋［０００１］（＝Ｃ［３］）の加算が行われるので、所望の減算が実行可能となる。
【００３０】図２は、図１の入力加工回路１０１を減算も可能になるように変更したものである。制御信号１１１の値に応じて、該当ビットで分割しない場合は入力Ａｎ（またはＢｎ）を選択し、該当ビットで分割しかつ上位で加算を行う場合は定数０を選択し、上位で減算を行う場合は１を選択するセレクタ２０１を用いて実現している。
【００３１】（実施の形態３）本発明のさらに他の実施形態について、図３〜図５を参照しながら以下に説明する。
【００３２】前記実施の形態１および２の並列加算回路では、並列加算を行うと、加算器のビット長を最大限使用することができない。つまり、８ビット加算器を用いた場合では、３ビット＋４ビットなどの並列加算を行うことはできたが、４ビット＋４ビット、３ビット＋５ビットのように、合計８ビットになるような並列加算を行うことはできない。本実施形態では、実施の形態１，２で示した回路構成に出力加工回路を加えることで、加算器のビット長を最大限に利用可能にする。
【００３３】図３に示すように、本実施形態にかかる並列加算回路は、実施の形態１，２の回路における加算器１０２の加算結果１１２を第１の入力とし、入力加工回路１０１の２つの入力Ａｎ，Ｂｎを第２、第３の入力とし、制御信号１１１を第４の入力とし、加算結果ＳｎとキャリーＣｎを出力する。
【００３４】ここで、図６を参照しながら、具体的な演算方法について説明する。図６は、８ビットの加算器を用いて４ビット＋４ビットの並列加算を行う例である。上位４ビットで［１１００］と［０１１１］の加算を行い、下位４ビットで［１１０１］と［０１０１］の加算を行う。入力加工回路１０１は実施の形態１と同じく、制御信号１１１により、下位の最上位ビット（本例の場合はビット３）の入力を、Ａ［３］＝Ｂ［３］＝０に変換する（図６において破線で囲んだ部分）。すると、加算器１０２の入力データは［１１０００１０１］＋［０１１１０１０１］となるので、加算結果１１２は、和Ｓ［７：０］＝［００１１１０１０］、キャリーＣ［７］＝［１］となる。上位４ビットの加算結果はＳ［７：４］、Ｃ［７］で得られている。
【００３５】下位４ビットの加算結果に関しては、Ｓ［２：０］の３ビットは正確な値が得られているが、Ｓ［３］およびキャリーが得られていない。ここで、式１より本来はＳ［３］＝Ａ［３］＾Ｂ［３］＾Ｃ［２］
の値を出力しなければならないが、入力加工回路１０１によってＡ［３］＝Ｂ［３］＝０の値が入力されているので、Ｓ［３］＝Ｃ［２］の値が出力されている。また、下位の加算結果のキャリーとして、式２よりＣ［３］＝Ａ［３］・Ｂ［３］＋Ｂ［３］・Ｃ［２］＋Ｃ［２］・Ａ［３］
の値を出力する必要がある。そこで、出力加工回路１０３において、Ａ［３］，Ｂ［３］の値を用いてＳ［３］、Ｃ［３］の値を計算する。
【００３６】出力加工回路１０３の具体的な回路構成について、図４を参照しながら説明する。図４の出力加工回路１０３においては、分割するビットについてはＣ［ｎ−１］の値が出力されているので、Ａ［ｎ］、Ｂ［ｎ］の値を用い、式１，式２に基づいて、Ｃ［ｎ］，Ｓ［ｎ］の値を計算する。また、そのビットで分割を行わない場合には、加算器１０２の加算結果１１２をそのまま通過させなければならないので、制御信号１１１によって、Ａ［ｎ］、Ｂ［ｎ］の値を０にする。
【００３７】Ｃｎは式２の通りである。Ｓｎについて説明すると、分割を行なわないビットでは（８ビット加算器で、４ビット＋４ビットの分割を行なう場合では、ビット７からビット４と、ビット２からビット０）、制御信号１１１の値が０になるので、図４において、Ｓｎ１＝０＾０＝０、Ｓｎ２＝Ｓ［ｎ］
となる。よって、Ｓｎ＝Ｓｎ１＾Ｓｎ２＝０＾Ｓ［ｎ］＝Ｓ［ｎ］
となり、正しい加算結果が出力される。分割を行なうビットにおいては、制御信号１１１の値が１になるので、Ｓｎ２＝Ａｎ＾Ｂｎ、Ｓｎ１＝Ｃ［ｎ−１］
となる。よって、Ｓｎ＝Ｓｎ１＾Ｓｎ２＝Ｃ［ｎ−１］＾Ａｎ＾Ｂｎ＝Ｓ［ｎ］
となり、同様に正しい加算結果が出力される。
【００３８】なお、本発明の並列加算回路は、図４に示した具体例に限定されるものではなく、同様の機能を有する回路であれば他の任意の回路構成を採用し得る。また、本発明の考え方に従えば、２つに分割して並列加算するだけでなく、３つ以上に分割して並列加算することも可能である。
【００３９】
【発明の効果】以上のように本発明によれば、入力加工回路、出力加工回路を用いることにより、加算器そのものの速度を劣化させることになく、並列加算が可能となる。演算速度としては、任意のビットで分割して並列加算する場合でも、入力加工回路、出力加工回路の一定段数しか段数増加がないため、従来回路と比較して高速化を実現することができる。
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| 【出願人】 |
【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
【住所又は居所】大阪府門真市大字門真１００６番地
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| 【出願日】 |
平成１４年１月１７日（２００２．１．１７） |
| 【代理人】 |
【識別番号】１１０００００４０
【氏名又は名称】特許業務法人池内・佐藤アンドパートナーズ
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| 【公開番号】 |
特開２００３−２１６４１５（Ｐ２００３−２１６４１５Ａ） |
| 【公開日】 |
平成１５年７月３１日（２００３．７．３１） |
| 【出願番号】 |
特願２００２−９０５０（Ｐ２００２−９０５０） |
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