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【発明の名称】 情報処理装置および情報処理方法
【発明者】 【氏名】岡野 廣
【住所又は居所】神奈川県川崎市中原区上小田中４丁目１番１号 富士通株式会社内

【氏名】早川 文彦
【住所又は居所】神奈川県川崎市中原区上小田中４丁目１番１号 富士通株式会社内
【要約】 【課題】キャッシュメモリやメモリを有するマイクロプロセッサ等において、データの読み出しまたは書き込み時に指定されたデータのサイズに応じてアドレスが整列していない場合でも、１回のメモリアクセスでデータの読み出しまたは書き込みをおこなうこと。

【解決手段】データの書き込み先または読み出しデータの格納先を示す第１のアドレスを第１のアドレス加算器２４により生成する。第１のアドレスに８を加算した第２のアドレスを第２のアドレス加算器３４により生成する。第１のアドレスおよび第２のアドレスのいずれか一方を、第１〜第７のセレクタ５１〜５７により適宜選択して第１〜第７のメモリ領域４１〜４７に供給する。第８のメモリ領域４８には第１のアドレスを供給する。
【特許請求の範囲】
【請求項１】 ＭおよびＮを自然数とすると、Ｍビット幅のＮ個のメモリ領域よりなるＭ×Ｎビットの書き込み幅を有するメモリを備えた情報処理装置において、アドレスを生成するための第１のデータを格納する第１のレジスタと、アドレスを生成するための第２のデータを格納する第２のレジスタと、書き込みサイズを格納する第３のレジスタと、前記第１のレジスタの格納データと前記第２のレジスタの格納データとに基づいて第１のアドレスを生成する第１のアドレス加算器と、前記第１のアドレスにＮが加算された第２のアドレスを生成する第２のアドレス加算器と、前記第１のアドレスと前記書き込みサイズとに基づいてＮ個の前記メモリ領域に対する書き込み制御信号を生成する書き込み制御回路と、前記第１のアドレスおよび前記第２のアドレスのいずれか一方を前記第１のアドレスに応じて選択する（Ｎ−１）個のセレクタと、前記セレクタから供給されたアドレスおよび前記書き込み制御信号に基づいてデータが書き込まれる第１から第（Ｎ−１）までの（Ｎ−１）個の前記メモリ領域と、前記第１のアドレスおよび前記書き込み制御信号に基づいてデータが書き込まれる第Ｎの前記メモリ領域と、を具備することを特徴とする情報処理装置。
【請求項２】 ＭおよびＮを自然数とすると、Ｍビット幅のＮ個のメモリ領域よりなるＭ×Ｎビットの読み出し幅を有するメモリを備えた情報処理装置において、アドレスを生成するための第１のデータを格納する第１のレジスタと、アドレスを生成するための第２のデータを格納する第２のレジスタと、前記第１のレジスタの格納データと前記第２のレジスタの格納データとに基づいて第１のアドレスを生成する第１のアドレス加算器と、前記第１のアドレスにＮが加算された第２のアドレスを生成する第２のアドレス加算器と、前記第１のアドレスおよび前記第２のアドレスのいずれか一方を前記第１のアドレスに応じて選択する（Ｎ−１）個のセレクタと、前記セレクタから供給されたアドレスに基づいてデータが読み出される第１から第（Ｎ−１）までの（Ｎ−１）個の前記メモリ領域と、前記第１のアドレスに基づいてデータが読み出される第Ｎの前記メモリ領域と、を具備することを特徴とする情報処理装置。
【請求項３】 ＭおよびＮを自然数とすると、Ｍビット幅のＮ個のメモリ領域よりなるＭ×Ｎビットの書き込み幅およびＭ×Ｎビットの読み出し幅を有するメモリを備えた情報処理装置において、アドレスを生成するための第１のデータを格納する第１のレジスタと、アドレスを生成するための第２のデータを格納する第２のレジスタと、書き込みサイズを格納する第３のレジスタと、前記第１のレジスタの格納データと前記第２のレジスタの格納データとに基づいて第１のアドレスを生成する第１のアドレス加算器と、前記第１のアドレスにＮが加算された第２のアドレスを生成する第２のアドレス加算器と、前記第１のアドレスと前記書き込みサイズとに基づいてＮ個の前記メモリ領域に対する書き込み制御信号を生成する書き込み制御回路と、前記第１のアドレスおよび前記第２のアドレスのいずれか一方を前記第１のアドレスに応じて選択する（Ｎ−１）個のセレクタと、前記セレクタから供給されたアドレスおよび前記書き込み制御信号に基づいてデータが書き込まれ、また前記セレクタから供給されたアドレスに基づいてデータが読み出される第１から第（Ｎ−１）までの（Ｎ−１）個の前記メモリ領域と、前記第１のアドレスおよび前記書き込み制御信号に基づいてデータが書き込まれ、また前記第１のアドレスに基づいてデータが読み出される第Ｎの前記メモリ領域と、を具備することを特徴とする情報処理装置。
【請求項４】 前記第１のアドレス加算器は、前記第１のレジスタの格納データと前記第２のレジスタの格納データとを加算して前記第１のアドレスを生成することを特徴とする請求項１〜３のいずれか一つに記載の情報処理装置。
【請求項５】 前記第２のアドレス加算器は、前記第１のレジスタの格納データと前記第２のレジスタの格納データとを加算し、加算結果にさらにＮを加算して前記第２のアドレスを生成することを特徴とする請求項１〜３のいずれか一つに記載の情報処理装置。
【請求項６】 Ｎ＝８のとき、前記第１のアドレスの下位の３ビットで表される整数をＫとすると、Ｋ＝０のときにはすべての前記セレクタは前記第１のアドレスを選択し、１≦Ｋ≦６のときには第１から第Ｋまでの前記セレクタは前記第２のアドレスを選択し、かつ第（Ｋ＋１）から第７までの前記セレクタは前記第１のアドレスを選択し、Ｋ＝７のときにはすべての前記セレクタは前記第２のアドレスを選択することを特徴とする請求項１〜３のいずれか一つに記載の情報処理装置。
【請求項７】 Ｎ＝８のとき、前記第１のアドレスの下位の３ビットで表される整数をＫとし、前記書き込みサイズをＪバイトとすると、前記書き込み制御回路は、１≦（Ｋ＋Ｊ）≦８のとき第（Ｋ＋１）から第（Ｋ＋Ｊ）の前記メモリ領域を書き込み可能な状態とし、また（Ｋ＋Ｊ）≧９のとき第（Ｋ＋１）から第８の前記メモリ領域と第１から第（Ｋ＋Ｊ−８）の前記メモリ領域を書き込み可能な状態とすることを特徴とする請求項１〜３のいずれか一つに記載の情報処理装置。
【請求項８】 前記メモリはキャッシュメモリであることを特徴とする請求項１〜７のいずれか一つに記載の情報処理装置。
【請求項９】 ＭおよびＮを自然数とすると、Ｍビット幅のＮ個のメモリ領域よりなるＭ×Ｎビットの書き込み幅を有するメモリを備えた情報処理装置における情報処理方法であって、アドレスを生成するための第１のデータおよび第２のデータと、書き込サイズとを入力する入力工程と、前記第１のデータと前記第２のデータとに基づいて第１のアドレスを生成する第１のアドレス生成工程と、前記第１のアドレスにＮが加算された第２のアドレスを生成する第２のアドレス生成工程と、前記第１のアドレスと前記書き込みサイズとに基づいてＮ個の前記メモリ領域に対する書き込み制御信号を生成する書き込み制御信号生成工程と、前記第１のアドレスおよび前記第２のアドレスのいずれか一方を前記第１のアドレスに応じて選択する選択工程と、前記選択工程によって選択されたアドレスおよび前記書き込み制御信号に基づいて第１から第（Ｎ−１）までの（Ｎ−１）個の前記メモリ領域にデータ書き込こむとともに、前記第１のアドレスおよび前記書き込み制御信号に基づいて第Ｎの前記メモリ領域にデータを書き込む書き込み工程と、を含んだことを特徴とする情報処理方法。
【請求項１０】 ＭおよびＮを自然数とすると、Ｍビット幅のＮ個のメモリ領域よりなるＭ×Ｎビットの書き込み幅およびＭ×Ｎビットの読み出し幅を有するメモリを備えた情報処理装置における情報処理方法であって、アドレスを生成するための第１のデータおよび第２のデータと、書き込サイズとを入力する入力工程と、前記第１のデータと前記第２のデータとに基づいて第１のアドレスを生成する第１のアドレス生成工程と、前記第１のアドレスにＮが加算された第２のアドレスを生成する第２のアドレス生成工程と、前記第１のアドレスと前記書き込みサイズとに基づいてＮ個の前記メモリ領域に対する書き込み制御信号を生成する書き込み制御信号生成工程と、前記第１のアドレスおよび前記第２のアドレスのいずれか一方を前記第１のアドレスに応じて選択する選択工程と、前記選択工程によって選択されたアドレスおよび前記書き込み制御信号に基づいて第１から第（Ｎ−１）までの（Ｎ−１）個の前記メモリ領域にデータを書き込むとともに、前記第１のアドレスおよび前記書き込み制御信号に基づいて第Ｎの前記メモリ領域にデータが書き込む書き込み工程と、前記選択工程によって選択されたアドレスに基づいて第１から第（Ｎ−１）までの（Ｎ−１）個の前記メモリ領域からデータを読み出すとともに、第Ｎの前記メモリ領域から前記第１のアドレスに基づいてデータを読み出す読み出し工程と、を含んだことを特徴とする情報処理方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリやメモリを有するマイクロプロセッサまたはデジタルシグナルプロセッサなどの情報処理装置および情報処理方法に関し、特に画像処理用プロセッサなどにおけるキャッシュメモリやその他のメモリに対するデータの読み出しまたは書き込みに適用して好適な技術に関する。
【０００２】マイクロプロセッサやデジタルシグナルプロセッサ（以下、単に情報処理装置とする）などでは、データの演算処理をおこなう際に、キャッシュメモリ、またはＲＡＭやＲＯＭなどのメモリから被演算データが読み出されて演算がおこなわれる。演算終了後、演算結果データはキャッシュメモリやメモリに書き込まれる。その際、対象となるデータのアドレスとサイズが指定され、指定されたアドレスから始まるデータが読み出される。また、指定されたアドレスから指定されたサイズ分の領域にデータが書き込まれる。
【０００３】
【従来の技術】従来の情報処理装置におけるデータの読み出しまたは書き込みに関する構成を、読み出しまたは書き込みのサイズが最大で６４ビット幅であり、かつ最小で８ビット幅である、容量８Ｋバイトのダイレクトマップ方式のキャッシュメモリを例にして説明する。なお、読み出しおよび書き込みのバス幅を８バイト、すなわち６４ビットとする。
【０００４】図６は、このような従来のキャッシュメモリにおけるデータの読み出しまたは書き込みに関する構成を示すブロック図である。図６に示すように、従来の情報処理装置では、データの書き込み時には、第１のレジスタ（レジスタ１）１１および第２のレジスタ（レジスタ２）１２にそれぞれ書き込み先のベースアドレスおよびオフセットが格納される。また、第３のレジスタ（レジスタ３）１３に書き込みデータのサイズが格納される。
【０００５】第１および第２のレジスタ１１，１２に格納されたベースアドレスおよびオフセットはアドレス加算器１４により加算され、それによってデータの書き込み先を示す［１２：０］のアドレスが生成される。ここで、本明細書では、ａおよびｂをゼロ以上の整数とすると、［ａ：ｂ］は（ｂ＋１）ビット目から（ａ＋１）ビット目までの（ａ−ｂ＋１）ビット幅のデータを表す。アドレス加算器１４から出力された［１２：０］のアドレスのうち、［２：０］で表される下位の３ビット分は書き込み制御回路１５に供給され、残りの［１２：３］、すなわち４ビット目から１３ビット目までの１０ビット分はメモリ１６に供給される。
【０００６】また、書き込み制御回路１５には、第３のレジスタ１３からデータサイズが供給され、これとアドレス加算器１４から供給された［２：０］のアドレス下位ビットに基づいて［７：０］の書き込み制御信号が生成される。メモリ１６の、８ビット幅の８個の各メモリ領域には、それそれに対応する［０］〜［７］の１ビットの書き込み制御信号が供給され、それによって指定されたメモリ領域にメモリ書き込みデータ１７が書き込まれる。ここで、ｃをゼロ以上の整数とすると、［ｃ］はＬＳＢから（ｃ＋１）ビット目のデータを表す。
【０００７】また、データの読み出し時には、第１のレジスタ１１および第２のレジスタ１２にそれぞれ格納されたベースアドレスおよびオフセットに基づいて、書き込み時と同様に、アドレス加算器１４からメモリ１６に［１２：３］のアドレスが供給される。そして、メモリ１６から、所定の読み出しサイズ、たとえばワード単位であれば３２ビット、ダブルワード単位であれば６４ビットのデータがメモリ読み出しデータ１８として読み出される。
【０００８】ところで、従来の情報処理装置では、データの書き込みまたは読み出し時に、メモリ１６に書き込まれるデータのサイズまたはメモリ１６から読み出されるデータのサイズに応じてアドレスが整列していない場合、ハードウエアにおいてデータの読み出しまたは書き込みをおこなうことができない。そのため、例外を検出して処理が中断される。あるいは、処理の中断が起こらないように、ソフトウエアにおいてデータサイズに応じてアドレスを整列させる必要がある。
【０００９】ここで、指定されたデータのサイズに応じてアドレスが整列している場合とは、図７に示すように、［２：０］のアドレス下位ビットにおいて、指定サイズがバイトの場合にはいずれのビットの値も問わない。また、指定サイズがハーフワードの場合には［０］のビットの値のみゼロでなければならない。また、指定サイズがワードの場合には［１］と［０］のビットの値はゼロでなければならない。また、指定サイズがダブルワードの場合にはいずれのビットの値もゼロでなければならない。したがって、指定されたデータのサイズに応じてアドレスが整列していない場合とは、図７に示す条件を満たさない場合のことをいう。
【００１０】たとえば、図８に示すように、読み出しまたは書き込みの対象となるデータのアドレスが３２’ｈ００００００１５で、指定されたデータサイズが８バイトの場合、アドレスの［２］のビットの値は１であり、［１］のビットの値はゼロであり、［０］のビットの値は１である。これは、データサイズが８バイトの場合の、図７に示す条件を満たさない。したがって、図８に示す例は、８バイトのデータサイズに対してアドレスが整列していない場合の例である。この場合、３２’ｈ００００００１５を始点とする８バイトは、このメモリに設定された８バイト境界にまたがってしまう。
【００１１】なお、図８の例では、８バイト境界は３２’ｈ０００００００７と３２’ｈ０００００００８との境界、３２’ｈ０００００００Ｆと３２’ｈ００００００１０との境界、３２’ｈ００００００１７と３２’ｈ００００００１８との境界などである。
【００１２】
【発明が解決しようとする課題】一般に読み出しまたは書き込みのアドレスはソフトウエアの実行時にしかわからない。そのため、従来の情報処理装置は、上述したように読み出しまたは書き込みの対象となるデータのアドレスが整列していない場合、最小単位である１バイトサイズのデータの読み出しまたは書き込みを、データサイズが８バイトの場合には８回おこなう構成であったため、データの読み出しまたは書き込みに要する処理時間が長くなるという問題点があった。
【００１３】本発明は、上記問題点に鑑みてなされたものであって、データの読み出しまたは書き込み時に指定されたデータのサイズに応じてアドレスが整列していない場合でも、１回のメモリアクセスでデータの読み出しまたは書き込みをおこなうことができる情報処理装置および情報処理方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため、本発明にかかる情報処理装置はつぎのような構成となっている。図１に示すように、Ｎ個のメモリ領域１４１〜１４４からなり、かつＭ×Ｎビット（ＭおよびＮは自然数）の書き込み幅を有するメモリに対して、第１のレジスタ（レジスタ１）１２１および第２のレジスタ（レジスタ２）１２２の格納値に基づいて、第１のアドレス加算器（加算器１）１２４によりデータの書き込み先のアドレスを生成するとともに、第２のアドレス加算器（加算器２）１３４により、その生成された書き込み先のアドレスにさらにＮを加算したアドレスを生成する。
【００１５】そして、第１〜第（Ｎ−１）のメモリ領域１４１〜１４３の前に置かれた第１〜第（Ｎ−１）のセレクタ１５１〜１５３により、第１のアドレス加算器１２４により生成されたアドレスと第２のアドレス加算器１３４により生成されたアドレスのうちのいずれか一方を選択して、それぞれのメモリ領域１４１〜１４３に供給する。また、第Ｎのメモリ領域１４４には、第１のアドレス加算器１２４により生成されたアドレスを供給する。書き込み制御回路１２５は、第３のレジスタ（レジスタ３）１２３に格納されたデータサイズと、第１のアドレス加算器１２４により生成されたアドレスとに基づいて、書き込み制御信号を生成し、各メモリ領域１４１〜１４４に供給する。
【００１６】この発明によれば、データの書き込みサイズがＭ×Ｎビット境界にまたがる場合でも、書き込み先のアドレスとデータの書き込みサイズに応じて、メモリに供給するアドレスを切り替えることにより、１回のメモリアクセスでもって必要なデータを書き込むことが可能となる。
【００１７】また、上記目的を達成するため、本発明にかかる情報処理装置はつぎのような構成となっている。図２に示すように、Ｎ個のメモリ領域１４１〜１４４からなり、かつＭ×Ｎビット（ＭおよびＮは自然数）の読み出し幅を有するメモリに対して、第１および第２のレジスタ１２１，１２２の格納値に基づいて、第１のアドレス加算器１２４により読み出しデータの格納先のアドレスを生成するとともに、第２のアドレス加算器１３４により、その生成された格納先のアドレスにさらにＮを加算したアドレスを生成する。
【００１８】そして、第１〜第（Ｎ−１）のメモリ領域１４１〜１４３の前に置かれた第１〜第（Ｎ−１）のセレクタ１５１〜１５３により、第１のアドレス加算器１２４により生成されたアドレスと第２のアドレス加算器１３４により生成されたアドレスのうちのいずれか一方を選択して、それぞれのメモリ領域１４１〜１４３に供給する。また、第Ｎのメモリ領域１４４には、第１のアドレス加算器１２４により生成されたアドレスを供給する。
【００１９】この発明によれば、データの読み出しサイズがＭ×Ｎビット境界にまたがる場合でも、読み出しデータの格納先のアドレスとデータの読み出しサイズに応じて、メモリに供給するアドレスを切り替えることにより、１回のメモリアクセスでもって必要なデータを読み出すことが可能となる。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。特に限定しないが、説明の便宜上、読み出しまたは書き込みのサイズが最大で６４ビット幅であり、かつ最小で８ビット幅である、容量８Ｋバイトのダイレクトマップ方式のキャッシュメモリを例にして説明する。また、このキャッシュメモリは８ビット幅の８個のメモリ領域で構成されており、たとえば図８に示すメモリ空間を有しているとする。また、アドレス空間は３２ビットとし、読み出しおよび書き込みのバス幅を８バイトとする。
【００２１】図３は、本発明の実施の形態にかかる情報処理装置におけるデータの読み出しまたは書き込み書き込みに関する構成を示すブロック図である。図３に示すように、この情報処理装置は、３個のレジスタ２１，２２，２３、２個のアドレス加算器２４，３４、書き込み制御回路２５、８個のメモリ領域４１〜４７，４８および７個のセレクタ５１〜５７を備えている。なお、図３では、５個のメモリ領域および５個のセレクタが省略されている。
【００２２】読み出しデータの格納場所を示すアドレス、および書き込みデータの書き込み先を示すアドレスは、第１のレジスタ（レジスタ１）２１と第２のレジスタ（レジスタ２）２２に格納された値に基づいて求められる。たとえば第１のレジスタ２１は、読み出しデータの格納場所を示すアドレスのベースアドレス、または書き込みデータの書き込み先を示すアドレスのベースアドレスを格納する。また、たとえば第２のレジスタ２２は、ベースアドレスからのオフセットを格納する。第３のレジスタ（レジスタ３）２３は、書き込みデータのサイズを格納する。
【００２３】第１のアドレス加算器（加算器１）２４は、第１のレジスタ２１の格納値と第２のレジスタ２２の格納値との加算をおこない、読み出しデータの格納場所を示すアドレス、または書き込みデータの書き込み先を示すアドレスを生成する。第１のアドレス加算器２４により生成された［１２：０］の１３ビットのアドレスのうち、［２：０］の下位３ビットの値は書き込み制御回路２５および各セレクタ５１〜５７に供給され、そのつぎに下位となる［５：３］の３ビットの値は各セレクタ５１〜５７に供給される。また、第１のアドレス加算器２４により生成されたアドレスのうち、［１２：３］の１０ビットの値は第８のメモリ領域４８に供給される。
【００２４】第２のアドレス加算器３４は、第１のレジスタ２１の格納値と第２のレジスタ２２の格納値との加算をおこない、さらにその値に８を加算する。つまり、第１のアドレス加算器２４で生成されたアドレスに対して８を加算したアドレスが生成される。第２のアドレス加算器３４により生成されたアドレスのうち、［５：３］のビットの値のみが各セレクタ５１〜５７に供給される。
【００２５】各セレクタ５１〜５７は、第１のアドレス加算器２４から供給された［５：３］のビットの値、および第２のアドレス加算器３４から供給された［５：３］のビットの値のうちのいずれか一方を選択して出力する。その際、各セレクタ５１〜５７は、第１のアドレス加算器２４から供給された［２：０］のビットの値に基づいて選択をおこなう。各セレクタ５１〜５７から出力された［５：３］のビットの値は、第１のアドレス加算器２４により生成されたアドレスのうちの［１２：６］の上位７ビットの値と結合され、［１２：３］の１０ビットのアドレスとして第１〜第７の各メモリ領域４１〜４７に供給される。
【００２６】なお、アドレス空間は３２ビットであるとしたが、第１〜第８の各メモリ領域４１〜４８はキャッシュメモリを構成しているため、［３１：１３］のアドレスの上位ビットは必ずしも必要ではなく、［１２：３］の１０ビットで十分である。
【００２７】書き込み制御回路２５は、第３のレジスタ２３から供給された書き込みデータのサイズと、第１のアドレス加算器２４から供給された［２：０］のビットの値とに基づいて、第１〜第８の各メモリ領域４１〜４８に対する［７：０］の書き込み制御信号を生成する。［７：０］を構成する［０］〜［７］の各ビットの書き込み制御信号は対応する各メモリ領域４１〜４８に供給される。各メモリ領域４１〜４８では、データの書き込み時には、書き込み制御回路２５から供給された書き込み制御信号に基づいて、上述した［１２：３］のアドレスに［６３：０］のメモリ書き込みデータ２７が書き込まれる。一方、データの読み出し時には、上述した［１２：３］のアドレスからあらかじめ設定されたサイズ、たとえば６４ビットのデータがメモリ読み出しデータ２８として読み出される。
【００２８】つぎに、第１のアドレス加算器２４から出力される［２：０］のビットの値と、メモリアクセスサイズ（指定サイズ）と、第１〜第７のセレクタ５１〜５７の出力と、書き込み制御回路２５から出力される［７：０］の書き込み制御信号の値との関係について説明する。
【００２９】図４は、この関係をまとめた図表である。アクセスサイズは、バイト（８ビット）、ハーフワード（１６ビット）、ワード（３２ビット）およびダブルワード（６４ビット）とする。また、図４において、「セレクタ１出力」〜「セレクタ７出力」の欄は第１〜第７のセレクタ５１〜５７が、第１のアドレス加算器２４から供給された［５：３］と第２のアドレス加算器３４から供給された［５：３］のいずれを選択したかを表しており、第１のアドレス加算器２４の出力を選択すれば「１」、第２のアドレス加算器３４の出力を選択すれば「２」である。また、「書き込み制御回路［７：０］出力」の欄において「１」のビットに対応するメモリ領域にデータが書き込まれる。
【００３０】第１のアドレス加算器２４から出力される［２：０］の各ビットの値がすべてゼロの場合、すべてのセレクタ５１〜５７は第１のアドレス加算器２４から供給された［５：３］の値を選択する。そして、アクセスサイズがバイトの場合には書き込み制御信号は［７］のビットのみ１となり、［６］〜［０］の各ビットの値はゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ００００００００、３２’ｈ０００００００８、３２’ｈ００００００１０、３２’ｈ００００００１８など（以下、３２’ｈ００００００００等とする）のアドレスで始まる１バイトの番地に１バイトのメモリ書き込みデータ２７が書き込まれる。あるいは、３２’ｈ００００００００等のアドレスで始まる連続した８バイトの番地に対応するデータがメモリ読み出しデータ２８として読み出される。そのうち、実際にプロセッサでの演算等に供されるのは、３２’ｈ００００００００等のアドレスで始まる１バイト分のデータである。
【００３１】アクセスサイズがハーフワードの場合には書き込み制御信号は［７］と［６］のビットのみ１となり、［５］〜［０］の各ビットの値はゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ００００００００等のアドレスで始まる連続した２バイトの番地に２バイトのメモリ書き込みデータ２７が書き込まれる。
【００３２】データの読み出し時には、３２’ｈ００００００００等のアドレスで始まる連続した８バイトの番地に対応するデータがメモリ読み出しデータ２８として読み出され、そのうち、実際にプロセッサでの演算に供されるのは、３２’ｈ００００００００等のアドレスで始まる連続した２バイト分のデータである。
【００３３】アクセスサイズがワードの場合には書き込み制御信号は［７］〜［４］の各ビットの値が１となり、［３］〜［０］の各ビットの値はゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ００００００００等のアドレスで始まる連続した４バイトの番地に４バイトのメモリ書き込みデータ２７が書き込まれる。
【００３４】データの読み出し時には、３２’ｈ００００００００等のアドレスで始まる連続した８バイトの番地に対応するデータがメモリ読み出しデータ２８として読み出され、そのうち、実際にプロセッサでの演算に供されるのは、３２’ｈ００００００００等のアドレスで始まる連続した４バイト分のデータである。
【００３５】アクセスサイズがダブルワードの場合には書き込み制御信号は［７］〜［０］のすべてのビットの値が１となる。したがって、たとえば図８の例でいえば、３２’ｈ００００００００等のアドレスで始まる連続した８バイトの番地に８バイトのメモリ書き込みデータ２７が書き込まれる。
【００３６】データの読み出し時には、３２’ｈ００００００００等のアドレスで始まる連続した８バイトの番地に対応するデータがメモリ読み出しデータ２８として読み出されてプロセッサでの演算に供される。
【００３７】第１のアドレス加算器２４から出力される［２：０］の３ビットのうち［０］のビットのみが１で、他のビットがゼロの場合、第１のセレクタ５１のみが第２のアドレス加算器３４から供給された［５：３］の値を選択し、第２のセレクタ〜第７のセレクタ５７は第１のアドレス加算器２４から供給された［５：３］の値を選択する。そして、アクセスサイズがバイトの場合には書き込み制御信号は［６］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００１、３２’ｈ０００００００９、３２’ｈ００００００１１、３２’ｈ００００００１９など（以下、３２’ｈ０００００００１等とする）のアドレスで始まる１バイトの番地に１バイトのメモリ書き込みデータ２７が書き込まれる。
【００３８】データの読み出し時には、３２’ｈ０００００００１等のアドレスで始まる連続した７バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等の１バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００１等のアドレスで始まる１バイト分のデータがプロセッサでの演算に供される。
【００３９】アクセスサイズがハーフワードの場合には書き込み制御信号は［６］と［５］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００１等のアドレスで始まる連続した２バイトの番地に２バイトのメモリ書き込みデータ２７が書き込まれる。
【００４０】データの読み出し時には、３２’ｈ０００００００１等のアドレスで始まる連続した７バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等の１バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００１等のアドレスで始まる２バイト分のデータがプロセッサでの演算に供される。
【００４１】アクセスサイズがワードの場合には書き込み制御信号は［６］〜［３］の各ビットが１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００１等のアドレスで始まる連続した４バイトの番地に４バイトのメモリ書き込みデータ２７が書き込まれる。
【００４２】データの読み出し時には、３２’ｈ０００００００１等のアドレスで始まる連続した７バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等の１バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００１等のアドレスで始まる４バイト分のデータがプロセッサでの演算に供される。
【００４３】アクセスサイズがダブルワードの場合には書き込み制御信号は［７］〜［０］のすべてのビットの値が１となる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００１等のアドレスで始まる連続した７バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等の１バイトの番地に８バイトのメモリ書き込みデータ２７が書き込まれる。
【００４４】データの読み出し時には、３２’ｈ０００００００１等のアドレスで始まる連続した７バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等の１バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出されてプロセッサでの演算に供される。
【００４５】第１のアドレス加算器２４から出力される［２：０］の３ビットのうち［１］のビットのみが１で、他のビットがゼロの場合、第１のセレクタ５１および第２のセレクタが第２のアドレス加算器３４から供給された［５：３］の値を選択し、第３〜第６のセレクタおよび第７のセレクタ５７は第１のアドレス加算器２４から供給された［５：３］の値を選択する。そして、アクセスサイズがバイトの場合には書き込み制御信号は［５］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００２、３２’ｈ０００００００Ａ、３２’ｈ００００００１２、３２’ｈ００００００１Ａなど（以下、３２’ｈ０００００００２等とする）のアドレスで始まる１バイトの番地に１バイトのメモリ書き込みデータ２７が書き込まれる。
【００４６】データの読み出し時には、３２’ｈ０００００００２等のアドレスで始まる連続した６バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した２バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００２等のアドレスで始まる１バイト分のデータがプロセッサでの演算に供される。
【００４７】アクセスサイズがハーフワードの場合には書き込み制御信号は［５］と［４］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００２等のアドレスで始まる連続した２バイトの番地に２バイトのメモリ書き込みデータ２７が書き込まれる。
【００４８】データの読み出し時には、３２’ｈ０００００００２等のアドレスで始まる連続した６バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した２バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００２等のアドレスで始まる２バイト分のデータがプロセッサでの演算に供される。
【００４９】アクセスサイズがワードの場合には書き込み制御信号は［５］〜［２］の各ビットが１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００２等のアドレスで始まる連続した４バイトの番地に４バイトのメモリ書き込みデータ２７が書き込まれる。
【００５０】データの読み出し時には、３２’ｈ０００００００２等のアドレスで始まる連続した６バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した２バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００２等のアドレスで始まる４バイト分のデータがプロセッサでの演算に供される。
【００５１】アクセスサイズがダブルワードの場合には書き込み制御信号は［７］〜［０］のすべてのビットの値が１となる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００２等のアドレスで始まる連続した６バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した２バイトの番地に８バイトのメモリ書き込みデータ２７が書き込まれる。
【００５２】データの読み出し時には、３２’ｈ０００００００２等のアドレスで始まる連続した６バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した２バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出されてプロセッサでの演算に供される。
【００５３】第１のアドレス加算器２４から出力される［２：０］の３ビットのうち［１］および［０］のビットが１で、他のビットがゼロの場合、第１のセレクタ５１、第２のセレクタおよび第３のセレクタが第２のアドレス加算器３４から供給された［５：３］の値を選択し、第４〜第６のセレクタおよび第７のセレクタ５７は第１のアドレス加算器２４から供給された［５：３］の値を選択する。そして、アクセスサイズがバイトの場合には書き込み制御信号は［４］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００３、３２’ｈ０００００００Ｂ、３２’ｈ００００００１３、３２’ｈ００００００１Ｂなど（以下、３２’ｈ０００００００３等とする）のアドレスで始まる１バイトの番地に１バイトのメモリ書き込みデータ２７が書き込まれる。
【００５４】データの読み出し時には、３２’ｈ０００００００３等のアドレスで始まる連続した５バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した３バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００３等のアドレスで始まる１バイト分のデータがプロセッサでの演算に供される。
【００５５】アクセスサイズがハーフワードの場合には書き込み制御信号は［４］と［３］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００３等のアドレスで始まる連続した２バイトの番地に２バイトのメモリ書き込みデータ２７が書き込まれる。
【００５６】データの読み出し時には、３２’ｈ０００００００３等のアドレスで始まる連続した５バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した３バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００３等のアドレスで始まる２バイト分のデータがプロセッサでの演算に供される。
【００５７】アクセスサイズがワードの場合には書き込み制御信号は［４］〜［１］の各ビットが１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００３等のアドレスで始まる連続した４バイトの番地に４バイトのメモリ書き込みデータ２７が書き込まれる。
【００５８】データの読み出し時には、３２’ｈ０００００００３等のアドレスで始まる連続した５バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した３バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００３等のアドレスで始まる４バイト分のデータがプロセッサでの演算に供される。
【００５９】アクセスサイズがダブルワードの場合には書き込み制御信号は［７］〜［０］のすべてのビットの値が１となる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００３等のアドレスで始まる連続した５バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した３バイトの番地に８バイトのメモリ書き込みデータ２７が書き込まれる。
【００６０】データの読み出し時には、３２’ｈ０００００００３等のアドレスで始まる連続した５バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した３バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出されてプロセッサでの演算に供される。
【００６１】第１のアドレス加算器２４から出力される［２：０］の３ビットのうち［２］のビットのみが１で、他のビットがゼロの場合、第１のセレクタ５１および第２〜第４のセレクタが第２のアドレス加算器３４から供給された［５：３］の値を選択し、第５のセレクタ、第６のセレクタおよび第７のセレクタ５７は第１のアドレス加算器２４から供給された［５：３］の値を選択する。そして、アクセスサイズがバイトの場合には書き込み制御信号は［３］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００４、３２’ｈ０００００００Ｃ、３２’ｈ００００００１４、３２’ｈ００００００１Ｃなど（以下、３２’ｈ０００００００４等とする）のアドレスで始まる１バイトの番地に１バイトのメモリ書き込みデータ２７が書き込まれる。
【００６２】データの読み出し時には、３２’ｈ０００００００４等のアドレスで始まる連続した４バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した４バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００４等のアドレスで始まる１バイト分のデータがプロセッサでの演算に供される。
【００６３】アクセスサイズがハーフワードの場合には書き込み制御信号は［３］と［２］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００４等のアドレスで始まる連続した２バイトの番地に２バイトのメモリ書き込みデータ２７が書き込まれる。
【００６４】データの読み出し時には、３２’ｈ０００００００４等のアドレスで始まる連続した４バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した４バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００４等のアドレスで始まる２バイト分のデータがプロセッサでの演算に供される。
【００６５】アクセスサイズがワードの場合には書き込み制御信号は［３］〜［０］の各ビットが１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００４等のアドレスで始まる連続した４バイトの番地に４バイトのメモリ書き込みデータ２７が書き込まれる。
【００６６】データの読み出し時には、３２’ｈ０００００００４等のアドレスで始まる連続した４バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した４バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００４等のアドレスで始まる４バイト分のデータがプロセッサでの演算に供される。
【００６７】アクセスサイズがダブルワードの場合には書き込み制御信号は［７］〜［０］のすべてのビットの値が１となる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００４等のアドレスで始まる連続した４バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した４バイトの番地に８バイトのメモリ書き込みデータ２７が書き込まれる。
【００６８】データの読み出し時には、３２’ｈ０００００００４等のアドレスで始まる連続した４バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した４バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出されてプロセッサでの演算に供される。
【００６９】第１のアドレス加算器２４から出力される［２：０］の３ビットのうち［２］および［０］のビットが１で、［１］のビットがゼロの場合、第１のセレクタ５１および第２〜第５のセレクタが第２のアドレス加算器３４から供給された［５：３］の値を選択し、第６のセレクタおよび第７のセレクタ５７は第１のアドレス加算器２４から供給された［５：３］の値を選択する。そして、アクセスサイズがバイトの場合には書き込み制御信号は［２］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００５、３２’ｈ０００００００Ｄ、３２’ｈ００００００１５、３２’ｈ００００００１Ｄなど（以下、３２’ｈ０００００００５等とする）のアドレスで始まる１バイトの番地に１バイトのメモリ書き込みデータ２７が書き込まれる。
【００７０】データの読み出し時には、３２’ｈ０００００００５等のアドレスで始まる連続した３バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した５バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００５等のアドレスで始まる１バイト分のデータがプロセッサでの演算に供される。
【００７１】アクセスサイズがハーフワードの場合には書き込み制御信号は［２］と［１］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００５等のアドレスで始まる連続した２バイトの番地に２バイトのメモリ書き込みデータ２７が書き込まれる。
【００７２】データの読み出し時には、３２’ｈ０００００００５等のアドレスで始まる連続した３バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した５バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００５等のアドレスで始まる２バイト分のデータがプロセッサでの演算に供される。
【００７３】アクセスサイズがワードの場合には書き込み制御信号は［７］および［２］〜［０］の各ビットが１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００５等のアドレスで始まる連続した３バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる１バイトの番地に４バイトのメモリ書き込みデータ２７が書き込まれる。
【００７４】データの読み出し時には、３２’ｈ０００００００５等のアドレスで始まる連続した３バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した５バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００５等のアドレスで始まる連続した３バイト分と、つぎの３２’ｈ００００００００等で始まる１バイト分のデータがプロセッサでの演算に供される。
【００７５】アクセスサイズがダブルワードの場合には書き込み制御信号は［７］〜［０］のすべてのビットの値が１となる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００５等のアドレスで始まる連続した３バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した５バイトの番地に８バイトのメモリ書き込みデータ２７が書き込まれる。
【００７６】データの読み出し時には、３２’ｈ０００００００５等のアドレスで始まる連続した３バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した５バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出されてプロセッサでの演算に供される。図８に示す例では、３２’ｈ００００００１５〜３２’ｈ００００００１７の連続した３バイトの番地と、そのつぎのベースアドレスである３２’ｈ００００００１８〜３２’ｈ００００００１Ｃの連続した５バイトの番地に対応する８バイトである。
【００７７】第１のアドレス加算器２４から出力される［２：０］の３ビットのうち［２］および［１］のビットが１で、［０］のビットがゼロの場合、第１のセレクタ５１および第２〜第６のセレクタが第２のアドレス加算器３４から供給された［５：３］の値を選択し、第７のセレクタ５７は第１のアドレス加算器２４から供給された［５：３］の値を選択する。そして、アクセスサイズがバイトの場合には書き込み制御信号は［１］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００６、３２’ｈ０００００００Ｅ、３２’ｈ００００００１６、３２’ｈ００００００１Ｅなど（以下、３２’ｈ０００００００６等とする）のアドレスで始まる１バイトの番地に１バイトのメモリ書き込みデータ２７が書き込まれる。
【００７８】データの読み出し時には、３２’ｈ０００００００６等のアドレスで始まる連続した２バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した６バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００６等のアドレスで始まる１バイト分のデータがプロセッサでの演算に供される。
【００７９】アクセスサイズがハーフワードの場合には書き込み制御信号は［１］と［０］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００６等のアドレスで始まる連続した２バイトの番地に２バイトのメモリ書き込みデータ２７が書き込まれる。
【００８０】データの読み出し時には、３２’ｈ０００００００６等のアドレスで始まる連続した２バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した６バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００６等のアドレスで始まる２バイト分のデータがプロセッサでの演算に供される。
【００８１】アクセスサイズがワードの場合には書き込み制御信号は［７］、［６］、［１］および［０］の各ビットが１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００６等のアドレスで始まる連続した２バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した２バイトの番地に４バイトのメモリ書き込みデータ２７が書き込まれる。
【００８２】データの読み出し時には、３２’ｈ０００００００６等のアドレスで始まる連続した２バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した６バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００６等のアドレスで始まる連続した２バイト分と、つぎの３２’ｈ００００００００等で始まる２バイト分のデータがプロセッサでの演算に供される。
【００８３】アクセスサイズがダブルワードの場合には書き込み制御信号は［７］〜［０］のすべてのビットの値が１となる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００６等のアドレスで始まる連続した２バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した６バイトの番地に８バイトのメモリ書き込みデータ２７が書き込まれる。
【００８４】データの読み出し時には、３２’ｈ０００００００６等のアドレスで始まる連続した２バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した６バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出されてプロセッサでの演算に供される。
【００８５】第１のアドレス加算器２４から出力される［２：０］の各ビットが１の場合、すべてのセレクタ５１〜５７が第２のアドレス加算器３４から供給された［５：３］の値を選択する。アクセスサイズがバイトの場合には書き込み制御信号は［０］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００７、３２’ｈ０００００００Ｆ、３２’ｈ００００００１７、３２’ｈ００００００１Ｆなど（以下、３２’ｈ０００００００７等とする）のアドレスで始まる１バイトの番地に１バイトのメモリ書き込みデータ２７が書き込まれる。
【００８６】データの読み出し時には、３２’ｈ０００００００７等のアドレスで始まる１バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した７バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００７等のアドレスで始まる１バイト分のデータがプロセッサでの演算に供される。
【００８７】アクセスサイズがハーフワードの場合には書き込み制御信号は［７］と［０］のビットのみ１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００７等のアドレスで始まる１バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる１バイトの番地に２バイトのメモリ書き込みデータ２７が書き込まれる。
【００８８】データの読み出し時には、３２’ｈ０００００００７等のアドレスで始まる１バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した７バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００７等のアドレスで始まる１バイト分と、つぎの３２’ｈ００００００００等で始まる１バイト分のデータがプロセッサでの演算に供される。
【００８９】アクセスサイズがワードの場合には書き込み制御信号は［７］〜［５］および［０］の各ビットが１となり、他のビットはゼロとなる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００７等のアドレスで始まる１バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した３バイトの番地に４バイトのメモリ書き込みデータ２７が書き込まれる。
【００９０】データの読み出し時には、３２’ｈ０００００００７等のアドレスで始まる１バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した７バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出され、そのうち、３２’ｈ０００００００７等のアドレスで始まる１バイト分と、つぎの３２’ｈ００００００００等で始まる３バイト分のデータがプロセッサでの演算に供される。
【００９１】アクセスサイズがダブルワードの場合には書き込み制御信号は［７］〜［０］のすべてのビットの値が１となる。したがって、たとえば図８の例でいえば、３２’ｈ０００００００７等のアドレスで始まる１バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した７バイトの番地に８バイトのメモリ書き込みデータ２７が書き込まれる。
【００９２】データの読み出し時には、３２’ｈ０００００００７等のアドレスで始まる１バイトの番地と、このメモリに設定された８バイト境界を挟んでつぎのベースアドレスで決まる３２’ｈ００００００００等で始まる連続した７バイトの番地に対応する８バイト分のデータがメモリ読み出しデータ２８として読み出されてプロセッサでの演算に供される。
【００９３】上述した実施の形態によれば、書き込みデータが８バイト境界にまたがる場合でも、書き込み先のアドレスとデータの書き込みサイズに応じて、メモリに供給するアドレスを切り替えることにより、１回のメモリアクセスでもって必要なデータを書き込むことが可能となる。
【００９４】また、上述した実施の形態によれば、メモリから読み出されるデータのサイズが８バイト境界にまたがる場合でも、読み出しデータの格納先のアドレスとデータの読み出しサイズに応じて、メモリに供給するアドレスを切り替えることにより、１回のメモリアクセスでもって必要なデータを読み出すことが可能となる。したがって、データの読み出しまたは書き込み時に指定されたデータのサイズに応じてアドレスが整列していない場合でも、１回のメモリアクセスでデータの読み出しまたは書き込みをおこなうことができる。
【００９５】以上において本発明は、上述した構成のキャッシュメモリに対するデータの読み出しまたは書き込みに限らず、ＲＡＭやＲＯＭなどのメモリに対するデータの読み出しまたは書き込み時のアドレスの選択にも適用することができる。また、ダイレクトマップ方式のキャッシュメモリだけでなく、セットアソシアティブ方式のキャッシュメモリに対しても適用することができる。
【００９６】また、上述したアドレスやサイズなどに関する数値は一例であり、種々変更可能である。たとえば、上述した実施の形態では、キャッシュメモリのブロックサイズが６４バイトの場合について説明したが、その他のブロックサイズであってもよく、その場合には、ブロックサイズに応じて、各セレクタで選択されるアドレスと第２のアドレス加算器の出力のビット幅を増減すればよい。
【００９７】図５に、キャッシュメモリのブロックサイズが１２８バイトの場合の構成を示すが、第２のアドレス加算器６２は、生成したアドレスのうち［６：３］のビットの値を各セレクタ７１〜７７に供給する。第１のアドレス加算器６１も、生成したアドレスのうち［５：３］のビットの値を各セレクタ７１〜７７に供給する。その他の構成は、上述したブロックサイズが６４バイトの場合と同様である。
【００９８】
【発明の効果】本発明によれば、データの書き込みサイズがＭ×Ｎビット境界にまたがる場合でも、書き込み先のアドレスとデータの書き込みサイズに応じて、メモリに供給するアドレスを切り替えることにより、１回のメモリアクセスでもって必要なデータを書き込むことが可能となる。
【００９９】また、データの読み出しサイズがＭ×Ｎビット境界にまたがる場合でも、読み出しデータの格納先のアドレスとデータの読み出しサイズに応じて、メモリに供給するアドレスを切り替えることにより、１回のメモリアクセスでもって必要なデータを読み出すことが可能となる。したがって、データの読み出しまたは書き込み時に指定されたデータのサイズに応じてアドレスが整列していない場合でも、１回のメモリアクセスでデータの読み出しまたは書き込みをおこなうことが可能な情報処理装置および情報処理方法が得られる。
【出願人】 【識別番号】０００００５２２３
【氏名又は名称】富士通株式会社
【住所又は居所】神奈川県川崎市中原区上小田中４丁目１番１号
【出願日】 平成１３年１２月２８日（２００１．１２．２８）
【代理人】 【識別番号】１００１０４１９０
【弁理士】
【氏名又は名称】酒井 昭徳
【公開番号】 特開２００３−１９６１５６（Ｐ２００３−１９６１５６Ａ）
【公開日】 平成１５年７月１１日（２００３．７．１１）
【出願番号】 特願２００１−３９９３８９（Ｐ２００１−３９９３８９）