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【発明の名称】 ビット演算制御装置及びこれを備えるプログラマブルロジックコントローラ
【発明者】 【氏名】中村 善史
【住所又は居所】東京都府中市東芝町１番地 株式会社東芝府中事業所内

【氏名】力石 健司
【住所又は居所】東京都府中市東芝町１番地 株式会社東芝府中事業所内

【氏名】菊池 紀男
【住所又は居所】東京都府中市東芝町１番地 株式会社東芝府中事業所内

【氏名】竹内 伸吾
【住所又は居所】東京都府中市東芝町１番地 株式会社東芝府中事業所内
【要約】 【課題】プログラムの変更を保ちながら高速動作が可能なビット演算制御装置及びこれを備えるプログラマブルロジックコントローラ（ＰＬＣ）を提供する。

【解決手段】（ａ）予めラダープログラムをコンパイルして命令リストに変換し、命令リストを等価なデジタル回路データに変換し、又は（ｂ）ラダープログラムの構成部品を回路部品のシンボルとして用いて作成した回路図のデータをラダー構成部品と等価なデジタル回路でデジタル回路データに展開し、このデジタル回路データを現場で書き込み可能なプログラマブルロジックデバイス（ＰＬＤ）１１の構成データに変換して書き込みされたＰＬＤ１１と実行時にＰＬＤ１１に入力信号を入力する手段１７および出力信号を制御対象１５に出力する手段１８を有するビット演算制御装置１０である。さらに、このビット演算制御装置１０を備えるＰＬＣである。
【特許請求の範囲】
【請求項１】 ラダープログラムを実行するプログラマブルロジックコントローラ（ＰＬＣ）に設けられるビット演算制御装置が、プログラマブルロジックデバイス（ＰＬＤ）を有し、このＰＬＤは、制御演算を実行する前に、（ａ）ラダープログラムをコンパイルして命令リストに変換し、この命令リストを等価なデジタル回路データに変換したり、または（ｂ）ラダープログラムの構成部品を回路部品のシンボルとして用いて回路図を作成し、この回路図のデータをラダー構成部品と等価なデジタル回路を用いてデジタル回路データに展開し、前記（ａ）または（ｂ）で得られたデジタル回路データを現場で書き込みと書き換えが可能な前記ＰＬＤの構成データに変換し、このデータの書き込みがなされたＰＬＤで、かつ制御演算の実行時に制御対象からＰＬＤに入力信号を入力する手段と、前記ＰＬＤからの出力信号を前記制御対象に出力する手段とを有することを特徴とするビット演算制御装置。
【請求項２】 前記入力信号に状態を記憶する入力レジスタと前記出力信号に状態を記憶する出力レジスタを有するとともに、（１）演算処理の中間信号に状態を記憶する中間レジスタと、演算処理を分割して行なう複数の演算処理ブロックとを設けて演算処理を実行させ、あるいは（２）演算処理を分割して行なう複数の演算処理ブロックを設け、各演算処理ブロックの境界に状態を記憶する境界レジスタを配置し、境界レジスタに取り込むタイミングと境界レジスタから出力するタイミングとを制御するブロック制御論理部を設けて演算処理を分割して実行させるようにした請求項１に記載のビット演算制御装置。
【請求項３】 前記ＰＬＤの入力部に実入力信号の代わりに任意の模擬入力信号を入力する手段と前記ＰＬＤの出力部に実出力信号の代わりに任意の模擬出力信号を出力する手段を設ける請求項１に記載のビット演算制御装置。
【請求項４】 前記ＰＬＤの内部にある入力信号に状態を記憶する入力レジスタと出力信号に状態を記憶する出力レジスタに対し、外部のマイクロプロセッサから任意の値の設定と読み出しをする読出し設定手段を有し、またはこの読出し設定手段に、ＰＬＤ内部の回路状態を一括して読み出す手段と、ビット演算動作中にこの回路内容を接続されたマイクロプロセッサにより読み出す手段と、読み出された回路内容を外部表示装置に転送して表示する手段とを有する請求項１に記載のビット演算制御装置。
【請求項５】 前記ＰＬＤに、周期および動作開始エッジのような動作パラメータを設定するハードウエアタイマ手段が組み込まれている請求項１に記載のビット演算制御装置。
【請求項６】 前記ＰＬＤに書き込まれた内容を動作中に変更し、あるいは立ち上げ時、内部初期化時および定常処理時のうち少なくとも１以上の段階で回路の構成を変えて演算処理を動作させる請求項１に記載のビット演算制御装置。
【請求項７】 前記ＰＬＤが、ＰＬＤ内部の書き込みデータの読み出しが不可能な保護機能を有する請求項１に記載のビット演算制御装置。
【請求項８】 入力信号に状態を記憶する入力レジスタと出力信号に状態を記憶する出力レジスタをそれぞれテスト演算用と実演算用の２種類有し、テスト演算と実演算を交互に実行させる手段と、テスト演算用の出力レジスタの値を期待値と比較する手段と、比較により不一致が確認された場合処理を停止する手段とを有し、あるいは制御演算結果の出力信号に状態を記憶する結果出力レジスタを２個有し、同一の制御演算を２回行い、その結果をそれぞれの結果出力レジスタに格納する手段と、２個の結果出力レジスタの値を比較してこれらの値の一致を確認する比較手段と、比較により不一致が確認された場合処理を停止する手段を有する請求項１に記載のビット演算制御装置。
【請求項９】 制御演算結果の出力信号に状態を記憶する結果出力レジスタを３個以上の奇数個有し、同一の制御演算を結果出力レジスタの個数回行う手段と、その結果をそれぞれの結果出力レジスタに格納する手段と、全ての結果出力レジスタの出力値から多数決を取る手段とを有し、多数決の結果を外部に出力し、あるいは入力信号に状態を記憶する入力レジスタと出力信号に状態を記憶する出力レジスタとを有し、しかも制御演算部とその制御演算結果の出力信号に状態を記憶する結果出力レジスタとを一組として、これを３組以上の奇数個並列に有し、制御演算を並列に行う手段と、その結果をそれぞれの結果出力レジスタに格納する手段と、全結果出力レジスタの値から多数決を取る手段とを有し、多数決の結果を外部に出力する請求項１に記載のビット演算制御装置。
【請求項１０】 同一のビット演算制御装置内または外部装置に複数個のＰＬＤを設け、ＰＬＤ間で通信する手段と、演算すべき入力データ、ＰＬＤの内部状態およびＰＬＤの制御演算部の構成データのうちの少なくとも１種をやり取りする手段とを有するとともに、次の（１）〜（３）のうちのいずれかあるいは複数個を有する請求項１に記載のビット演算制御装置。
（１）制御のマスターとなるＰＬＤが上記通信手段により処理の空いているＰＬＤを探して演算すべき内容を指示する手段（２）演算すべき入力データを全てのＰＬＤで共有したメモリ上に格納する手段と、各ＰＬＤが自立的に共有したメモリ上から格納された入力データを取り出しビット演算する手段と、ＰＬＤが内部の診断により故障と判断し停止する手段（３）複数個のＰＬＤの制御演算部の構成データを全てのＰＬＤで共有したメモリ上に格納する手段と、各ＰＬＤが自立的に共有したメモリ上から格納されたＰＬＤの制御演算部の構成データを読込みビット演算する手段【請求項１１】 請求項１〜１０のいずれかに記載のビット演算制御装置を備えることを特徴とするプログラマブルロジックコントローラ。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ラダー・プログラムを実行するプログラマブルロジックコントローラに設けられるビット演算処理装置およびこれを備えるプログラマブルロジックコントローラに関する。
【０００２】
【従来の技術】従来、シーケンスプログラムを実行することにより各種自動制御機器の自動制御を行うプログラマブルロジックコントローラ（ＰＬＣ）では、高速演算処理を実現するために、シーケンス命令の中のビット演算を行う専用のビット演算プロセッサ（ＢＰ）と、ビット演算以外のシーケンス命令（一般命令）を実行するマイクロプロセッサ（ＭＰＵ）を内蔵している。
【０００３】自動制御のシステムの設計者は、制御システムの設計が従来のリレーシーケンスから、リレーシーケンスを模式化したラダー図と呼ばれるグラフィック型のプログラム上に目的の動作を記述するソフトウエア的設計に設計態様が変化している。
【０００４】ラダー図とは、出力に対する信号の組み合わせをａ接点やｂ接点のシンボルとこれらの直列接続、並列接続で記述するものである。
【０００５】ラダー図をコンパイルして命令の羅列である命令リスト（ＩＬ）に変換する。
【０００６】命令リストは、通常デバイスと呼ばれるビットデータの論理和や論理積およびそれらの組み合わせといった論理演算命令と、数値データの演算や転送といった応用演算命令から構成されるが、ラダー図から変換した場合、論理演算命令のみが含まれる。
【０００７】この命令リストをプログラマブルロジックデバイス（ＰＬＤ）内にダウンロード等により格納させ、先頭から一命令ずつ解釈し、ビット演算であればＢＰ（ビット演算プロセッサ）が実行し、一般命令であればＭＰＵ（マイクロプロセッサ）が実行する。
【０００８】ビット演算プロセッサＢＰは、１や０の状態を持つ接点情報に対するＡＮＤ、ＯＲ、ＮＯＴのようなビット単位の演算に特化されており、ＭＰＵで同様な演算を実行する場合に比べ高速である。
【０００９】
【発明が解決しようとする課題】ビット演算プロセッサ（ＢＰ）はプログラム規模が大きくなるにつれ、動作速度が遅くなり、要求された制御周期内に演算を完了させることが難しくなっている。
【００１０】上記ＢＰを使用した場合においても、ＢＰとＭＰＵが命令リストの格納された同一のメモリを参照しながら実行するためＭＰＵとＢＰが並列実行したとしても、メモリアクセスがネックになって期待される性能の向上は少ない。
【００１１】高水準言語プログラムであるインタープリタによるソフト実行では、変更修正が容易という利点はあるが、プログラムを順番に実行しているため、コンパクトに比較すると、プログラム規模が大きくなるにつれ、動作速度が遅くなっている。
【００１２】リレー同等の電子的な素子によるハードウエア固定ロジックでは、高速動作が可能であるが、設計後の修正処理・追加が不可能である。
【００１３】本発明は、プログラムの変更を保ちながら、高速動作が可能なビット演算制御装置およびこれを備えるプログラマブルロジックコントローラを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係るビット演算制御装置は、上述した課題を解決するために、ラダープログラムを実行するプログラマブルロジックコントローラ（ＰＬＣ）に設けられるビット演算制御装置が、プログラマブルロジックデバイス（ＰＬＤ）を有し、このＰＬＤは、制御演算を実行する前に、（ａ）ラダープログラムをコンパイルして命令リストに変換し、この命令リストを等価なデジタル回路データに変換したり、または（ｂ）ラダープログラムの構成部品を回路部品のシンボルとして用いて回路図を作成し、この回路図のデータをラダー構成部品と等価なデジタル回路を用いてデジタル回路データに展開し、前記（ａ）または（ｂ）で得られたデジタル回路データを現場で書き込みと書き換えが可能な前記ＰＬＤの構成データに変換し、このデータの書き込みがなされたＰＬＤで、かつ制御演算の実行時に制御対象からＰＬＤに入力信号を入力する手段と、前記ＰＬＤからの出力信号を前記制御対象に出力する手段とを有するものである。
【００１５】本発明においては、デジタル回路の設計データをビット演算制御装置に事前に格納しているので、外部メモリへの参照の必要がなく、従来のようなビット演算プロセッサ（ＢＰ）とマイクロプロセッサ（ＭＰＵ）とが命令リストの格納された同一のメモリにアクセスする方式に比べ、高速で演算処理することができる。
【００１６】本発明においては、制御の現場で書き込まれた内容の変更・追加などが可能であり、ユーザ側のニーズに容易に対応することができる。また、ラダープログラムがＰＬＤ内部で並列的に演算実行されることにより、全演算の中で最大遅延となる出力信号の遅れ時間内に全ビット演算を完了させることが可能となる。
【００１７】また、本発明に係るビット演算制御装置は、前記入力信号に状態を記憶する入力レジスタと前記出力信号に状態を記憶する出力レジスタを有するとともに、（１）演算処理の中間信号に状態を記憶する中間レジスタと、演算処理を分割して行なう複数の演算処理ブロックとを設けて演算処理を実行させ、あるいは（２）演算処理を分割して行なう複数の演算処理ブロックを設け、各演算処理ブロックの境界に状態を記憶する境界レジスタを配置し、境界レジスタに取り込むタイミングと境界レジスタから出力するタイミングとを制御するブロック制御論理部を設けて演算処理を分割して実行させるようにしたものである。
【００１８】さらに、本発明に係るビット演算制御装置は、ＰＬＤの入力部に実入力信号の代わりに任意の模擬入力信号を入力する手段とＰＬＤの出力部に実出力信号の代わりに任意の模擬出力信号を出力する手段を設けるようにしてもよい。
【００１９】これにより、任意の入力を加えて演算部の動作の検証を容易に行うことができ、同様に任意の出力値を出力することで、周辺出力回路の動作検証を容易に行うことができる。
【００２０】また、本発明に係るビット演算制御装置は、ＰＬＤの内部にある入力信号に状態を記憶する入力レジスタと出力信号に状態を記憶する出力レジスタに対し、外部のマイクロプロセッサから任意の値の設定と読み出しをする読出し設定手段を有し、またはこの読出し設定手段に、ＰＬＤ内部の回路状態を一括して読み出す手段と、ビット演算動作中にこの回路内容を接続されたマイクロプロセッサにより読み出す手段と、読み出された回路内容を外部表示装置に転送して表示する手段とを有するものである。
【００２１】これにより、ビット演算制御装置に対しマイクロプロセッサのソフトウエアによる任意のタイミングでの演算の開始や、入出力信号の模擬的入出力の実行と、マイクロプロセッサによる処理との連携処理も可能となる。また、制御動作に影響を与えずにリアルタイムにビット演算の詳細にわたって監視することも可能になる。
【００２２】さらに、本発明に係るビット演算制御装置は、ＰＬＤに周期および動作開始エッジのような動作パラメータを設定するハードウエアタイマ手段を組み込むようにしたものである。
【００２３】これにより、ディレイ、ワンショット、周期パルス、不感帯処理といった時間要素を持った演算処理が可能になる。
【００２４】さらに、本発明に係るビット演算制御装置は、ＰＬＤに書き込まれた内容を動作中に変更し、あるいは立ち上げ時、内部初期化時および定常処理時のうち少なくとも１以上の段階で回路の構成を変えて演算処理を動作させるようにしてもよい。
【００２５】これにより、時分割で異なる演算処理を動作させることができ、小規模のＰＬＤであっても大規模のビット演算が可能になる。また、回路構成をその都度変えることでＰＬＤの規模を縮小することができる。
【００２６】さらにまた、本発明に係るビット演算制御装置は、ＰＬＤが、ＰＬＤ内部の書き込みデータの読み出しが不可能な保護機能を有するようにすることができる。
【００２７】これにより、制御処理の内容を第三者から参照されることを防ぐことができる。
【００２８】一方、本発明に係るビット演算制御装置は、入力信号に状態を記憶する入力レジスタと出力信号に状態を記憶する出力レジスタをそれぞれテスト演算用と実演算用の２種類有し、テスト演算と実演算を交互に実行させる手段と、テスト演算用の出力レジスタの値を期待値と比較する手段と、比較により不一致が確認された場合処理を停止する手段とを有し、あるいは制御演算結果の出力信号に状態を記憶する結果出力レジスタを２個有し、同一の制御演算を２回行い、その結果をそれぞれの結果出力レジスタに格納する手段と、２個の結果出力レジスタの値を比較してこれらの値の一致を確認する比較手段と、比較により不一致が確認された場合処理を停止する手段を有するようにしてもよい。
【００２９】これにより、回路の故障やノイズ等による誤動作を減らし、制御の信頼性を向上させることができる。
【００３０】また、本発明に係るビット演算制御装置は、制御演算結果の出力信号に状態を記憶する結果出力レジスタを３個以上の奇数個有し、同一の制御演算を結果出力レジスタの個数回行う手段と、その結果をそれぞれの結果出力レジスタに格納する手段と、全ての結果出力レジスタの出力値から多数決を取る手段とを有し、多数決の結果を外部に出力し、あるいは入力信号に状態を記憶する入力レジスタと出力信号に状態を記憶する出力レジスタとを有し、しかも制御演算部とその制御演算結果の出力信号に状態を記憶する結果出力レジスタとを一組として、これを３組以上の奇数個並列に有し、制御演算を並列に行う手段と、その結果をそれぞれの結果出力レジスタに格納する手段と、全結果出力レジスタの値から多数決を取る手段とを有し、多数決の結果を外部に出力するようにすることができる。
【００３１】これにより、ノイズ等により一時的に演算が異常になっても、あるいは一部の回路が異常になっても継続して正しい制御ができる。
【００３２】さらに、本発明に係るビット演算制御装置は、同一のビット演算制御装置内または外部装置に複数個のＰＬＤを設け、ＰＬＤ間で通信する手段と、演算すべき入力データ、ＰＬＤの内部状態およびＰＬＤの制御演算部の構成データのうちの少なくとも１種をやり取りする手段とを有するとともに、次の（１）〜（３）のうちのいずれかあるいは複数個を有することができる。
【００３３】（１）制御のマスターとなるＰＬＤが上記通信手段により処理の空いているＰＬＤを探して演算すべき内容を指示する手段（２）演算すべき入力データを全てのＰＬＤで共有したメモリ上に格納する手段と、各ＰＬＤが自立的に共有したメモリ上から格納された入力データを取り出しビット演算する手段と、ＰＬＤが内部の診断により故障と判断し停止する手段（３）複数個のＰＬＤの制御演算部の構成データを全てのＰＬＤで共有したメモリ上に格納する手段と、各ＰＬＤが自立的に共有したメモリ上から格納されたＰＬＤの制御演算部の構成データを読込みビット演算する手段このような構成とすることにより、同一制御装置内または外部装置に複数個のＰＬＤを持ち、個々に異なる処理を行いつつ強調動作をすることが可能になる。
【００３４】また、各ＰＬＤが自立的に共有したメモリ上から格納された入力データやＰＬＤの演算部構成データの取り出しや読込みをすることにより、マスターＰＬＤが不要となり、一部のＰＬＤが故障しても自動的に他のＰＬＤに処理が引き継がれる。
【００３５】本発明に係るプログラマブルロジックコントローラ（ＰＬＣ）は、前記ビット演算制御装置を備えたものである。
【００３６】上記ビット演算制御装置を備えることにより、高速演算処理が実現でき、また設計後の処理変更にも容易に対応できる。
【００３７】
【発明の実施の形態】本発明に係るビット演算制御装置の実施の形態について、添付図面を参照して説明する。
【００３８】本発明に係るビット演算制御装置は、ラダープログラムを実行するプログラマブルロジックコントローラ（ＰＬＣ）に設けられるビット演算処理装置であり、このビット演算制御装置１０はプログラマブルロジックデバイス（ＰＬＤ）と呼ばれる、制御する現場でもその都度書き込みと書き換えが可能なユーザ回路を持つ半導体素子を有する。前記ラダープログラムを実行するプログラマブルロジックコントローラ（ＰＬＣ）としては、例えば、ラダープログラムをコンパイルして命令リストに変換し、その命令リストに基づいて、あるいは命令リストへの変換を介さず、回路図データから直接的に作成されるデジタル回路データに基づいて、プログラム可能デバイスとしてのＰＬＤにマッピングし、ビット演算処理を行なうＰＬＣが挙げられる。
【００３９】ＰＬＤ（プログラマブルロジックデバイス）は、制御演算を実行する以前に、（ａ）ラダー図形式で設計されたラダー設計データを命令リストデータに変換し、この命令リストデータを等価な処理をするデジタル回路のデータに変換したり、または（ｂ）グラフィカルな回路図設計ツールを使用し、ラダープログラムの構成部品を回路部品のシンボルとして用いて回路図を作成することで制御システムの設計を行い、この回路図のデータを事前に用意したラダー構成部品と等価なデジタル回路を用いて展開することでデジタル回路のデータを作成し、前記（ａ）または（ｂ）で得られたデジタル回路データをさらに現場で書き込みと書き換えが可能なＰＬＤの構成データに変換し、このデータの書き込みが行なわれる。
【００４０】このように、本発明に係るビット演算制御装置においては、予めＰＬＤに制御システムの設計データを格納しているので、外部メモリへの参照の必要がなく、高速で制御システムのシステム設計を演算処理することができる。また、ＰＬＤは、書き込まれた内容の変更・追加などが可能であるので、演算処理が異なる場合、書き込まれた回路構成などをその都度変えることにより制御システムのシステム設計の変更に容易に対応することができる。また、現場などで動作を確認しながらラダープログラムを変更し、ＰＬＤの内容を書き換えることができるため、柔軟な制御システムの設計変更が可能である。
【００４１】図１および図２は、本発明に係るビット演算制御装置に用いられるラダープログラムによる設計フローを示す図である。図１は、ラダー図形式で作成されたラダー設計データを使った例を示し、図２は、ラダープログラムの構成部品をシンボルとして用いて作成された回路図データを使った例を示す。
【００４２】まず、図１のビット演算制御装置に係るラダープログラムによる設計フローに基づいて説明する。
【００４３】制御システムの設計者は、制御システムのシステム設計を行なうために、ラダー図形式で設計が可能なＣＡＤ等の設計ツールを使用してビット演算プログラム用のラダー設計データＡを作成する。
【００４４】続いて、作成されたラダー設計データＡは論理演算命令と応用演算命令から構成される命令リストの変換処理Ｂを行い、ラダー設計データＡと等価な命令リスト（ＩＬ）データＣに変換する。
【００４５】変換された命令リスト（ＩＬ）データＣは、等価回路変換Ｄにより、命令リストと等価なデジタル回路データＥに変換される。
【００４６】ラダー図のラダー設計データから等価に変換された命令リストはビットデータに対する論理和と論理積から構成されるため、命令リストの１命令毎に一対一でデジタル回路に容易に変換できる。デジタル回路データＥの形式としては、後工程のＰＬＤの配置配線処理Ｆの入力形式に対応する必要があるが、汎用の形式として、ＥＤＩＦ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｉｎｔｅｒｃｈａｎｇｅ Ｆｏｒｍａｔ）が一般的である。
【００４７】次に、変換したデジタル回路データＥに情報入出力用付加回路を組み込む。具体的には、変換したデジタル回路データＥと予め用意された入出力回路のデータや保持回路のデータＧとを組み合わせ、ＰＬＤ処理用ツールにてＰＬＤ（プログラマブルロジックデバイス）の配置配線を組み込む配置配線処理Ｆを行い、ＰＬＤに書き込むデータ（ＰＬＤ書き込みデータ）Ｈを生成する。このＰＬＤ書き込みデータＨはＰＬＤ用ダウンロードデータである。ＰＬＤの配置配線処理Ｆには、ＰＬＤの種類に応じた市販されている処理ツールを使用することができる。
【００４８】続いて、ＰＬＤの配置配線処理で生成されたＰＬＤ書き込みデータＨを、ＰＬＤの種類に応じた書き込みツールを用いてＰＬＤに書き込み処理Ｉを行うと、ＰＬＤは書き込まれた回路に従い目的とする制御動作が行なわれる。
【００４９】図２に示す設計フローでは、制御システム設計者は、制御システムの回路図の設計ツールＪを使い、回路部品のデータとしてラダーシンボルデータ（ラダープログラムの構成部品データ）Ｋを用いて、ラダー図形式で制御システムを設計し、回路図データＬを作成する。
【００５０】次に、作成されたラダー図形式の回路図データＬを等価回路変換Ｍにより、ラダー論理対応データＮを参照して回路図データＬを等価なデジタル回路データＥに変換する。
【００５１】ラダー論理対応データＮには、ラダーシンボルデータＫと１対１に対応した、単純なデジタル回路の組み合わせで記述された回路が格納されている。
【００５２】上記等価回路変換Ｍにより、設計データ全体がデジタル回路の組み合わせに展開することができる。このような設計方式によれば、図１で示すような命令リスト（ＩＬ）への変換を介さずに、直接的に回路図データからデジタル回路データＥを作成することができる。
【００５３】次に、変換したデジタル回路データＥと、予め用意した入出力回路データ・保持回路データＧとを組み合わせて、ＰＬＤ（プログラマブルロジックデバイス）の配置配線処理Ｆを行い、ＰＬＤ書き込みデータＨを生成する。
【００５４】配置配線処理Ｆには、ＰＬＤの種類に応じた市販されている処理ツールが使用できる。続いて、生成されたＰＬＤ書き込みデータＨを、ＰＬＤの種類に応じた書き込みツールを使ってＰＬＤに書き込み処理Ｉを行うと、ＰＬＤは書き込まれた回路に従い動作するようになる。
【００５５】このように、本発明に係るビット演算制御装置においてはＰＬＤは、図１または図２の設計フローに示すように、事前に制御システムの回路が書き込まれ、制御演算を実行する時には、このＰＬＤの入力端子に制御する対象から入力データを加えることによりビット演算が実行され、このビット演算によるＰＬＤからの出力を制御対象に出力する。
【００５６】本発明のビット演算制御装置においては、事前にＰＬＤに制御システムのシステム回路が書き込まれ、ラダープログラムがＰＬＤ内部で並列的に演算実行され、ラダープログラムの中間データはＰＬＤの内部回路に保持されることにより、外部メモリへの参照が全く発生しない。そのため、ビット演算制御装置の制御演算速度は、回路上並列化された演算の中で、最大遅延時間となる回路の出力信号のみに依存し、この出力信号の遅れ時間内に全てのビット演算を完了させることができる。また、並列化の度合に応じて最大遅延時間を短くできるのでより高速処理が可能となる。
【００５７】本発明のビット演算制御装置においては、制御演算を実行する前に、ＰＬＤ書き込みデータ（現場でもユーザ回路の書き込みと書き換えが可能なデータ）ＨをＰＬＤ素子に書き込む手段と、制御演算を実行する時に入力データをＰＬＤに加える手段と、ＰＬＤからの出力を制御対象に出力する手段とを有する構成であればよい。
【００５８】例えば、ＰＬＤ書き込みデータＨをＰＬＤに書き込む手段（制御現場にてＰＬＤ素子に書き込む手段）をビット演算制御装置内に設けて、それ以外のラダープログラムからＰＬＤ書き込みデータＨへの変換までの一連の設計に要する手段を別個に設けることもできる。この一連の設計に要する手段あるいはその一部や大部分をビット演算制御装置内に設けるようにしてもよい。制御を行う現場などで動作を確認しながらラダープログラムを変更する場合などを考慮すると、上記一連の設計に要する手段あるいはその一部や大部分をビット演算制御装置内に設けることが好ましい。
【００５９】例えば、ＰＬＤ書き込みデータＨをＰＬＤに書き込む手段、制御演算を実行する時に入力データをＰＬＤに加える手段およびＰＬＤからの出力を制御対象に出力する手段とともに、制御演算の実行前に、ラダープログラムをコンパイルして変換した命令リストを命令リストと等価なデジタル回路データＨに変換する手段、デジタル回路データＥをＰＬＤ書き込みデータＨに変換する手段もビット演算制御装置内に設けるようにしてもよい。
【００６０】また、ＰＬＤ書き込みデータＨをＰＬＤに書き込む手段、制御演算を実行する時に入力データを該ＰＬＤに加える手段およびＰＬＤからの出力を制御対象に出力する手段とともに、制御演算の実行前に、ラダープログラムの構成部品を回路部品のシンボルとして用いて回路図を作成する手段、回路図のデータを事前に用意したラダー構成部品と等価なデジタル回路を用いてデジタル回路データに展開する手段およびデジタル回路データをＰＬＤ書き込みデータＨに変換する手段をビット演算制御装置内に設けるようにしてもよい。
【００６１】次に、図１または図２に示す設計フローに基づいて書き込みがなされたＰＬＤを用いるビット演算制御装置の第１実施例を図３に示す。
【００６２】図３は、本発明のビット演算制御装置の構成例を示すブロック図である。
【００６３】ビット演算制御装置１０は、演算本体であるＰＬＤ（プラズマブルロジックデバイス）あるいはＰＬＤ素子１１と制御された周期毎の演算を実現するための演算周期発生部１２から構成される。
【００６４】ＰＬＤ素子１１には、図１または図２に示された設計フローによるＰＬＤ設計データ（ＰＬＤ書き込みデータ）Ｈが書き込まれている。ビット演算制御装置１０は、制御対象１５と接続され、入力信号ａと出力信号ｂのやりとりが行なわれる。
【００６５】ＰＬＤ素子１１は、ラダー論理等価回路１６と入力回路１７と出力回路１８とデータ保持回路１９から構成されている。
【００６６】入力回路１７と出力回路１８とデータ保持回路１９は、フリップフロップデジタル素子のようなクロック信号を使ったデータ保持素子により、それらの回路動作が実現されている。
【００６７】制御対象１５からの入力信号ａは、演算周期発生部１２からのタイミング信号ｃにより、入力回路１７に取り込まれ保持される。外部に出力されない内部の状況および中間値などはデータ保持回路１９に、演算周期発生部１２からのタイミング信号Ｃにより取り込まれ保持される。
【００６８】ラダー論理等価回路１６は、入力回路１７の出力信号ｄとデータ保持回路１４の出力信号ｅを入力として、書き込まれたラダープログラムに等価な論理を処理し、内部の遅延時間経過後、出力回路１８およびデータ保持回路１９に出力信号ｆ，ｇとしてそれぞれ出力される。
【００６９】ビット演算制御装置１０の内部の遅延時間は、書き込まれたラダープログラム等価論理の複雑さにより左右され、その最大遅延は、ＰＬＤ（素子）１１の配置配線処理Ｆの段階で予測することができる。最大遅延は、制御された周期時間から入力回路１７の遅延時間と出力回路１８のフリップフロップのセットアップ時間を引いた時間より小さい時間でなければ正しく動作しない。
【００７０】出力回路１８では、入力回路１７と同様に、演算周期発生部１２からのタイミング信号ｃにより、ラダー論理等価回路１６の出力ｆが取り込まれ保持され、また出力信号ｂを制御対象１５に出力する。ＰＬＤ素子１１に高速ＰＬＤを用いることで、１ｍｓｅｃ以下の制御周期を得ることができる。ＰＬＤ素子１１は高性能ＣＰＵに較べ高価である。
【００７１】ビット演算制御装置１０は制御周期発生部１２からの一つのタイミング信号ｃでデータ保持機構であるデータ保持回路１９を動作させているため、出力回路１８からの出力信号ｂは、入力回路１７への１タイミング前の入力信号ａに基づいた信号となる。
【００７２】ビット演算制御装置１０においては、全演算の中で最大遅延となる出力信号の遅れ時間内に全ビット演算を完了させるため、図４および図５に示すように、ラダープログラムがＰＬＤ素子１１の内部で並列的に実行されることが好ましい。この並列的な実行としては、演算処理を分割して、一度に複数の処理を実行することができる、パイプライン化と呼ばれるような分割実行が挙げられる。分割された各演算処理ブロック１６ａ，１６ｂ，１６ｃは、図５に示すように必ずしも並列的に設ける必要はなく、図４に示すように各演算処理ブロック１６ａ，１６ｂを直列的に設けることもできる。
【００７３】図４および図５にビット演算制御装置の第２および第３実施例の機能ブロック図の例をそれぞれ示す。具体的には、ビット演算制御装置１０において、入力信号ａに状態を記憶する入力レジスタとしての入力回路１６と出力信号ｂに状態を記憶する出力レジスタとしての出力回路１８とを設けるとともに、（１）図４に示すように演算処理の中間信号に状態を記憶する中間レジスタとしてのデータ保持回路１９と、演算処理を分割して複数の演算処理ブロック１６ａ，１６ｂをラダー論理等価回路１６に設けて演算を実行させることにより、あるいは（２）図５に示すように、演算処理を分割して行なう複数の演算処理ブロック１６ａ，１６ｂ，１６ｃのラダー論理等価回路１６に設け、各演算処理ブロック１６ａ，１６ｂ，１６ｃの境界に状態を記憶する境界レジスタ２４ａ，２４ｂ，２４ｃを配置し、境界レジスタ２４ａ，２４ｂ，２４ｃに取り込むタイミングと境界レジスタ２４ａ，２４ｂ，２４ｃから出力するタイミングとを制御するブロック制御部２６を設けて演算を分割して実行させることにより行うことができる。
【００７４】図４に示された第２実施例のビット演算制御装置１０は、中間レジスタ２２を設けて演算処理を分割実行する例を示すＰＬＤ素子１１内部のブロック図である。
【００７５】図４に示すように、ＰＬＤ素子１１Ａは、入力信号に状態を記憶する入力レジスタとしての入力回路１７と、前段の演算処理ブロックであるラダー論理等価回路１６ａと、演算処理の中間信号に状態を記憶する中間レジスタとしての中間データ保持回路２２と、後段の演算処理ブロックであるラダー論理等価回路１６ｂと、出力信号に状態を記憶する出力レジスタとしての出力回路１８から構成されている。
【００７６】中間レジスタ２２の設置に当っては、ＰＬＤ素子１１Ａの演算本体で遅延時間の大きな信号についての中間信号に付加させるようにすることが好ましい。
【００７７】ラダー論理等価回路１６ａとラダー論理等価回路１６ｂは、図３に示されたラダー論理等価回路１６の処理を２分割させた演算処理ブロックを構成しており、個々の演算処理ブロック１６ａ，１６ｂで最大の遅延時間を低減させている。この低減により、演算周期発生部１２において、制御周期時間を高速化することができる。
【００７８】さらに、中間レジスタとしての中間データ保持回路２２の数を増やすことで、より多くの段数でラダー論理等価回路１６の分割が可能になる。ラダー論理等価回路１６の分割段数は、中間レジスタである中間データ保持回路２２の数プラス１個である。
【００７９】ラダー論理等価回路１６の処理を分割した場合、入力信号ａから出力信号ｂへの遅延時間は、［演算周期×（分割段数＋１）］となる。
【００８０】このように、ラダー論理等価回路１６の演算処理を分割して実行することにより、見かけ上の遅延時間を減らし、次々に入力信号ａを与えることが可能になり、演算のスループットを向上させることができる。
【００８１】図５は、本発明のビット演算制御装置１０の第３実施例において、例えば、境界レジスタ２４ａ，２４ｂ，２４ｃを設けて演算処理を並列的に分割実行する例を示すＰＬＤ素子１１Ｂ内部のブロック図である。
【００８２】図５に示すように、ＰＬＤ素子１１Ｂは、入力回路１７と、各演算処理ブロック１６ａ，１６ｂ，１６ｃの境界に状態を記憶する境界レジスタ２４ａ，２４ｂ，２４ｃと、演算処理ブロックとしてのラダー論理等価回路１６ａ，１６ｂ，１６ｃと、出力回路１８と、境界レジスタ２４ａ，２４ｂ，２４ｃに取り込むタイミングと境界レジスタ２４ａ，２４ｂ，２４ｃから出力するタイミングとを制御するタイミング制御部としてのブロック制御論理部２５から構成されている。
【００８３】境界レジスタ２４ａ，２４ｂ，２４ｃは、入力値ｄと帰還値ｈを、ブロック制御論理部２５からの境界制御信号ｉ１，ｉ２，ｉ３のタイミングで、境界レジスタ２４ａ，２４ｂ，２４ｃに取り込んだり、ラダー論理等価回路１６ａ，１６ｂ，１６ｃに伝搬する機能を持つ。
【００８４】入力回路１２は、図３の説明で述べた演算周期発生部１２からのタイミング信号ｃにより、入力信号ａを取り込んで保持し、境界レジスタ２４ａ，２４ｂ，２４ｃに出力する。出力回路１８も同様に、演算周期発生部１２からのタイミング信号ｃにより、ラダー論理等価回路１６ａ，１６ｂ，１６ｃからの出力信号ｆを取り込んで保持し、出力回路１８から出力信号ｂを制御対象１５に出力するようになっている。
【００８５】このビット演算制御装置１０で制御システムの設計に当っては、次の設計方法を採用できる。
【００８６】ＰＬＤＢでは、図１で述べたラダー設計データＡを処理タイミングまたは時系列順にブロックに分割しデジタル回路データＥを複数生成する。もしくは、予め処理順番毎に分けて設計した複数のラダー設計データＡからデジタル回路データＥを複数生成する。さらに、処理の順序を制御するブロック制御論理部２６をラダープログラム等により設計しデジタル回路データＥを生成する。それらのデジタル回路データＥを合わせて、ＰＬＤ書き込みデータＨに変換しＰＬＤ書き込み処理Ｉを行う。
【００８７】このような制御システムとすることにより、ブロック間の動作の関係が明確になり、プログラム設計が容易になる。
【００８８】また、本発明のビット演算制御装置１０においては、図６の第４実施例で示すように、演算部の動作検証や周辺出力回路の動作検証を行う手段２６を備えることが好ましい。
【００８９】例えば、ビット演算制御装置１０において、ＰＬＤ素子１１Ｃの入力部に信号切換部３０を介して実入力信号の代わりに任意の模擬入力信号ｊを入力する手段２８とＰＬＤ素子１１Ｃの出力部に実出力信号の代わりに任意の模擬出力信号ｌを出力する手段２９を有することにより、上記動作検証を行うことができる。動作検証手段２６はラダー論理等価回路１６の演算処理を検証するもので、模擬入力手段２８と模擬出力手段２９を備えている。
【００９０】図６に示されたビット演算制御装置１０は、動作検証手段３５を設けた例を示すＰＬＤ素子１１Ｃ内部のブロック図である。
【００９１】図６に示したように、ＰＬＤ素子１１Ｃは、入力回路１７と、入力信号切換部３０と、ラダー論理等価回路１６と、出力回路１８と、出力信号切換部３１とから構成される。
【００９２】入力信号切換部３０には、通常の入力信号ａ以外に模擬入力手段２８から模擬入力信号（模擬入力値）ｊが加わり、入力模擬選択信号ｋによって切り換えられる。
【００９３】出力信号切換部３１には、通常の出力信号ｂと模擬出力手段２９からの模擬出力信号（模擬出力値）ｌが加わり、出力模擬選択信号ｍによって切り換えられる。
【００９４】ラダー論理等価回路１６の演算処理動作を動作検証手段３５で検証する場合、任意の値を模擬入力値（模擬入力信号）ｌに加えることで、ラダー論理等価回路１６の制御動作を確認することができる。また、任意の値を模擬出力値ｍに加えることで、制御対象の動作を直接指示して確認することができる。
【００９５】このような模擬検証手段２６を設けることにより、ラダー論理等価回路１６の演算部の動作検証を容易に行うことができ、周辺出力回路１８の動作検証を容易に行うことができる。
【００９６】また、図７は、本発明のビット演算制御装置１０にマイクロプロセッサ３３を連携させた第５実施例を示すＰＬＤ素子１１Ｄ内部のブロック図である。図７に示されたビット演算制御装置１０は、マイクロプロセッサ（ＭＰＵ）３３を用いることで、任意のタイミングでの演算の開始と結果の出力を行なったり、動作検証などの目的で模擬的入出力の実行やマイクロプロセッサ３３による処理との連携処理なども行うことができる。
【００９７】例えば、図７のビット演算制御装置１０において、ＰＬＤ素子１１Ｄ内部にある入力信号ｄに状態を記憶する入力レジスタとしての入力回路１７と出力信号ｆに状態を記憶する出力レジスタとしての出力回路１８に対し、外部のマイクロプロセッサ３３から任意の値の設定と読み出しをする手段３４を有し、またはこの読出し設定手段３４に加えて、ＰＬＤ素子１１Ｄ内部の回路状態を一括して読み出す手段と、ビット演算動作中にこの回路内容を接続されたマイクロプロセッサ３３により読み出す手段と、読み出した回路内容を外部表示装置に転送して表示する手段とを有することにより、上記機能が実現される。
【００９８】図７に示すように、演算本体であるＰＬＤ素子１１Ｄとビット演算制御装置１０の全体を制御するマイクロプロセッサ３３とから構成される。
【００９９】ＰＬＤ素子１１Ｄには、前記設計フローによるＰＬＤ設計データ（ＰＬＤ書き込みデータ）Ｈが書き込まれている。マイクロプロセッサ３３は、入力装置３５と出力装置３６により、制御対象１５と接続されている。
【０１００】ＰＬＤ素子１１Ｄは、ラダー論理等価回路１６と、入力レジスタとしての入力回路１７と、出力レジスタとしての出力回路１８と、アドレスデコーダ回路３７と、バスバッファ３８ａ，３８ｂとから構成されている。
【０１０１】入力回路１７と出力回路１８は、バス信号ｎとアドレスデコーダ回路３７からの制御信号Ｏ１，Ｏ２；Ｐ１，Ｐ２により、マイクロプロセッサ３３から任意の値の設定と読み出しが可能であり、読出し設定手段３４をアドレスコーダ３７とマイクロプロセッサ３３から構成している。マイクロプロセッサ３３のソフトウエアにより任意のタイミングで、入力回路１７に値を設定してビット演算を開始することができる。
【０１０２】また、他のビット演算の途中であっても、読出し設定手段３４はマイクロプロセッサ（ＭＰＵ）３３のソフトウエアにより入力回路１２または出力回路１８に任意の値を設定して、模擬的に入出力信号を入出力する機能が実現できる。また、ＰＬＤ素子１１Ｄによるビット演算処理とマイクロプロセッサ３３によるソフトウエア処理との連携により、数値データの演算や転送といった応用演算命令を含んだ実行も可能になる。
【０１０３】このビット演算制御装置１０においては、ＰＬＤ素子１１Ｄ内部の入力レジスタ１７と出力レジスタ１８に対し外部のマイクロプロセッサ３３から読出し設定手段３４で任意の値の設定と読み出しを行なう場合、演算動作中にＰＬＤ素子１１Ｄ内部の回路状態を読み出して、読み出された回路状態を外部表示装置に表示するようにしてもよい。
【０１０４】例えば、読出し設定手段３４はスキャン回路のようなＰＬＤ素子１１Ｄ内部の回路状態を一括して読み出す手段と、ビット演算動作中にＰＬＤ素子１１Ｄの回路内容を接続されたマイクロプロセッサ３３により読み出す手段と、読み出したＰＬＤ素子１１Ｄ内部の回路内容をエンジニアリングツール等の外部表示装置に転送してリアルタイムに表示する手段とを備える。
【０１０５】ＰＬＤ素子１１Ｄ内部の回路状態を一括して読み出す手段は、例えば、設計回路のデータにスキャン回路（図示せず）を付加してＰＬＤ素子１１Ｄに書き込むことで得られる。図１に示したラダー設計データＡを作成する際に、ＰＬＤ素子１１Ｄの内部の回路状態を一括して読み出す機能を有するスキャン回路も加えて作成して、ＰＬＤ素子１１Ｄに書き込む。または、スキャン回路を、設計回路のデータとは別個に、ラダープログラム等により設計しデジタル回路データＥを生成して、スキャンと設計回路のデータのデジタル回路データＥを合わせて、ＰＬＤ書き込みデータＨに変換しＰＬＤに書き込み処理Ｌを行うようにしてもよい。
【０１０６】スキャン回路は、マイクロプロセッサ３３からのバス信号ｎと、アドレスデコーダ回路３７からの制御信号Ｏ１，Ｏ２；Ｐ１，Ｐ２により、マイクロプロセッサ３３から読み出しが可能である。マイクロプロセッサ３３のソフトウエアにより読み出した回路内容をエンジニアリングツール等の表示手段である外部表示装置に転送してリアルタイムに表示する。
【０１０７】これにより、制御動作に影響を与えずにリアルタイムにビット演算の詳細を監視することができる。
【０１０８】このビット演算制御装置１０において、ＰＬＤ素子１１Ｄに周期および動作開始エッジのような動作パラメータを設定するハードウエアタイマ手段を組み込むことができる。
【０１０９】このハードウエアタイマ手段は、例えば、図１に示したデジタル回路データＥの中にハードウエアタイマを組み込むことで実現される。
【０１１０】これにより、ディレイ、ワンショット、周期パルスおよび不感帯処理というような時間要素を有する演算処理を実現することができる。
【０１１１】また、このビット演算制御装置１０においては、時分割で異なる演算処理にも対応することができる。
【０１１２】例えば、ＰＬＤ素子１１Ｄに書き込まれた内容を動作中に変更することで、時分割で異なる演算処理を動作させることができる。これにより、小規模のＰＬＤ素子１１Ｄであっても大規模のビット演算が可能になる。
【０１１３】また、制御システムの特性により、立ち上げ時、内部初期化時および定常処理時で演算内容が異なる場合に、そのうちの少なくとも１以上の段階で回路の構成を変えて演算処理を動作させることができる。回路構成をその都度変えることによりＰＬＤ素子１１Ｄの規模を縮小することができる。
【０１１４】さらに、ビット演算制御装置１０は、図８の第６実施例に示すように、ＰＬＤ素子１１Ｆに内部書き込みデータの読み出しが不可能な保護機能を有するＰＬＤ素子１１Ｅを用いてもよい。
【０１１５】このようなＰＬＤ素子１１Ｅを使用することで、内部の制御論理や動作を見ることができず、制御処理の内容を第三者から参照されることを防ぐことができる。
【０１１６】このビット演算制御装置１０においては、ノイズ等による誤動作に対応できる手段を備えていることが好ましい。
【０１１７】例えば、ビット演算制御装置１０において、入力信号ａに状態を記憶する入力レジスタとしての入力回路１７ａ，１７ｂと出力信号ｂに状態を記憶する出力レジスタ１８ａ，１８ｂをそれぞれテスト演算用と実演算用との二種類を有し、テスト演算と実演算を交互に行う手段１２と、テスト演算用の出力レジスタ１８ａの値を期待値と比較する手段４０と、比較により不一致が確認された場合処理を停止する手段とを有する。また、ビット演算制御装置１０はラダー論理等価回路１６で演算処理された制御演算結果の出力信号ｆに状態を記憶する出力レジスタ１８ａ，１８ｂを２個有し、同一の制御演算を２回行い、その結果をそれぞれの結果出力レジスタに格納する手段と、２個の結果出力レジスタの値を比較してこれらの値の一致を確認する比較手段と、比較により不一致が確認された場合処理を停止させる処理停止手段４１を有することにより誤動作に対応することができる。
【０１１８】図８は、このビット演算制御装置１０において、テスト演算と実演算を交互に行う手段を設けた第７実施例を示すＰＬＤ素子１１Ｆ内部のブロック図である。
【０１１９】図８に示すように、ＰＬＤ素子１１Ｅは、入力信号ａに状態を記憶する実演算用の入力レジスタとしての入力回路１７ｂと、テスト用の入力レジスタとしての入力回路１７ａと、ラダー論理等価回路１６と、出力信号ｂに状態を記憶する実演算用の出力レジスタとしての出力回路１８ｂと、テスト用の出力レジスタとしての出力回路１８ａと、テスト演算用の出力レジスタの値を期待値と比較する手段としての比較回路４０から構成されている。
【０１２０】演算周期発生部１２（図１参照）からの制御（演算）周期信号ｃにより、入力回路１２ａおよび出力回路１３ｂと、入力回路１２ｂおよび出力回路１３ｂを選択的に動作させて、テスト演算と実演算とを交互に行わせる。演算周期発生部１２は、テスト演算と実演算を交互に行なう手段を構成している。
【０１２１】テスト演算用の入力信号ａ１が、演算周期信号ｃにより、入力回路１７ａに取り込まれて保持され、ラダー論理等価回路１６に出力されて、演算処理される。ラダー論理等価回路１６の出力は、演算周期信号ｃにより、出力回路１８ａに取り込まれて保持され、次いで、比較回路４０に出力される。比較回路４０では、出力回路１８ａの出力値が期待値と一致することを確認し、出力信号ｂ１を出力する。
【０１２２】このテスト演算が終了すると、実演算を実施する。
【０１２３】実演算では制御対象からの通常の入力信号ａは、演算周期信号ｃにより、入力回路１７ｂに取り込まれて保持される。上記入力信号ａは出力信号ｄとなってラダー論理等価回路１６に出力され、演算処理される。出力回路１８ｂは、演算周期信号ｃにより、ラダー論理等価回路１６の出力を取り込んで保持し、出力信号ｂを制御対象１５（図３参照）に出力するようになっている。
【０１２４】このような実演算が終了すると、上記のテスト演算を再び実施される。同様にして実演算とテスト演算とが交互に実施される。そして、比較回路４０で、出力回路１８ａの出力値が期待値と一致しないことを確認したとき、ＰＬＤ素子１１Ｆ、ひいてはラダー論理等価回路１６の回路故障として故障信号ｇを処理停止手段４１に出力して、処理動作を停止させる。
【０１２５】これにより、ビット演算制御装置１０の回路の故障等による誤動作を減らし、制御の信頼性を向上させることができる。
【０１２６】図９は、本発明のビット演算制御装置１０において、２回の同一制御演算結果値を比較する手段４４を設けた例を示すＰＬＤ素子１１Ｆ内部のブロック図である。
【０１２７】図９では、ビット演算制御装置１０のＰＬＤ素子１１Ｆは、入力回路１７と、ラダー論理等価回路１６と、制御演算結果の出力信号に状態を記憶する結果出力レジスタとしての結果保持回路４３ａ，４３ｂと、２個の結果出力レジスタの値を比較する手段としての比較回路６４と、比較回路からの結果出力信号に状態を記憶する出力レジスタとしての出力回路１８と、順序制御部４５とから構成される。
【０１２８】制御対象１５（図３参照）からの入力信号ａは、演算周期発生部１２からの演算周期信号ｃにより、入力回路１７に取り込まれて保持される。この入力信号ａは入力回路１７からの出力信号ｄとなって、ラダー論理等価回路１６に出力され、制御演算が行われる。
【０１２９】ラダー論理等価回路１６からの結果出力信号ｆは、順序制御部４５からの結果読み取り信号ｒ１，ｒ２により異なるタイミングで、結果保持回路４３ａ，４３ｂに取り込まれる。結果保持回路４３ａ，４３ｂに取り込まれた結果値は、正常時は全く同じ値になるが、電気的なノイズなどにより異なった結果となることもあり得る。結果保持回路４３ａ，４３ｂからの出力信号ｓ１，ｓ２を比較回路４４に入力して相互に比較され、出力信号ｓ１，ｓ２の値が一致することを確認し、その一致した出力値を出力回路１８に一旦保持して外部に出力する。不一致の場合は、ビット演算制御装置１０の回路の故障として故障信号ｔを処理停止手段４１に出力して、処理動作を停止させる。
【０１３０】一方、ＰＬＤ素子１１Ｆの順序制御部４５は、制御周期信号ｃの期間内に、結果取り込み信号ｒ１，ｒ２を出力する必要があるが、ラダー論理等価回路１６の遅延時間以降の制御周期の終わりまでの時間を均等割した時間毎に出力すると互いの保持信号が独立しノイズ除去効果が大きい。
【０１３１】これにより、ノイズ等による誤動作を回避することができる。
【０１３２】図１０はビット演算制御装置の第８実施例を示すもので、この実施例ではこのビット演算制御装置１０が、複数回の同一の制御演算の結果値の多数決を取る手段４８を設けた例を示すＰＬＤ１１Ｇ内部のブロック図であり、ビット演算制御装置１０は一時的に演算が異常になっても継続して制御できるようにしたものである。
【０１３３】図１０に示されたビット演算制御装置１０は、ラダー論理等価回路１６の制御演算結果の出力信号ｇに状態を記憶する結果出力レジスタとしての結果保持回路４７ａ，４７ｂ，４７ｃを３個以上の奇数個有し、同一の制御演算信号を結果出力レジスタ４７ａ，４７ｂ，４７ｃにそれぞれ入力させる手段としての順序制御回路４５と、制御演算結果をそれぞれの結果出力レジスタに格納する手段４８と、全結果出力レジスタの値から多数決を取る手段としての多数決回路４９とを有し、多数決の結果を外部に出力し、あるいは入力信号ａに状態を記憶する入力レジスタとしての入力回路１７と出力信号ｂに状態を記憶する出力レジスタとしての出力回路１８とを有する。
【０１３４】ビット演算制御装置１０は、制御演算を並列に行って結果値の多数決をとる手段４９を設けた例を示す。このビット演算制御装置１０はＰＬＤ素子１１Ｇの内部に、入力回路１７と、ラダー論理等価回路１６と、制御演算結果の出力信号ｇ１，ｇ２，ｇ３に状態を記憶する結果出力レジスタとしての結果保持回路４７ａ，４７ｂ，４７ｃと、全結果出力レジスタからの出力値ｖ１，ｖ２，ｖ３から多数決を取る手段としての多数決回路４８と、ラダー論理等価回路１６からの制御演算信号ｇを異なるタイミングで入力させる順序制御部４５とから構成されている。
【０１３５】ラダー論理等価回路１６からの結果出力信号ｇは、順序制御部４５からの結果取り込み信号ｕ１，ｕ２，ｕ３により異なるタイミングで、結果保持回路４７ａ，４７ｂ，４７ｃに取り込まれる。結果保持回路４７ａ，４７ｂ，４７ｃに取り込まれた結果値は、正常時はまったく同じ値になるが、電気的ノイズなどにより異なった結果となることがあり得る。
【０１３６】結果保持回路４７ａ，４７ｂ，４７ｃからの出力各ｖ１，ｖ２，ｖ３を多数決回路４８により多数決をとり、その結果を出力回路１８に保持して外部に出力する。順序制御部４５は、制御周期信号ｃの期間内に、結果取り込み信号ｕ１，ｕ２，ｕ３を出力する必要があるが、ラダー論理等価回路１６の遅延時間以降の制御周期の終わりまでの時間を均等割した時間毎に出力すると互いの保持信号が独立しノイズ除去効果が大きい。
【０１３７】このように、演算処理の結果値の多数決をとることにより、ノイズ等により一時的にＰＬＤ素子１１Ｈの演算が異常になっても継続して制御が可能になる。
【０１３８】図１１は、本発明に係るビット演算制御装置の第９実施例を示すもので、ＰＬＤ素子１１Ｈ内部のブロック図である。この実施例に示されたビット演算制御装置１０は、制御演算部であるラダー論理等価回路１６ａ，１６ｂ，１６ｃと、その制御演算結果の出力信号ｇ１，ｇ２，ｇ３に制御演算部であるラダー論理等投下回路１６ａ，１６ｂ，１６ｃとその制御演算の結果の出力状態を記憶する結果出力レジスタ４７ａ，４７ｂ，４７ｃとを一組として、３組以上の奇数組並列に備えて制御演算を並列に行う手段５０と、その結果をそれぞれの結果出力レジスタに格納する手段４５と、全結果出力レジスタ４７ａ，４７ｂ，４７ｃの値から多数決を取る手段４８とを有し、多数決の結果を外部に出力することにより、継続した制御を実現するようにしたものである。
【０１３９】図１１に示されたビット演算制御装置１０には、制御演算を並列に行って結果値の多数決をとる手段４９を設けた例を示すこのビット演算制御装置１０はＰＬＤ素子１１Ｈの内部に、入力回路１７と、ラダー論理等価回路１６ａ，１６ｂ，１６ｃと、制御演算結果の出力信号ｇ１，ｇ２，ｇ３に状態を記憶する結果出力レジスタとしての結果保持回路４７ａ，４７ｂ，４７ｃと、全結果出力レジスタからの出力値ｖ１，ｖ２，ｖ３から多数決を取る手段としての多数決回路４８と、結果保持回路４７ａ，４７ｂ，４７ｃにラダー論理等価回路１６ａ，１６ｂ，１６ｃからの制御演算信号ｇを異なるタイミングで入力させる順序制御部４５とから構成されている。
【０１４０】ラダー論理等価回路１６ａ，１６ｂ，１６ｃからの結果出力信号ｇ１，ｇ２，ｇ３は、順序制御部４５からの結果取り込み信号ｕ１，ｕ２，ｕ３により異なるタイミングで、結果保持回路４７ａ，４７ｂ，４７ｃに取り込まれる。
【０１４１】結果保持回路４７ａ，４７ｂ，４７ｃからの各出力ｖ１，ｖ２，ｖ３を多数決回路４８により多数決をとり、その結果を出力回路１８に保持して外部に出力する。順序制御部４５は、制御周期信号ｃの期間内に、結果取り込み信号ｕ１，ｕ２，ｕ３を出力する必要があるが、ラダー論理等価回路１６の遅延時間以降の制御周期の終わりまでの時間を均等割した時間毎に出力すると互いの保持信号が独立しノイズ除去効果が大きい。
【０１４２】ラダー論理等価回路１６ａ，１６ｂ，１６ｃには、それぞれ全く同一のビット演算論理となっていて、正常時は同一の値を出力するが、ラダー論理等回路１６ａ，１６ｂ，１６ｃの回路の部分的故障や電気的ノイズなどにより異なった結果となることがあり得る。ラダー論理等価回路１６ａ，１６ｂ，１６ｃからの出力ｇ１，ｇ２，ｇ３は結果保持回路４７ａ，４７ｂ，４７ｃに取り込まれ、その出力ｖ１，ｖ２，ｖ３を多数決回路４８に送ってここで多数決をとり、その結果を出力回路１８に保持して外部に出力する。
【０１４３】このように、ラダー論理等回路１６ａ，１６ｂ，１６ｃの演算処理の結果値の多数決をとることにより、特定の回路故障等により異なった結果になったとしても出力回路１８からは正常な値ｂが出力され、制御動作を継続することができる。
【０１４４】なお、本発明に係る本発明のビット演算制御装置１０においては、同一のビット演算制御装置内または外部装置に複数個のＰＬＤ（ＰＬＤ素子）を設けて、個々に異なる処理を行いつつ、データのやり取りをするなどの強調動作をさせることができる。
【０１４５】例えば、このビット演算制御装置において、同一の制御装置内または外部装置に複数個のＰＬＤを設け、ＰＬＤ間で通信する手段と、演算すべき入力データ、ＰＬＤの内部状態およびＰＬＤの制御演算部の構成データのうちの少なくとも１種をやり取りする手段を備える一方、（１）制御マスターとなるＰＬＤ素子が上記ＰＬＤ間通信手段により処理の空いているＰＬＤを探して演算すべき内容を指示する手段を有することにより、個々に異なる処理を行いつつ協調動作をすることが可能になる。ＰＬＤ間で通信する手段としては、ＰＬＤ内部に通信機能を持たせて、ＰＬＤ間に通信回線を有するようにしてもよく、無線通信で行ない得るようにしてもよい。
【０１４６】また、（１）の技術手段に代えて、（２）演算すべき入力データを全てのＰＬＤで共有したメモリ上に格納する手段と、各ＰＬＤ素子が自立的に共有したメモリ上から格納された入力データを取り出しビット演算する手段と、ＰＬＤ素子が内部の診断により故障と判断し停止する手段を設けるようにしてもよい。このようすると、入力データの割り当てをする制御のマスターとなるＰＬＤが不要となり、一部のＰＬＤが内部の診断により故障と判断した場合でも自動的に他のＰＬＤに処理が引き継がれる。
【０１４７】さらに、（１）の技術手段に代えて、（３）複数個のＰＬＤの制御演算部の構成データを全てのＰＬＤで共有したメモリ上に格納する手段と、各ＰＬＤが自立的に共有したメモリ上から格納されたＰＬＤの制御演算部の構成データを読込みビット演算する手段を有するようにしてもよい。ＰＬＤで共有したメモリは記録媒体であってもよい。また、（１）〜（３）の各技術手段複数個を組み合わせてもよい。
【０１４８】このような技術手段を組み合せることにより、ＰＬＤ演算部構成データの割り当てについても、入力データと同様にマスターＰＬＤが不要となり、一部のＰＬＤが故障しても自動的に他のＰＬＤに処理が引き継がれる。
【０１４９】上記のように、同一制御装置内または外部装置の複数個のＰＬＤが個々に異なる処理を行いつつ強調動作をすることにより、より効率的にまた制御の信頼性の向上した制御演算処理が可能となる。
【０１５０】本発明のプログラマブルロジックコントローラ（ＰＬＣ）は、上記ビット演算制御装置を備えることにより、高速演算処理が実現でき、また設計後の処理変更への対応も容易にできる。
【０１５１】
【発明の効果】本発明によれば、制御プログラムの変更が現地で可能な利便性を保ちながら、プログラムの変更修正が容易で高速演算を可能とするビット演算制御装置およびプログラマブルロジックコントローラを提供することができる。
【出願人】 【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】東京都港区芝浦一丁目１番１号
【出願日】 平成１３年８月２２日（２００１．８．２２）
【代理人】 【識別番号】１０００７８７６５
【弁理士】
【氏名又は名称】波多野 久 （外１名）
【公開番号】 特開２００３−６７０１０（Ｐ２００３−６７０１０Ａ）
【公開日】 平成１５年３月７日（２００３．３．７）
【出願番号】 特願２００１−２５１９８２（Ｐ２００１−２５１９８２）