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【発明の名称】 シリアルアクセス方式の半導体記憶装置
【発明者】 【氏名】遠藤 末男
【要約】 【課題】テスト時にプログラムデータを強制的にデータラッチ回路にセットすることにより高速書き込みができるシリアルアクセス方式の半導体記憶装置を提供する。

【解決手段】複数のメモリセルが行列状に配列されたメモリセルアレイ１４と、上記メモリセルアレイ１４への書き込みデータが転送され、転送された書き込みデータをメモリセルアレイ１４の各列に対応させて出力するシフトレジスタ１２と、上記シフトレジスタ１２から出力された書き込みデータを保持してメモリセルアレイ１４の各列に出力するデータラッチ回路１３とを備える。テスト時に、プログラムデータセット回路１５は、データラッチ回路１３を強制的にセット状態にするセット信号ＳＡ０,ＳＡ１をデータラッチ回路１３に出力することによって、シフトレジスタ１２を介さずにテストパターンをメモリセルアレイ１４に書き込みでき、テストパターンの転送時間を省ける。
【特許請求の範囲】
【請求項１】 複数のメモリセルが行列状に配列されたメモリセルアレイと、上記メモリセルアレイへの書き込みデータが転送され、転送された上記書き込みデータを上記メモリセルアレイの各列に対応させて出力するシフトレジスタと、上記シフトレジスタから出力された上記書き込みデータを保持して上記メモリセルアレイの各列に出力するデータラッチ回路とを備えたシリアルアクセス方式の半導体記憶装置において、テスト時に、上記データラッチ回路を強制的にセット状態にする制御信号を上記データラッチ回路に出力するプログラムデータセット回路を備えたことを特徴とするシリアルアクセス方式の半導体記憶装置。
【請求項２】 請求項１に記載のシリアルアクセス方式の半導体記憶装置において、上記メモリセルアレイの同一のワード線にコントロールゲートが接続された上記メモリセルにおいて互いに隣接するメモリセルの状態が異なるように、上記プログラムデータセット回路の上記制御信号により上記データラッチ回路をセット状態にすることを特徴とするシリアルアクセス方式の半導体記憶装置。
【請求項３】 請求項１に記載のシリアルアクセス方式の半導体記憶装置において、上記メモリセルアレイの列方向に互いに隣接するメモリセルの状態が異なるように、かつ、上記メモリセルアレイの行方向に互いに隣接するメモリセルの状態が異なるように、上記プログラムデータセット回路の上記制御信号により上記データラッチ回路をセット状態にすることを特徴とするシリアルアクセス方式の半導体記憶装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、複数のメモリセルを含むメモリセルアレイと書き込み動作時のデータを保持するデータラッチ回路とを備えたシリアルアクセス方式の半導体記憶装置に関する。
【０００２】
【従来の技術】従来、シリアルアクセス方式の半導体記憶装置としては、特開平１０−１９９２６６号公報に記載されたものがある。このシリアルアクセス方式の半導体記憶装置は、書き込み時および読み出し時にシフトレジスタでデータを転送して入力または出力を行う。
【０００３】図２は上記シリアルアクセス方式の半導体記憶装置としてのフラッシュメモリのメモリセルアレイとその周辺回路を示している。図２に示すように、メモリセルアレイ２４は、行列状に配置された複数のメモリセルを有している。上記メモリセルアレイ２４の行方向に、メモリセルＣＥＬＬ００,〜,ＣＥＬＬ０３,…のコントロールゲートをワード線ＷＬ０に接続し、メモリセルＣＥＬＬ１０,〜,ＣＥＬＬ１３,…のコントロールゲートをワード線ＷＬ１に接続し、以下同様に、各行のメモリセルのコントロールゲートをワード線に夫々接続している。一方、上記メモリセルアレイ２４の列方向に、メモリセルＣＥＬＬ００,ＣＥＬＬ１０,…のドレインをビット線ＢＬ０に接続し、次のメモリセルＣＥＬＬ０１,ＣＥＬＬ１１,…のドレインをビット線ＢＬ１に接続し、以下同様に、各列のメモリセルのドレインをビット線に夫々接続している。また、各メモリセルのソースをソース線ＳＬに共通接続している。
【０００４】そして、先のビット線ＢＬ０,ＢＬ１,ＢＬ３,…の一端を、データラッチ回路２３のＤタイプフリップフロップＬ０,Ｌ１,Ｌ２,Ｌ３,…の出力側に夫々接続し、データラッチ回路２３の入力側は、シフトレジスタ２２の各段のレジスタ部Ｓ０,Ｓ１,Ｓ２,Ｓ３,…の出力に接続している。
【０００５】上記構成のシリアルアクセス方式の半導体記憶装置の通常の書き込み動作は、入力バッファ回路２１から１ビットずつシリアル出力される書き込みデータをシフトレジスタ２２のレジスタ部Ｓ０,〜,Ｓ３,…に順次転送させてロードし、ロードされると所定のタイミングでシフトレジスタ２２のレジスタ部Ｓ０,〜,Ｓ３,…の出力から、データラッチ回路２３のＬ０,〜,Ｌ３,…に書き込みデータの取り込みを行う。ここでの書き込みデータは、“１”(Ｈｉｇｈレベル)であり、入力バッファ回路２１からシフトレジスタ２２に転送され、データラッチ回路２３にラッチされた書き込みデータによりメモリセルヘの書き込みを行う。
【０００６】上記メモリセルヘの書き込みは、ワード線ＷＬ０に正の高電圧(１０Ｖ)を印加すると共に、書き込みを行うメモリセルのドレインが接続されているビット線に、データラッチ回路２３から“１”を表す電源電圧(５Ｖ)を印加する。また、書き込みを行わないメモリセルのドレインが接続されているビット線に、データラッチ回路２３から“０”を表す接地電圧Ｖss(０Ｖ)を印加する。さらに、ソース線ＳＬに接地電圧Ｖss(０Ｖ)を印加することで、所望のメモリセルに書き込みが行われる(書き込みされたメモリセルの状態は“１”)。
【０００７】次に、この書き込み動作をワード線ＷＬ１で行い、以降順次ワード線を選択してこの書き込み動作を行う(非選択時のワード線には０Ｖを印加)。これにより、書き込みを行うメモリセルのフローティングゲートに電子が注入され、メモリセルのしきい値電圧が高くなり、書き込みが終了する。
【０００８】なお、メモリセルの消去は、ワード線Ｗｌ０,ＷＬ１,…に負の電圧(例えば−９Ｖ)を印加し、データラッチ回路２３の出力段をハイインピーダンスにして、メモリセルのドレインをオープンにすると共に、ソース線ＳＬを５Ｖにする。このメモリセルの消去は、全メモリセル一括かまたはブロック単位で行う。これにより、消去されたメモリセルのフローティングゲートから電子が引き出されることで、メモリセルのしきい値電圧が低くなり、消去が終了する(消去されたメモリセルの状態は“０”)。
【０００９】
【発明が解決しようとする課題】ところで、上記シリアルアクセス方式の半導体記憶装置としてのフラッシュメモリの製造後は、必ず良品選別検査を行う。この検査で使用するテストパターンの１つとして、互いに隣接するメモリセル(例えばＣＥＬＬ０,ＣＥＬＬ１)を交互に書き込み状態と消去状態の異なる状態にするものがある。このテストパターンにより、隣接するメモリセル間のリーク状態や配線の短絡等のテストを行う。
【００１０】上記メモリセルを交互に書き込み状態と消去状態にするには、データ“１”(書き込み)とデータ“０”(消去状態)をデータラッチ回路２３にラッチさせて、メモリセルに書き込みを行うことになる。
【００１１】つまり、テストの最初に、全てのメモリセルを消去状態にした後、入力バッファ回路２１から、“１０１０１０１０１０…”のテストパターン信号を出力するか、または、データを反転させた“０１０１０１０１０１…”のテストパターン信号を出力し、このテストパターン信号のシリアルデータをシフトレジスタ２２に転送させてロードさせた後、所定のタイミングでデータラッチ回路２３でラッチさせる。
【００１２】このようなテストパターンを入力する場合、シリアルデータとして入力バッファ回路２１から入力していたのでは、データを転送する時間が大きくなり、結果として、検査時間に費やす時間が長くなるという問題がある。このテスト時のテストパターンの書き込みに要する時間は、フラッシュメモリが大容量化したことで、無視できないものとなっている。
【００１３】そこで、この発明の目的は、テスト時にプログラムデータを強制的にデータラッチ回路にセットすることにより高速書き込みができるシリアルアクセス方式の半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため、この発明のシリアルアクセス方式の半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリセルアレイと、上記メモリセルアレイへの書き込みデータが転送され、転送された上記書き込みデータを上記メモリセルアレイの各列に対応させて出力するシフトレジスタと、上記シフトレジスタから出力された上記書き込みデータを保持して上記メモリセルアレイの各列に出力するデータラッチ回路とを備えたシリアルアクセス方式の半導体記憶装置において、テスト時に、上記データラッチ回路を強制的にセット状態にする制御信号を上記データラッチ回路に出力するプログラムデータセット回路を備えたことを特徴としている。
【００１５】上記構成のシリアルアクセス方式の半導体記憶装置によれば、テスト時に、上記プログラムデータセット回路からの制御信号により強制的にプログラムデータをデータラッチ回路にセットすることによって、シフトレジスタを介さずにテストパターンをメモリセルアレイに書き込むことができ、シフトレジスタによるテストパターンの転送時間を省くことができる。したがって、テスト時のテストパターンの転送時間を省くことができ、テストパターン書き込みに要する時間を著しく短縮できるから、テスト時に高速書き込み動作を行うことができ、テスト時間の短縮化ができる。
【００１６】また、一実施形態のシリアルアクセス方式の半導体記憶装置は、上記メモリセルアレイの同一のワード線にコントロールゲートが接続された上記メモリセルにおいて互いに隣接するメモリセルの状態が異なるように、上記プログラムデータセット回路の上記制御信号により上記データラッチ回路をセット状態にすることを特徴としている。
【００１７】上記実施形態のシリアルアクセス方式の半導体記憶装置によれば、上記プログラムデータセット回路の上記制御信号により上記データラッチ回路をセット状態にして、上記メモリセルアレイの同一のワード線にコントロールゲートが接続されたメモリセルにおいて互いに隣接するメモリセルの状態を異なる状態にする。そうすることによって、ビット線等の配線のショートや断線の有無、メモリセルのリーク電流やしきい値電圧などの検査を行うことができる。
【００１８】また、一実施形態のシリアルアクセス方式の半導体記憶装置は、上記メモリセルアレイの列方向に互いに隣接するメモリセルの状態が異なるように、かつ、上記メモリセルアレイの行方向に互いに隣接するメモリセルの状態が異なるように、上記プログラムデータセット回路の上記制御信号により上記データラッチ回路をセット状態にすることを特徴としている。
【００１９】上記実施形態のシリアルアクセス方式の半導体記憶装置によれば、上記プログラムデータセット回路の上記制御信号により上記データラッチ回路をセット状態にして、上記メモリセルアレイの列方向に互いに隣接するメモリセルの状態を異なる状態にし、さらに、メモリセルアレイの行方向に互いに隣接するメモリセルの状態を異なる状態にする。そうすることによって、隣接するビット線およびワード線等の配線のショートや断線の有無、メモリセルのリーク電流やしきい値電圧などの良否判定をより確実に行うことができる。
【００２０】
【発明の実施の形態】以下、この発明のシリアルアクセス方式の半導体記憶装置を図示の実施の形態により詳細に説明する。
【００２１】図１はこの発明の実施の一形態のシリアルアクセス方式の半導体記憶装置の回路図であり、１１は１ビットずつシリアル出力される書き込みデータを出力する入力バッファ回路、１２は上記入力バッファ回路１１から転送された書き込みデータをビット毎に出力するシフトレジスタ、１３は上記シフトレジスタ１２から出力された書き込みデータを保持するデータラッチ回路、１４は上記データラッチ回路１３に保持された書き込みデータが書き込まれるメモリセルアレイ、１５はプログラムデータセット回路である。
【００２２】このシリアルアクセス方式の半導体記憶装置の特徴は、テスト時のテストパターンを発生させるプログラムデータセット回路１５を備えたことと、テスト時にデータラッチ回路１２がプログラムデータセット回路１５からの制御信号に基づいて強制的にセット状態にできることである。
【００２３】上記シフトレジスタ１２は、直列に接続された複数のレジスタ部Ｓ１０,Ｓ１１,Ｓ１２,Ｓ１３,…で構成され、データラッチ回路１３は、複数のＤタイプフリップフロップ(以下、Ｄフリップフロップという)Ｌ１０,Ｌ１１,Ｌ１２,Ｌ１３,…で構成されている。上記シフトレジスタ１２のレジスタ部Ｓ１０,Ｓ１１,Ｓ１２,Ｓ１３,…の出力端子をＤフリップフロップＬ１０,Ｌ１１,Ｌ１２,Ｌ１３,…の入力端子Ｄに夫々接続し、そのＤフリップフロップＬ１０,Ｌ１１,Ｌ１２,Ｌ１３,…の出力である出力端子Ｑをビット線ＢＬ０,ＢＬ１,ＢＬ２,ＢＬ３,…に夫々接続している。
【００２４】また、図示されていないが、上記データラッチ回路１３のＤフリップフロップＬ１０,Ｌ１１,Ｌ１２,Ｌ１３,…のクロック端子は共通接続されており、所定のタイミングで立ち上がるクロック信号により、ＤフリップフロップＬ１０,Ｌ１１,Ｌ１２,Ｌ１３,…は、シフトレジスタ１２のレジスタ部Ｓ１０,Ｓ１１,Ｓ１２,Ｓ１３,…から夫々出力されたデータを取り込んでラッチする。
【００２５】そして、上記プログラムデータセット回路１５から出力される制御信号としてのセット信号ＳＡ０を、データラッチ回路１３のＤフリップフロップＬ１０,Ｌ１２,Ｌ１４,…,Ｌ２ｋ,…(ｋは正の整数)のセット端子Ｓに入力し、データラッチ回路１３のＤフリップフロップＬ１０,Ｌ１２,Ｌ１４,…,Ｌ２ｋ,…からメモリセルアレイ１４の偶数ビット線ＢＬ０,ＢＬ２,…に信号を夫々出力する。一方、上記プログラムデータセット回路１５から出力される制御信号としてのセット信号ＳＡ１を、データラッチ回路１３のＤフリップフロップＬ１１,Ｌ１３,…,Ｌ２ｋ＋１,…のセット端子Ｓに入力し、データラッチ回路１３のＤフリップフロップＬ１１,Ｌ１３,…,Ｌ２ｋ＋１,…からメモリセルアレイ１４の奇数ビット線ＢＬ１,ＢＬ３,…に信号を夫々出力する。
【００２６】なお、ここでのＤフリップフロップＬ１０,Ｌ１１,Ｌ１２,Ｌ１３,…のセット端子Ｓが“１”のときは、ＤフリップフロップＬ１０,Ｌ１１,Ｌ１２,Ｌ１３,…の出力端子Ｑは入力信号に関わらず、“１”を出力するものとする。
【００２７】上記プログラムデータセット回路１５には、このフラッシュメモリを選択または非選択するチップイネーブル信号／ＣＥ(Ｌｏｗレベル時に選択)と、テストパターンの出力を制御するチェッカーボードプログラム信号ＬＤＣＫＢ、この反転テストパターンの出力を制御するインバースチェッカーボードプログラム信号ＬＤＩＮＶおよびワード線アドレスの最下位ビット信号Ｘａｄｄ０が入力され、これら４本の信号によりプログラムデータセット回路１５を制御している。
【００２８】なお、最下位ビット信号Ｘａｄｄ０は、その値が“１”か“０”であるかにより、後述するチェッカープログラムモードやインバースチェッカープログラムモードのとき、偶数ビット線ＢＬ０,ＢＬ２,…を選択するか、または、奇数ビット線ＢＬ１,ＢＬ３,…を選択するかを制御する。
【００２９】上記４本の信号によるプログラムデータセット回路１５の動作をまとめたのが表１である。以下、この表１に基づいてプログラムデータセット回路１５の動作説明する。
【００３０】
【表１】

【００３１】上記表１に示すように、チップイネーブル信号／ＣＥが“０”になると、このフラッシュメモリは選択されると共に、プログラムデータセット回路１５は動作可能となる。
【００３２】後述のプログラムモードの開始時は、図示していないが、シフトレジスタ１２をリセットし、全段のレジスタ部Ｓ１０,Ｓ１１,Ｓ１２,Ｓ１３,…の出力を“０”とし、このデータを上記クロック信号の立ち上がりに同期してデータラッチ回路１３に取り込んでラッチする。したがって、データラッチ回路１３の全ての出力は“０”を出力している。
【００３３】この後、プログラムデータセット回路１５の動作には、チェッカーボードプログラム信号ＬＤＣＫＢ,インバースチェッカーボードプログラム信号ＬＤＩＮＶおよび最下位ビット信号Ｘａｄｄ０の入力条件に応じて、次の(１)〜(４)のモードがある。
【００３４】(１) ノンプログラムモードこのノンプログラムモードでは、チェッカーボードプログラム信号ＬＤＣＫＢおよびインバースチェッカーボードプログラム信号ＬＤＩＮＶを“０”とする。これにより、プログラムデータセット回路１５のセット信号ＳＡ０およびセット信号ＳＡ１は、最下位ビット信号Ｘａｄｄ０の値に関わらず、共に“０”を出力する。
【００３５】したがって、データラッチ回路１３の全ての出力は、“０”のまま変化しないため、全てのメモリセルには書き込みは行われず、全メモリセルは“０”のデータのままである。なお、チェッカーボードプログラム信号ＬＤＣＫＢおよびインバースチェッカーボードプログラム信号ＬＤＩＮＶが共に“０”、すなわち、データラッチ回路１３はセット状態ではないため、シフトレジスタ１２からの信号を、クロック信号の立ち上がりに同期して取り込み、ラッチできる状態である。したがって、通常の書き込み動作時にも、このノンプログラムモードで使用する。
【００３６】(２) チェッカープログラムモードこのチェッカープログラムモードでは、チェッカーボードプログラム信号ＬＤＣＫＢは“１”に、一方、インバースチェッカーボードプログラム信号ＬＤＩＮＶは“０”にする。
【００３７】そして、最下位ビット信号Ｘａｄｄ０が“０”のとき、セット信号ＳＡ０は“１”を、セット信号ＳＡ１は“０”を出力する。これにより、先の偶数ビット線ＢＬ０,ＢＬ２,…と接続されるデータラッチ回路１３のＤフリップフロップＬ２ｋは、全てセットされて出力は“１”となる。一方、先の奇数ビット線ＢＬ１,ＢＬ３,…と接続されるデータラッチ回路１３のＤフリップフロップＬ２ｋ＋１は、そのまま初期の状態を維持するため、それらの出力は“０”のままである。
【００３８】これにより、データラッチ回路１３のＤフリップフロップＬ２ｋの出力がドレインに接続されているメモリセルは、上記書き込み動作により、書き込みが行われる。一方、データラッチ回路１３のＤフリップフロップＬ２ｋ＋１の出力がドレインに接続されているメモリセルは、上記書き込み動作では、書き込みは行われず、消去状態を維持する。これにより、同一のワード線に接続されたメモリセルの互いに隣接するメモリセルは異なる状態に設定できる。
【００３９】すなわち、同一のワード線に接続されたメモリセルの状態は、０１０１０１０１…となる。
【００４０】次に、最下位ビット信号Ｘａｄｄ０が“１”のとき、セット信号ＳＡ０は“０”を、セット信号ＳＡ１は“１”を出力する。これにより、先の偶数ビット線ＢＬ０,ＢＬ２,…と接続されるデータラッチ回路１３のＤフリップフロップＬ２ｋは、そのまま初期の状態を維持するため、それらの出力は“０”のままである。一方、奇数ビット線ＢＬ１,ＢＬ３,…と接続されるデータラッチ回路１３のＤフリップフロップＬ２ｋ＋１は、全てセットされ、それらの出力は“１”となる。
【００４１】これにより、データラッチ回路１３のＤフリップフロップＬ２ｋの出力がドレインに接続されているメモリセルは、上記書き込み動作では、書き込みは行われず、消去状態を維持する。一方、データラッチ回路１３のＤフリップフロップＬ２ｋ＋１の出力がドレインに接続されているメモリセルは、上記書き込み動作で書き込みが行われる。これにより、同一のワード線に接続されたメモリセルの互いに隣接するメモリセルは、最下位ビット信号Ｘａｄｄ０が“０”のときとは逆の異なる状態に設定できる。
【００４２】すなわち、同一のワード線に接続されたメモリセルの状態は、１０１０１０１０…となる。以上が、チェッカープログラムモードでの動作である。
【００４３】(３) インバースチェッカープログラムモードこのインバースチェッカープログラムモードでは、チェッカーボードプログラム信号ＬＤＣＫＢは“０”に、一方、インバースチェッカーボードプログラム信号ＬＤＩＮＶは“１”にする。
【００４４】この場合、最下位ビット信号Ｘａｄｄ０、セット信号ＳＡ０、セット信号ＳＡ１の出力関係は、先に説明したチェッカープログラムモードと逆の関係となり、したがって、同一のワード線に接続されているメモリセルの書き込みおよび消去状態の関係も逆になるものである。
【００４５】(４) オールプログラムモードこのオールプログラムモードでは、チェッカーボードプログラム信号ＬＤＣＫＢおよびインバースチェッカーボードプログラム信号ＬＤＩＮＶを“１”とする。これにより、プログラムデータセット回路１５のセット信号ＳＡ０およびセット信号ＳＡ１は、最下位ビット信号Ｘａｄｄ０の値に関わらず、共に“１”を出力する。
【００４６】したがって、データラッチ回路１３の全てのＤフリップフロップＬ１０,Ｌ１１,Ｌ１２,Ｌ１３,…は、セット状態となるために“１”を出力する。よって、上記書き込み動作により、同一のワード線に接続されている全てのメモリセルは書き込みが行われ、全てのメモリセルの状態は“１”となる。
【００４７】例えば、上記(２)のチェッカープログラムモードで、各ワード線ＷＬ０,ＷＬ１,…のメモリセルヘの書き込みを続けて行うことで、奇数列のメモリセルと偶数列のメモリセルを異なる状態に設定できる。
【００４８】また、上記(２)のチェッカープログラムモードと上記(３)のインバースプログラムモードを隣接するワード線で交互に使用することで、あるメモリセルの状態と、その周囲４つのメモリセル(行方向に隣接する２つのメモリセルと列方向に隣接する２つのメモリセル)を異なる状態に設定できる。
【００４９】また、上記(２)のチェッカープログラムモードで書き込んだワード線ＷＬ１の前後のワード線ＷＬ０,ＷＬ２で、上記(４)のオールプログラムモードで書き込むことによって、ワード線ＷＬ１に接続されたメモリセルで、“０”状態のメモリセルの周囲４つのメモリセルの状態を“１”に設定できる。
【００５０】このように、上記(１)〜(４)のモードを使用することで、メモリセルの各配線のショートや断線の有無、メモリセルの“０”状態でのリーク電流、“１”状態のメモリセルのしきい値電圧が所定の値に設定できるか等の良品検査を行うことができる。したがって、テスト時にプログラムデータを強制的にデータラッチ回路１３にセットすることにより高速書き込みができるシリアルアクセス方式の半導体記憶装置を実現することができる。
【００５１】上記実施の形態では、シリアルアクセス方式の半導体記憶装置としてフラッシュメモリについて説明したが、シリアルアクセス方式の半導体記憶装置はフラッシュメモリに限らず、シフトレジスタとデータラッチ回路を備えたシリアルアクセス方式の半導体記憶装置にこの発明を適用できる。
【００５２】
【発明の効果】以上より明らかなように、この発明のシリアルアクセス方式の半導体記憶装置によれば、テスト時のテストパターンを発生させるプログラムデータセット回路と、通常動作時はシフトレジスタから出力のデータをラッチし、テスト時はプログラムデータセット回路からの出力信号に基づいて強制的にセット状態にできるデータラッチ回路を備えることで、テスト時のテストパターンの転送時間を省くことができ、テストパターン書き込みに要する時間を著しく短縮でき、トータルのテストを高速化できる。したがって、テスト時に高速書き込み動作を行うことができるシリアルアクセス方式の半導体記憶装置を提供することができる。
【００５３】さらに、装置内部にプログラムデータセット回路を備えることによって、上記プログラムデータセット回路の配線長を短くかつ配線容量も小さくなることから、データラッチ回路へのテストデータの設定を高速化できる。
【００５４】また、上記プログラムデータセット回路が複数種類のテストパターンを出力することによって、最小限必要のテストをいつでも容易に実施することができる。
【出願人】 【識別番号】０００００５０４９
【氏名又は名称】シャープ株式会社
【出願日】 平成１２年８月４日（２０００．８．４）
【代理人】 【識別番号】１０００６２１４４
【弁理士】
【氏名又は名称】青山 葆 （外１名）
【公開番号】 特開２００２−５６７００（Ｐ２００２−５６７００Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２３７２１２（Ｐ２０００−２３７２１２）