| 【発明の名称】 |
不揮発性半導体記憶装置 |
| 【発明者】 |
【氏名】小谷 秀人
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| 【要約】 |
【課題】書き換え可能な不揮発性半導体記憶装置において、各種ディスターブ評価・検査において意図した電圧が印加されているかの判断が困難である。また、消去ブロック数増加に伴いブロック消去機能評価・検査の検査時間の増加、および検査時におけるメモリセルへの書き換えストレスが増加してしまう。
【解決手段】制御ゲート３をメモリセルアレイ１と共通とし、ソース・ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセル２を設け、評価・検査時において複数ワード線の同時選択、および複数ビット線の同時選択、ソース線同時選択機能によって確実に意図した電圧が印加されていることを確認できる。 |
【特許請求の範囲】
【請求項１】半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、制御ゲートを上記メモリセルアレイと共通とし、ソース・ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けた不揮発性半導体記憶装置。
【請求項２】半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、ドレインを上記メモリセルアレイと共通とし、制御ゲート，ソースを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けた不揮発性半導体記憶装置。
【請求項３】半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、ソースを上記メモリセルアレイと共通とし、制御ゲート・ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けた不揮発性半導体記憶装置。
【請求項４】半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、ソースを上記メモリセルアレイと共通とし、制御ゲート，ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを、消去ブロック単位毎に設けた不揮発性半導体記憶装置。
【請求項５】半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイ（１）を記憶媒体とする不揮発性半導体記憶装置において、メモリセルアレイを消去ブロック毎にソースを選択して制御可能なトランジスタと、消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルと、消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルのソースを選択して制御可能なトランジスタと、上記マトリックス状に配置されたメモリセルを消去ブロック毎にソースを選択して制御可能なトランジスタと上記消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルのソースを選択して制御可能なトランジスタとを切り換えて制御が可能な制御回路とを備えた不揮発性半導体記憶装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、浮遊ゲート及び制御ゲートからなり、データの書き込みと消去とが可能な不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】図６〜図９はそれぞれ従来の不揮発性半導体記憶装置を示す。図６に示す従来の不揮発性半導体記憶装置は、次のように構成されている。
【０００３】１はメモリセルアレイで、半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルを、マトリックス状に配置して構成されている。５０〜５３はメモリセルアレイ１のワード線、５４〜５７は各ワード線５０〜５３を選択するワード線選択トランジスタ、５８は各ワード線選択トランジスタ５４〜５７を制御する制御回路、５９はワード線用電源線である。
【０００４】この不揮発性半導体記憶装置において、読み出し・書き込み・消去の各動作時に、選択されたメモリセルの制御ゲートを共通とする同一ワード線上の非選択セルの電圧ストレスによるゲートディスターブの特性（上記第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートの電荷量の変化）を評価・検査する際には、制御回路５８によってワード線選択トランジスタ５４〜５７をすべてオンさせることにより、ワード線用電源線５９の外部または内部発生電圧をワード線５０〜５３の全てに印加する。
【０００５】図７は複数ビット線を同時にまたは一括に選択し、外部または内部発生電圧を印加できる従来の不揮発性半導体記憶装置を示す。６０〜６３はメモリセルアレイ１のビット線、６４〜６７は各ビット線６０〜６３を選択するビット線選択トランジスタ、６８は各ビット線選択トランジスタ６４〜６７を制御する制御回路、６９はビット線用電源線である。
【０００６】読み出し・書き込み・消去の各動作時に、選択されたメモリセルのドレインを共通とする同一ビット線上の非選択セルの電圧ストレスによるドレインディスターブの特性（上記第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートの電荷量の変化）を評価・検査する際、制御回路６８によって、ビット線選択トランジスタ６４〜６７をすべてオンさせることにより、ビット線用電源線６９の外部または内部発生電圧をビット線６０〜６３の全てに印加するというものである。
【０００７】図８はソース線を同時に選択し、外部または内部発生電圧を印加できる従来の不揮発性半導体記憶装置を示す。メモリセルをマトリックス状に配置されたメモリセルアレイ、７０はソース電源線である。
【０００８】上記メモリセルを記憶媒体とする不揮発性半導体記憶装置において、読み出し・書き込みの各動作時に、選択されたメモリセルのソースを共通とする非選択セルの電圧ストレスによるソースディスターブの特性（上記第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートの電荷量の変化）を評価・検査する際、ソース電源線７０の外部または内部発生電圧をメモリセルアレイ１の全てのソースに印加するというものである。
【０００９】図９は消去機能検査方法を２つの消去ブロックからなる不揮発性半導体記憶装置を例に説明したものである。図９において１，８０は、電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置されたメモリセルアレイで、それぞれソースを共通とした消去ブロックで構成されている。８１，８２は各消去ブロックを選択する消去ブロック選択トランジスタ、８３は各消去ブロック選択トランジスタを制御する制御回路、８４はソース用電源線である。
【００１０】単消去ブロックから複数消去ブロックに渡り任意に同時消去する機能を全て保証する場合、まず制御回路８３によって消去ブロック選択トランジスタ８１をオンさせ消去ブロック選択トランジスタ８２をオフしメモリセルアレイ１のみを消去させる検査、次に制御回路８３によって消去ブロック選択トランジスタ８１をオフさせ消去ブロック選択トランジスタ８２をオンしメモリセルアレイ８０のみを消去させる検査、最後に制御回路８３によって消去ブロック選択トランジスタ８１，８２をともにオンさせてメモリセルアレイ１，８０を同時に消去させる検査の計３回にわたって消去機能検査するというものである。
【００１１】ソースを共通とした消去ブロック数が増えるほど、消去機能検査時の消去回数が増加することは言うまでもない。よって、消去ブロック数が多いほど検査時間が増加し、また検査時におけるメモリセルへの書き換えストレスが増加する。
【００１２】
【発明が解決しようとする課題】しかしながら、第１の課題として、従来の複数ワード線の同時選択、および複数ビット線の同時選択、ソース線同時選択の構成のみでは、もともとディスターブという本来メモリセルの第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートの電荷量の変化が無いことを評価・検査することが目的であるため、評価・検査時においてその機能が充分に機能し、意図した電圧が印加されているかを判断することが困難である。
【００１３】本発明は、上記第１の課題を解決するもので、評価・検査時において複数ワード線の同時選択、および複数ビット線の同時選択、ソース線同時選択機能によって確実に意図した電圧が印加されていることを確認できる不揮発性半導体記憶装置を提供することを目的とする。
【００１４】また、第２の課題として、従来の構成では、上記メモリセルを記憶媒体とする不揮発性半導体記憶装置において、メモリセルのソースを共通とする消去ブロックが複数ブロック存在し、かつ単ブロックから複数ブロックに渡り任意に同時消去するブロックを選択でき、さらにその消去機能を全て保証する場合、消去ブロック数が多いほど検査時間が増加し、また検査時におけるメモリセルへの書き換えストレスが増加してしまうという問題がある。
【００１５】本発明は、上記第１の課題を解決でき、さらに検査時において上記第２の課題を解決できる不揮発性半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の請求項１記載の不揮発性半導体記憶装置は、半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、制御ゲートを上記メモリセルアレイと共通とし、ソース・ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けことを特徴とする。
【００１７】この構成によると、ゲートディスターブ評価・検査開始時に上記モニター用のメモリセルを、まず消去状態にしておき、次にゲートディスターブ評価・検査の対象である複数メモリセルが複数ワード線の同時選択モードで電圧印加されている間、上記モニター用のメモリセルはソース・ドレインを各々書き込み動作状態となるよう電圧を設定することで、ゲートディスターブ評価・検査の対象である複数メモリセルが複数ワード線の同時選択モードで電圧印加されている間にモニター用のメモリセルは消去状態から書き込み状態へ変化し、ワード線の同時選択モードで電圧印加後モニター用のメモリセルの状態を確認することで、ゲートディスターブ評価・検査の対象である複数メモリセルが複数ワード線の同時選択モードで確実に電圧印加されていたか否かを判断することができる。
【００１８】本発明の請求項２記載の不揮発性半導体記憶装置は、半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、ドレインを上記メモリセルアレイと共通とし、制御ゲート，ソースを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けたことを特徴とする。
【００１９】この構成によると、ドレインディスターブ評価・検査開始時に上記モニター用のメモリセルを、まず消去状態にしておき、次にドレインディスターブ評価・検査の対象である複数メモリセルが複数ビット線の同時選択モードで電圧印加されている間、上記モニター用のメモリセルは制御ゲート・ソースを各々書き込み動作状態となるよう電圧を設定することで、ドレインディスターブ評価・検査の対象である複数メモリセルが複数ビット線の同時選択モードで電圧印加されている間にモニター用のメモリセルは消去状態から書き込み状態へ変化し、ビット線の同時選択モードで電圧印加後モニター用のメモリセルの状態を確認することで、ドレインディスターブ評価・検査の対象である複数メモリセルが複数ビット線の同時選択モードで確実に電圧印加されていたか否かを判断することができる。
【００２０】本発明の請求項３記載の不揮発性半導体記憶装置は、半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、ソースを上記メモリセルアレイと共通とし、制御ゲート・ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けたことを特徴とする。
【００２１】この構成によると、ソースディスターブ評価・検査開始時に上記モニター用のメモリセルを、まず書き込み状態にしておき、次にソースディスターブ評価・検査の対象である複数メモリセルがソース線同時選択モードで電圧印加されている間、上記モニター用のメモリセルは制御ゲート・ドレインを各々消去動作状態となるよう電圧を設定することで、ソースディスターブ評価・検査の対象である複数メモリセルがソース線同時選択モードで電圧印加されている間にモニター用のメモリセルは書き込み状態から消去状態へ変化し、ソース線同時選択モードで電圧印加後モニター用のメモリセルの状態を確認することで、ソースディスターブ評価・検査の対象である複数メモリセルがソース線同時選択モードで確実に電圧印加されていたか否かを判断することができる。
【００２２】本発明の請求項４記載の不揮発性半導体記憶装置は、半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、ソースを上記メモリセルアレイと共通とし、制御ゲート，ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを、消去ブロック単位毎に設けたことを特徴とする。
【００２３】この構成によると、メモリセルのソースを共通とする消去ブロックが複数ブロック存在し、かつ単ブロックから複数ブロックに渡り任意に同時消去するブロックを選択でき、さらにその消去機能を全て保証する場合、モニター用メモリセルの制御ゲート・ドレインの電圧を、実際の検査対象のメモリセルよりも短い時間で消去完了するよう設定しモニター用メモリセルの消去完了を確認することにより検査時間を短縮することが可能となる。
【００２４】本発明の請求項５記載の不揮発性半導体記憶装置は、半導体基板上に第１の絶縁膜を介してなる電荷を蓄積する浮遊ゲートと、上記浮遊ゲート上に第２の絶縁膜を介してなる制御ゲートと、上記浮遊ゲートの両側の前記基板上に形成されたソース・ドレイン領域を備えた電気的に書き込み・消去が可能なメモリセルをマトリックス状に配置したメモリセルアレイを記憶媒体とする不揮発性半導体記憶装置において、メモリセルアレイを消去ブロック毎にソースを選択して制御可能なトランジスタと、消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルと、消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルのソースを選択して制御可能なトランジスタと、上記マトリックス状に配置されたメモリセルを消去ブロック毎にソースを選択して制御可能なトランジスタと上記消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルのソースを選択して制御可能なトランジスタとを切り換えて制御が可能な制御回路とを設けたことを特徴とする。
【００２５】この構成によると、メモリセルのソースを共通とする消去ブロックが複数ブロック存在し、かつ単ブロックから複数ブロックに渡り任意に同時消去するブロックを選択でき、さらにその消去機能を全て保証する場合、上記マトリックス状に配置されたメモリセルを消去ブロック毎にソースを選択して制御可能なトランジスタと上記消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルのソースを選択して制御可能なトランジスタとを切り換えて制御が可能な制御回路により、モニター用のメモリセルのみを消去するよう設定し、かつモニター用メモリセルの制御ゲート・ドレインの電圧を、実際の検査対象のメモリセルよりも短い時間で消去完了するよう設定することによって、検査時間を短縮し、また検査時におけるメモリセルへの書き換えストレスを低減させることができる。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について、図面を参照しながら説明する。なお、従来例と同様のものには同一の符号を付けて説明する。
【００２７】（実施の形態１）図１は（実施の形態１）の不揮発性半導体記憶装置を示す。１はメモリセルがマトリックス状に配置されたメモリセルアレイで、メモリセルの構造は従来例と同様である。２はモニター用のメモリセルで、制御ゲート３を上記メモリセルアレイ１と共通とし、ソース４・ドレイン５を各々独立して制御できる電気的に書き込み・消去が可能なメモリセルである。５４〜５７は各ワード線５０〜５３を選択するワード線選択トランジスタ、５８は各ワード線選択トランジスタ５４〜５７を制御する制御回路、５９はワード線用電源線である。また、６４〜６７は各ビット線６０〜６３を選択するビット線選択トランジスタ、６８は各ビット線選択トランジスタ６４〜６７を制御する制御回路、６９はビット線用電源線、７０はソース電源線である。
【００２８】このように構成したため、メモリセルアレイ１のゲートディスターブ評価・検査開始時には、モニター用のメモリセル２を、まず消去状態にしておき、次にゲートディスターブ評価・検査の対象であるメモリセルアレイ１が複数ワード線の同時選択モードで電圧印加されている間、モニター用のメモリセル２はソース４・ドレイン５を各々書き込み動作状態となるよう電圧を設定することで、ゲートディスターブ評価・検査の対象であるメモリセルアレイ１が複数ワード線の同時選択モードで電圧印加されている間にモニター用のメモリセル２は消去状態から書き込み状態へ変化し、ワード線の同時選択モードで電圧印加後モニター用のメモリセル２の状態を確認することで、ゲートディスターブ評価・検査の対象であるメモリセルアレイ１が複数ワード線の同時選択モードで確実に電圧印加されていたか否かを判断することができる。
【００２９】（実施の形態２）図２は（実施の形態２）の不揮発性半導体記憶装置を示す。１はメモリセルがマトリックス状に配置されたメモリセルアレイで、メモリセルの構造は従来例と同様である。１２はモニター用のメモリセルで、ドレイン１３を上記メモリセルアレイ１と共通とし、制御ゲート１４，ソース１５を各々独立して制御できる電気的に書き込み・消去が可能なメモリセルである。５４〜５７は各ワード線５０〜５３を選択するワード線選択トランジスタ、５８は各ワード線選択トランジスタ５４〜５７を制御する制御回路、５９はワード線用電源線である。また、６４〜６７は各ビット線６０〜６３を選択するビット線選択トランジスタ、６８は各ビット線選択トランジスタ６４〜６７を制御する制御回路、６９はビット線用電源線、７０はソース電源線である。
【００３０】このように構成したため、メモリセルアレイ１のドレインディスターブ評価・検査開始時に上記モニター用のメモリセル１２を、まず消去状態にしておき、次にドレインディスターブ評価・検査の対象であるメモリセルアレイ１が複数ビット線の同時選択モードで電圧印加されている間、上記モニター用のメモリセル１２は制御ゲート１４・ソース１５を各々書き込み動作状態となるよう電圧を設定することで、ドレインディスターブ評価・検査の対象であるメモリセルアレイ１が複数ビット線の同時選択モードで電圧印加されている間にモニター用のメモリセル１２は消去状態から書き込み状態へ変化し、ビット線の同時選択モードで電圧印加後モニター用のメモリセル１２の状態を確認することで、ドレインディスターブ評価・検査の対象であるメモリセルアレイ１が複数ビット線の同時選択モードで確実に電圧印加されていたか否かを判断することができる。
【００３１】（実施の形態３）図３は（実施の形態３）の不揮発性半導体記憶装置を示す。１はメモリセルがマトリックス状に配置されたメモリセルアレイで、メモリセルの構造は従来例と同様である。２２はモニター用のメモリセルで、ソース２３を上記メモリセルアレイ１と共通とし、制御ゲート２４，ドレイン２５を各々独立して制御できる電気的に書き込み・消去が可能なメモリセルである。
【００３２】このように構成したため、メモリセルアレイ１のソースディスターブ評価・検査開始時に上記モニター用のメモリセル２２を、まず書き込み状態にしておき、次にソースディスターブ評価・検査の対象であるメモリセルアレイ１がソース線同時選択モードで電圧印加されている間、上記モニター用のメモリセル２２は制御ゲート２４・ドレイン２５を各々消去動作状態となるよう電圧を設定することで、ソースディスターブ評価・検査の対象であるメモリセルアレイ１がソース線同時選択モードで電圧印加されている間にモニター用のメモリセル２２は書き込み状態から消去状態へ変化し、ソース線同時選択モードで電圧印加後モニター用のメモリセル２２の状態を確認することで、ソースディスターブ評価・検査の対象であるメモリセルアレイ１がソース線同時選択モードで確実に電圧印加されていたか否かを判断することができる。
【００３３】（実施の形態４）図４は（実施の形態４）の不揮発性半導体記憶装置を示す。１，３１はメモリセルがマトリックス状に配置されたメモリセルアレイで、メモリセルの構造は従来例と同様である。３２，３３は共通ソースでブロック化されたメモリセルアレイ１，３１を選択して制御可能な選択トランジスタ、３４は選択トランジスタ３２，３３を切り換えて制御が可能な制御回路、３５，３６はモニター用のメモリセルで、それぞれソースを共通とするメモリセルアレイ１，３１とソースを共通とし制御ゲート・ドレインを各々独立して制御できる電気的に書き込み・消去が可能なメモリセルである。
【００３４】このように構成したため、メモリセルのソースを共通とする消去ブロックがメモリセルアレイ１，３１のように複数ブロック存在し、かつ単ブロックから複数ブロックにわたり任意に同時消去するブロックを選択でき、さらにその消去機能を全て保証する場合、モニター用メモリセル３５，３６の制御ゲート・ドレインの電圧を、実際の検査対象のメモリセルアレイ１，３１よりも短い時間で消去完了するよう設定しモニター用メモリセル３５，３６の消去完了を確認することにより検査時間を短縮することが可能となる。
【００３５】（実施の形態５）図５は（実施の形態５）の不揮発性半導体記憶装置を示す。１，３１はメモリセルがマトリックス状に配置されたメモリセルアレイで、メモリセルの構造は従来例と同様である。５４〜５７は各ワード線５０〜５３を選択するワード線選択トランジスタ、５８は各ワード線選択トランジスタ５４〜５７を制御する制御回路、５９はワード線用電源線である。また、６４〜６７は各ビット線６０〜６３を選択するビット線選択トランジスタ、６８は各ビット線選択トランジスタ６４〜６７を制御する制御回路、６９はビット線用電源線、７０はソース電源線である。
【００３６】４１，４２はメモリセルアレイ１，３１を消去ブロック毎にソースを選択して制御可能なトランジスタ、４３，４４はモニター用のメモリセルで、消去ブロック単位毎に配置された制御ゲート，ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセル、４５，４６は消去ブロック単位毎に配置された制御ゲート，ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセル４３，４４のソースを選択して制御可能なトランジスタ、４７，４８は制御回路で 、メモリセルアレイ１，３１と、モニター用のメモリセル４３，４４のソースを選択して制御可能なトランジスタ４５，４６とを切り換えて制御が可能である。
【００３７】このように構成したため、メモリセルのソースを共通とする消去ブロックがメモリセルアレイ１，３１のように複数ブロック存在し、かつ単ブロックから複数ブロックにわたり任意に同時消去するブロックを選択でき、さらにその消去機能を全て保証する場合、上記マトリックス状に配置されたメモリセルアレイ１，３１を消去ブロック毎にソースを選択して制御可能なトランジスタ４１，４２と、上記消去ブロック単位毎に配置されたモニター用のメモリセル４３，４４のソースを選択して制御可能なトランジスタ４５，４６とを切り換えて制御が可能な制御回路４７，４８により、モニター用のメモリセルのみを消去する（制御回路４７，４８により、選択トランジスタ４１，４２をオフ状態、選択トランジスタ４５，４６をオン状態にする）よう設定し、かつモニター用メモリセル４３，４４の制御ゲート・ドレインの電圧を、実際の検査対象のメモリセルよりも短い時間で消去完了するよう設定することによって、検査時間を短縮し、また検査時におけるメモリセルへの書き換えストレスを低減できる。
【００３８】
【発明の効果】請求項１記載の本発明の不揮発性半導体記憶装置は、制御ゲートをマトリックス状に配置されたメモリセルと共通とし、ソース・ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けることにより、ゲートディスターブ評価・検査の対象である複数メモリセルが複数ワード線の同時選択モードで確実に電圧印加されていたか否かを判断することが可能な優れた不揮発性半導体記憶装置を実現できる。
【００３９】請求項２記載の本発明の不揮発性半導体記憶装置は、ドレインをマトリックス状に配置されたメモリセルと共通とし、制御ゲート・ソースを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けることにより、ドレインディスターブ評価・検査の対象である複数メモリセルが複数ビット線の同時選択モードで確実に電圧印加されていたか否かを判断することが可能な優れた不揮発性半導体記憶装置を実現できる。
【００４０】請求項３記載の本発明の不揮発性半導体記憶装置は、ソースをマトリックス状に配置されたメモリセルと共通とし、制御ゲート・ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを設けることにより、ソースディスターブ評価・検査の対象である複数メモリセルがソース線同時選択モードで確実に電圧印加されていたか否かを判断することが可能な優れた不揮発性半導体記憶装置を実現できる。
【００４１】請求項４記載の本発明の不揮発性半導体記憶装置は、ソースをメモリセルアレイと共通とし、制御ゲート，ドレインを各々独立して制御できる電気的に書き込み・消去が可能なモニター用のメモリセルを、消去ブロック単位毎に設けたため、検査時間を短縮することが可能な優れた不揮発性半導体記憶装置を実現できる。
【００４２】請求項５記載の本発明の不揮発性半導体記憶装置は、メモリセルアレイを消去ブロック毎にソースを選択して制御可能なトランジスタと、消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルと、消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルのソースを選択して制御可能なトランジスタと、マトリックス状に配置されたメモリセルを消去ブロック毎にソースを選択して制御可能なトランジスタと上記消去ブロック単位毎に配置された制御ゲート・ドレインを独立して制御可能な電気的に書き込み・消去が可能なモニター用のメモリセルのソースを選択して制御可能なトランジスタとを切り換えて制御が可能な制御回路とを設けたため、検査時間を短縮し、かつ検査時におけるメモリセルへの書き換えストレスを低減させることが可能な優れた不揮発性半導体記憶装置を実現できる。
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| 【出願人】 |
【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
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| 【出願日】 |
平成１２年８月１１日（２０００．８．１１） |
| 【代理人】 |
【識別番号】１０００６８０８７
【弁理士】
【氏名又は名称】森本 義弘
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| 【公開番号】 |
特開２００２−５６６９９（Ｐ２００２−５６６９９Ａ） |
| 【公開日】 |
平成１４年２月２２日（２００２．２．２２） |
| 【出願番号】 |
特願２０００−２４３５０４（Ｐ２０００−２４３５０４） |
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