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【発明の名称】 半導体記憶装置
【発明者】 【氏名】細田 昌宏
【要約】 【課題】テスト装置のテストピンが半導体記憶装置のアドレスピンまたはデータピンよりも少ない場合にも品質を保持したテストが可能な半導体記憶装置を提供する。

【解決手段】半導体記憶装置は、内部回路２０を備える。内部回路２０はコマンドユーザインタフェース２１と、論理回路２２と、パッド２３とを含む。コマンドユーザインタフェース２１は、外部からの固定コマンドに基づいて、ＨレベルまたはＬレベルの信号Ａ，Ｂを出力する。論理回路２２は、Ｈレベルの信号ＡおよびＬレベルの信号Ｂが入力されると、パッド２３からの信号に無関係にＨレベルの固定論理信号ＫＣＡを出力し、Ｌレベルの信号ＡおよびＨレベルの信号Ｂが入力されると、パッド２３からの信号に無関係にＬレベルの固定論理信号ＫＣＡを出力する。
【特許請求の範囲】
【請求項１】 ｎ（ｎは自然数）個のアドレス信号を入力するためのｎ個の入出力端子と、アドレス信号を第１または第２の論理に固定するための固定コマンドを入力するコマンド端子と、複数のメモリセルと、前記複数のメモリセルに対応して設けられた複数のビット線と、前記複数のメモリセルに対応して設けられた複数のワード線と、テストモードへのエントリに伴い、前記ｎ個の入出力端子のうち、ｍ（ｍはｎ−ｍ≧１を満たす自然数）個の入出力端子を介してｍ個のアドレス信号を入力し、前記固定コマンドに基づいてｎ−ｍ個のアドレス信号の各々を第１の論理に固定したｎ−ｍ個の第１の論理信号または前記ｎ−ｍ個のアドレス信号の各々を第２の論理に固定したｎ−ｍ個の第２の論理信号を生成し、前記ｍ個のアドレス信号と前記ｎ−ｍ個の第１または第２の論理信号とから成るｎ個の内部アドレス信号を出力する内部回路と、前記ｎ個の内部アドレス信号に基づいて、前記複数のビット線の各々または前記複数のワード線の各々を活性化するためのアドレス信号をデコードする行／列デコーダとを備える半導体記憶装置。
【請求項２】 前記内部回路は、前記固定コマンドに基づいて前記ｎ個のアドレス信号のうちのｎ−ｍ個の上位アドレス信号に対して前記ｎ−ｍ個の第１または第２の論理信号を生成する、請求項１に記載の半導体記憶装置。
【請求項３】 前記内部回路は、前記固定コマンドに基づいて、ｎ−ｍ対の第３および第４の論理信号を生成するインタフェース回路と、１対の第３および第４の論理信号を入力し、前記第３の論理信号が第１の論理であり、かつ、前記第４の論理信号が第２の論理であるとき前記第１の論理信号を生成し、前記第３の論理信号が第２の論理であり、かつ、前記第４の論理信号が第１の論理であるとき前記第２の論理信号を生成するｎ−ｍ個の論理回路とを含む、請求項１に記載の半導体記憶装置。
【請求項４】 前記ｎ−ｍ個の論理回路の各々は、前記ｎ−ｍ個のアドレス信号のいずれか１つのアドレス信号を入力するためのパッドを含み、前記第３および第４の論理信号が第２の論理であり、かつ、前記パッドを介して前記１つのアドレス信号が入力されると、前記１つのアドレス信号をそのまま出力する、請求項３に記載の半導体記憶装置。
【請求項５】 第１の語構成または前記第１の語構成と異なる第２の語構成によって動作する半導体記憶装置であって、固定コマンドを入力するための入出力端子と、複数のメモリセルと、前記固定コマンドに基づいて、語構成を前記第１の語構成に切換えるための第１の語構成切換信号と、語構成を前記第２の語構成に切換えるための第２の語構成切換信号とを生成する語構成切換信号生成回路と、前記第１または第２の語構成切換信号に基づいて、語構成を前記第１または第２の語構成に切換えてデータを前記複数のメモリセルに入出力する入出力回路とを備える半導体記憶装置。
【請求項６】 前記語構成切換信号生成回路は、前記固定コマンドに基づいて第１および第２の論理信号を生成するインタフェース回路と、前記第１の論理信号が第１の論理であり、かつ、前記第２の論理信号が第２の論理であるとき前記第１の語構成切換信号を生成し、前記第１の論理信号が第２の論理であり、かつ、前記第２の論理信号が第１の論理であるとき前記第２の語構成切換信号を生成する論理回路とを含む、請求項５に記載の半導体記憶装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置に関し、特に、テスト装置のテストピンが半導体記憶装置のアドレスピンまたはデータピンよりも少ない場合にも品質を保持したテストが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置のテストを行なう場合、半導体記憶装置をテスト装置に接続してデータの書込み、およびデータの読出しを行なう。そして、読出したデータが書込みデータと一致するか否かによって半導体記憶装置の不良、良を判定する。
【０００３】このテスト時におけるデータの書込み、およびデータの読出しにおいても、通常使用時と同様にアドレス信号が外部から半導体記憶装置へ入力され、アドレス信号によって選択的に活性化するワード線とビット線対とが指定される。そして、活性化されたワード線とビット線対とに接続されたメモリセルにデータの書込み、および読出しが行なわれる。
【０００４】したがって、従来の半導体記憶装置においては、アドレスピンの数をテスト装置からのテストピンの数に一致させてテストが行なわれていた。
【０００５】
【発明が解決しようとする課題】しかし、半導体記憶装置は、高容量化とともにピン数は増加する傾向にある。たとえば、総ピン数が４８ピン、そのうちアドレスピンが２０ピンの半導体記憶装置の次に、総ピン数が５２ピン、そのうちアドレスピンが２１ピンの半導体記憶装置が開発されている。したがって、テスト装置は、半導体記憶装置のアドレスピンと接続するテストピンを２０ピンしか持っておらず、新たに開発された２１ピンのアドレスピンを有する半導体記憶装置をテスト装置に装着してもアドレス信号を半導体記憶装置に入力することができず、装着された半導体記憶装置のテストを行なうことができないという問題があった。
【０００６】また、この問題は、アドレスピンだけではなく、データの入出力を行なうためのデータピンについても、同様に生じる問題である。
【０００７】そこで、本発明は、かかる問題を解決するためになされたものであり、その目的は、テスト装置のテストピンが半導体記憶装置のアドレスピンまたはデータピンよりも少ない場合にも品質を保持したテストが可能な半導体記憶装置を提供することである。
【０００８】
【課題を解決するための手段】この発明による半導体記憶装置は、ｎ（ｎは自然数）個のアドレス信号を入力するためのｎ個の入出力端子と、アドレス信号を第１または第２の論理に固定するための固定コマンドを入力するコマンド端子と、複数のメモリセルと、複数のメモリセルに対応して設けられた複数のビット線と、複数のメモリセルに対応して設けられた複数のワード線と、テストモードへのエントリに伴い、ｎ個の入出力端子のうち、ｍ（ｍはｎ−ｍ≧１を満たす自然数）個の入出力端子を介してｍ個のアドレス信号を入力し、固定コマンドに基づいてｎ−ｍ個のアドレス信号の各々を第１の論理に固定したｎ−ｍ個の第１の論理信号またはｎ−ｍ個のアドレス信号の各々を第２の論理に固定したｎ−ｍ個の第２の論理信号を生成し、ｍ個のアドレス信号とｎ−ｍ個の第１または第２の論理信号とから成るｎ個の内部アドレス信号を出力する内部回路と、ｎ個の内部アドレス信号に基づいて、複数のビット線の各々または複数のワード線の各々を活性化するためのアドレス信号をデコードする行／列デコーダとを備える。
【０００９】この発明による半導体記憶装置は、テストモードへの移行に伴い固定コマンドが入力されるとともに、通常使用時よりも少ない数のアドレス信号が入力される。そうすると、内部回路は、入力されなかったアドレス信号を第１の論理に固定する第１の論理信号または第２の論理に固定する第２の論理信号を生成し、入力されたアドレス信号とともに行／列デコーダへ出力する。つまり、内部回路は、入力されなかったアドレス信号の代わりに第１または第２の論理に固定された第１または第２の論理信号を生成することによって入力されなかったアドレス信号を実質的に生成して行／列デコーダへ出力する。そして、行／列デコーダは、入力されたアドレス信号と第１または第２の論理信号とに基づいて、複数のメモリセルにデータを入出力するためのワード線またはビット線を選択する行アドレスまたは列アドレスをデコードする。
【００１０】したがって、この発明によれば、通常使用時よりも少ないアドレス信号をテスト時に入力して全てのメモリセルについてテストを行なうことができる。その結果、テスト装置の入出力線が半導体記憶装置のアドレスピンよりも少なくなっても、全てのメモリセルについてデータの入出力テストを行なうことができる。
【００１１】好ましくは、半導体記憶装置の内部回路は、固定コマンドに基づいてｎ個のアドレス信号のうちのｎ−ｍ個の上位アドレス信号に対してｎ−ｍ個の第１または第２の論理信号を生成する。
【００１２】半導体記憶装置は、ｎ個のアドレス信号のうち、下位のアドレス信号であるｍ個のアドレス信号が入力される。そして、内部回路は、入力されなかったｎ−ｍ個の上位のアドレス信号に対して第１または第２の論理信号を生成し、実質的に通常使用時と同じ個数のアドレス信号を行／列デコーダへ出力してテストが行なわれる。
【００１３】したがって、この発明によれば、半導体記憶装置の高容量化に伴って新たにアドレスピンが増加しても、従来のアドレスピンと同じ個数のアドレスピンを用いて半導体記憶装置のテストを行なうことができる。
【００１４】好ましくは、半導体記憶装置の内部回路は、固定コマンドに基づいて、ｎ−ｍ対の第３および第４の論理信号を生成するインタフェース回路と、１対の第３および第４の論理信号を入力し、第３の論理信号が第１の論理であり、かつ、前記第４の論理信号が第２の論理であるとき第１の論理信号を生成し、第３の論理信号が第２の論理であり、かつ、第４の論理信号が第１の論理であるとき第２の論理信号を生成するｎ−ｍ個の論理回路とを含む。
【００１５】インタフェース回路は、固定コマンドが入力されると、第３および第４の論理信号を１対の論理信号として生成する。そして、論理回路は、第３および第４の論理信号のいずれか一方が第１の論理であるとき第１または第２の論理信号を生成する。
【００１６】したがって、この発明によれば、固定コマンドを入力することによって入力されなかったアドレス信号を実質的に生成できる。
【００１７】好ましくは、内部回路のｎ−ｍ個の論理回路の各々は、ｎ−ｍ個のアドレス信号のいずれか１つのアドレス信号を入力するためのパッドを含み、第３および第４の論理信号が第２の論理であり、かつ、パッドを介して１つのアドレス信号が入力されると、１つのアドレス信号をそのまま出力する。
【００１８】テスト装置の入出力線が増加してテスト装置から入力されるアドレス信号が増加すると、内部回路は、アドレス信号を第１または第２の論理に固定する第１または第２の論理信号を生成せずに、新たに入力可能になったアドレス信号をそのまま出力する。
【００１９】したがって、この発明によれば、入出力線の数が異なる複数のテスト装置によって同じ品質のテストを行なうことができる。
【００２０】また、この発明による半導体記憶装置は、第１の語構成または第１の語構成と異なる第２の語構成によって動作する半導体記憶装置であって、固定コマンドを入力するための入出力端子と、複数のメモリセルと、固定コマンドに基づいて、語構成を第１の語構成に切換えるための第１の語構成切換信号と、語構成を第２の語構成に切換えるための第２の語構成切換信号とを生成する語構成切換信号生成回路と、第１または第２の語構成切換信号に基づいて、語構成を第１または第２の語構成に切換えてデータを複数のメモリセルに入出力する入出力回路とを備える。
【００２１】この発明による半導体記憶装置は、固定コマンドが入力されると、語構成切換信号生成回路は、第１の語構成に切換えるための第１の語構成切換信号または第２の語構成に切換えるための第２の語構成切換信号を生成する。つまり、外部から語構成を切換えるためのコマンドを入力せずに、半導体記憶装置の内部において語構成を切換えるための第１および第２の語構成切換信号が生成される。そして、入出力回路は、生成された第１または第２の語構成切換信号に基づいて語構成を切換えて複数のメモリセルにデータを入出力する。
【００２２】したがって、この発明によれば、語構成を切換えるためのコマンド用の入出力端子を設けずに半導体記憶装置の語構成を切換えることができる。また、テストモード時に語構成を少なくする固定コマンドを半導体記憶装置へ入力することによって通常使用時よりも少ない入出力端子によってテストを行なうことができる。
【００２３】好ましくは、半導体記憶装置の語構成切換信号生成回路は、固定コマンドに基づいて第１および第２の論理信号を生成するインタフェース回路と、第１の論理信号が第１の論理であり、かつ、第２の論理信号が第２の論理であるとき第１の語構成切換信号を生成し、第１の論理信号が第２の論理であり、かつ、第２の論理信号が第１の論理であるとき第２の語構成切換信号を生成する論理回路とを含む。
【００２４】インタフェース回路は、固定コマンドが入力されると、第１および第２の論理信号を生成する。そして、論理回路は、第１および第２の論理信号のいずれか一方が第１の論理であるとき第１または第２の語構成切換信号を生成する。
【００２５】したがって、この発明によれば、固定コマンドを入力することによって語構成を切換えるための語構成切換信号を半導体記憶装置の内部で生成できる。その結果、語構成を切換えるためのコマンド用の入出力端子を設けずに半導体記憶装置の語構成を切換えることができる。
【００２６】
【発明の実施の形態】本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２７】［実施の形態１］図１を参照して、この発明の実施の形態１による半導体記憶装置１００は、入出力インタフェース回路１０と、内部回路２０と、行デコーダ３０と、ワード線ドライバ４０と、入出力回路５０と、ライトドライバ５０と、プリアンプ６０と、列デコーダ７０と、入出力Ｉ／Ｏ８０と、センスアンプ９０と、メモリセルアレイ１１０とを備える。ライトドライバ５０、プリアンプ６０、および入出力Ｉ／Ｏ８０は、入出力線Ｉ／Ｏによって接続されている。
【００２８】入出力インタフェース回路１０は、アドレス信号、データ、およびコマンド信号等を入出力端子を介して入力し、内部回路２０、およびライトドライバ５０へ出力するとともに、プリアンプ６０からのデータを入出力端子へ出力する。
【００２９】内部回路２０は、通常動作時、入出力インタフェース回路１０を介して入力されたアドレス信号Ａ０〜Ａｎ−１を行デコーダ３０、および列デコーダ７０へ出力する。また、内部回路２０は、テストモード時、入出力インタフェース回路１０を介して固定コマンドＫＣ、および通常動作時よりも少ないアドレス信号Ａ０〜Ａｍ−１（ｍ＜ｎ）が入力されると、後述する方法によって、入力されなかったアドレス信号Ａｍ〜Ａｎ−１の論理をいずれか一方に固定したｎ−ｍ個の固定論理信号ＫＣＡを生成し、その生成した固定論理信号ＫＣＡとアドレス信号Ａ０〜Ａｍ−１とから成る内部アドレス信号ＩＮＡＤを行デコーダ３０および列デコーダ７０へ出力する。
【００３０】行デコーダ３０は、内部回路２０からの内部アドレス信号ＩＮＡＤをデコードし、そのデコードした行アドレスをワード線ドライバ４０へ出力する。ワード線ドライバ４０は、行デコーダ３０からの行アドレスに対応するワード線Ｗ１〜Ｗｎを活性化する。
【００３１】ライトドライバ５０は、メモリセルへのデータの書込み時、入出力インタフェース回路１０からのデータを、入出力Ｉ／Ｏ８０によって入出力線Ｉ／Ｏと接続されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍへ書込む。
【００３２】プリアンプ６０は、メモリセルからのデータの読出し時、入出力Ｉ／Ｏ８０によって入出力線Ｉ／Ｏと接続されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに出力され、センスアンプ９０によって増幅されたデータをさらに増幅して入出力インタフェース回路１０へ出力する。
【００３３】列デコーダ７０は、内部回路２０からの内部アドレス信号ＩＮＡＤをデコードし、そのデコードした列アドレスを入出力Ｉ／Ｏ８０へ出力する。入出力Ｉ／Ｏ８０は、列デコーダ７０からの列アドレスによって選択されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍと入出力線Ｉ／Ｏとを接続する。
【００３４】センスアンプ９０は、メモリセルからのデータの読出し時、選択されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに出力されたデータを増幅する。メモリセルアレイ１１０は、複数のメモリセル１１１と、複数のワード線Ｗ１〜Ｗｎと、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとから成る。
【００３５】Ｌ（論理ロー）レベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳ、Ｌレベルのライトイネーブル信号／ＷＥ、および特定パターンのアドレス信号が入力されると、半導体記憶装置１００はテストモードへ移行される。本発明においては、半導体記憶装置１００のテストを行なう場合、通常使用時に入力されるアドレス信号Ａ０〜Ａｎ−１よりも少ないアドレス信号Ａ０〜Ａｍ−１が入力される。つまり、半導体記憶装置１００のアドレスピンよりも少ないテストピンを有するテスト装置を用いて半導体記憶装置１００のテストを行なう。
【００３６】図２〜４を参照して、テスト装置のテストピンが半導体記憶装置１００のアドレスピンよりも１本少ない場合について説明する。半導体記憶装置１００の総ピン数が５２ピンであり、そのうち２１ピンがアドレス信号Ａ０〜Ａ２０を入力するためのアドレスピンとする。そして、テスト装置のテストピンを２０ピンとする。
【００３７】図２を参照して、内部回路２０は、コマンドユーザインタフェース２１と、論理回路２２と、パッド２３とを含む。論理回路２２は、ＮＯＲゲート２２１〜２２３と、インバータ２２４〜２２６とから成る。
【００３８】コマンドユーザインタフェース２１は、入出力インタフェース回路１０を介して入力された固定コマンドＫＣに基づいて、Ｈ（論理ハイ）レベルまたはＬレベルの信号Ａ，Ｂを生成し、その生成した信号Ａ，Ｂを論理回路２２へ出力する。固定コマンドＫＣは、入力されなかったアドレス信号２０をＨレベルまたはＬレベルに固定し、またはパッド２３から入力されたアドレス信号をそのまま出力するためのコマンドであり、たとえば、連続的に入力される８ビットのコマンドＫＣ１〜ＫＣ３から成る。
【００３９】論理回路２２は、Ｈレベルの信号ＡおよびＬレベルの信号Ｂ、またはＬレベルの信号ＡおよびＨレベルの信号Ｂが入力されたとき、それぞれ、Ｈレベルの固定論理信号ＫＣＡ、またはＬレベルの固定論理信号ＫＣＡを出力する。また、論理回路２２は、Ｌレベルの信号Ａ，Ｂが入力されたとき、パッド２３から入力されたアドレス信号ＡＤＭをそのまま出力する。
【００４０】パッド２３は、後述するように、テストモード時に入力されなかったアドレス信号Ａ２０を固定するコマンドが入力されると、コマンドユーザインタフェース２１からの出力信号ＫＳ１に基づいて接地ノードと接続され、Ｌレベルの信号を論理回路２２へ出力する。また、パッド２３は、アドレス信号Ａ２０を固定しないコマンドが入力されると、コマンドユーザインタフェース２１からの出力信号ＫＳ１に基づいて、アドレス信号Ａ２０用のアドレスピンと接続される。
【００４１】図３を参照して、コマンドユーザインタフェース２１は、論理回路２１０と、コマンド解読回路２２０とを含む。論理回路２１０は、ＰチャネルＭＯＳトランジスタ２１１，２１３，２１５とＮチャネルＭＯＳトランジスタ２１２，２１４，２１６とから成る。ＰチャネルＭＯＳトランジスタ２１１とＮチャネルＭＯＳトランジスタ２１２とは、電源ノード２１７と接地ノード２１８との間に直列に接続され、インバータＩＶ１を構成する。また、ＰチャネルＭＯＳトランジスタ２１３とＮチャネルＭＯＳトランジスタ２１４とは、電源ノード２１７と接地ノード２１８との間に直列に接続され、インバータＩＶ２を構成する。
【００４２】ＰチャネルＭＯＳトランジスタ２１５は、インバータＩＶ１の出力端子とインバータＩＶ２の入力端子との間に配置され、コマンド解読回路２２０からの出力信号ＫＳ１をゲート端子に受ける。また、ＮチャネルＭＯＳトランジスタ２１６は、インバータＩＶ１の出力端子とインバータＩＶ２の出力端子との間に配置され、コマンド解読回路２２０の出力信号ＫＳ１をゲート端子に受ける。さらに、インバータＩＶ１は、コマンド解読回路２２０がコマンドＫＣ２，３を解読し、その解読結果に基づいて出力する出力信号ＫＳ２が入力される。
【００４３】コマンド解読回路２２０は、固定コマンドＫＣのうち、コマンドユーザインタフェース２１に最初に入力されるコマンドＫＣ１を受け、コマンドＫＣ１の解読結果に基づいて、ＨレベルまたはＬレベルの出力信号ＫＳ１を論理回路２１０のＰチャネルＭＯＳトランジスタ２１５およびＮチャネルＭＯＳトランジスタ２１６と、パッド２３とへ出力する。また、コマンド解読回路２２０は、コマンドＫＣ２，３を受け、コマンドＫＣ２，ＫＣ３の解読結果に基づいて、ＨレベルまたはＬレベルの出力信号ＫＳ２を論理回路２１０のインバータＩＶ１へ出力する。
【００４４】コマンドＫＣ１として、アドレス信号Ａ２０をＨレベルまたはＬレベルに固定することを示す「００００１１１１」、またはアドレス信号Ａ２０をＨレベルまたはＬレベルに固定しないことを示す「１０１０１０１０」のいずれかがコマンド解読回路２２０へ入力される。コマンド解読回路２２０は、「００００１１１１」のコマンドＫＣ１が入力されると、Ｌレベルの出力信号ＫＳ１を出力し、「１０１０１０１０」のコマンドＫＣ１が入力されると、Ｈレベルの出力信号ＫＳ１を出力する。
【００４５】また、コマンドＫＣ１に続いて入力されるコマンドＫＣ２，３は、たとえば、「１１００１１００」または「００１１００１１」から成る。コマンド解読回路２２０は、「１１００１１００」のパターンから成るコマンドＫＣ２，３が入力されると、Ｌレベルの出力信号ＫＳ２を出力し、「００１１００１１」のパターンから成るコマンドＫＣ２，３が入力されると、Ｈレベルの出力信号ＫＳ２を出力する。なお、８ビットのパターン「００００１１１１」、「１０１０１０１０」、「１１００１１００」、および「００１１００１１」は、例示であって、これ以外のパターンであっても良い。
【００４６】論理回路２１０は、コマンド解読回路２２０からＬレベルの出力信号ＫＳ１が入力されると、ＰチャネルＭＯＳトランジスタ２１５がオンし、ＮチャネルＭＯＳトランジスタ２１６がオフしてインバータＩＶ２はインバータＩＶ１と直列に接続される。そして、論理回路２１０は、コマンド解読回路２２０からＬレベルの出力信号ＫＳ２が入力されると、Ｈレベルの信号ＡとＬレベルの信号Ｂとを出力し、コマンド解読回路２２０からＨレベルの出力信号ＫＳ２が入力されると、Ｌレベルの信号ＡとＨレベルの信号Ｂとを出力する。
【００４７】また、論理回路２１０は、コマンド解読回路２２０からＨレベルの出力信号ＫＳ１が入力されると、ＰチャネルＭＯＳトランジスタ２１５がオフし、ＮチャネルＭＯＳトランジスタ２１６がオンしてインバータＩＶ２は不活性化される。そして、論理回路２１０は、コマンド解読回路２２０からＨレベルの出力信号ＫＳ２が入力されると、Ｌレベルの信号Ａ，Ｂを出力する。
【００４８】図４を参照して、パッド２３は、ＮチャネルＭＯＳトランジスタ２５１と、ＰチャネルＭＯＳトランジスタ２５２と、出力ノード２５４とから成る。ＮチャネルＭＯＳトランジスタ２５１、およびＰチャネルＭＯＳトランジスタ２５２は、ゲート端子にコマンドユーザインタフェース２１のコマンド解読回路２２０の出力信号ＫＳ１を受ける。そして、パッド２３は、Ｈレベルの出力信号ＫＳ１が入力されると、ＮチャネルＭＯＳトランジスタ２５１がオンし、ＰチャネルＭＯＳトランジスタ２５２がオフしてアドレスピンからのアドレス信号Ａ２０を出力ノード２５４から論理回路２２へ出力する。また、パッド２３は、Ｌレベルの出力信号ＫＳ１が入力されると、ＮチャネルＭＯＳトランジスタ２５１がオフし、ＰチャネルＭＯＳトランジスタ２５２がオンして接地ノード２５３からのＬレベルの信号を出力ノード２５４から論理回路２２へ出力する。
【００４９】図２および図５を参照して、コマンドユーザインタフェース２１がＨレベルの信号ＡとＬレベルの信号Ｂを出力し、Ｌレベルの出力信号ＫＳ１を出力すると、論理回路２２のＮＯＲゲート２２２は、一方の端子にＬレベルの信号が入力される。そして、ＮＯＲゲート２２１は、Ｌレベルの信号Ｃを出力し、インバータ２２４は、Ｈレベルの信号Ｄを出力する。そうすると、ＮＯＲゲート２２２は、Ｈレベルの信号Ｄと、パッド２３からのＬレベルの信号とに基づいてＬレベルの信号Ｅを出力する。インバータ２２５，２２６は、信号Ｅを２回反転するので、ＮＯＲゲート２２３は、Ｌレベルの信号ＢとＬレベルの信号Ｅとが入力され、Ｈレベルの固定論理信号ＫＣＡを出力する。これによって、アドレス信号Ａ２０をＨレベルに固定した固定論理信号ＫＣＡが生成される。
【００５０】また、コマンドユーザインタフェース２１がＬレベルの信号ＡとＨレベルの信号Ｂを出力し、Ｌレベルの出力信号ＫＳ１を出力すると、論理回路２２のＮＯＲゲート２２２は、Ｌレベルの信号が一方の端子に入力される。そして、ＮＯＲゲート２２１は、Ｌレベルの信号Ｃを出力し、インバータ２２４は、Ｈレベルの信号Ｄを出力する。そうすると、ＮＯＲゲート２２２は、Ｈレベルの信号Ｄと、パッド２３からのＬレベルの信号とに基づいてＬレベルの信号Ｅを出力する。インバータ２２５，２２６は、信号Ｅを２回反転するので、ＮＯＲゲート２２３は、Ｈレベルの信号ＢとＬレベルの信号Ｅとが入力され、Ｌレベルの固定論理信号ＫＣＡを出力する。これによって、アドレス信号Ａ２０をＬレベルに固定した固定論理信号ＫＣＡが生成される。
【００５１】上記の説明から明らかなように、コマンドユーザインタフェース２１が信号Ａ，Ｂのうち、いずれか一方がＨレベルの信号を出力したとき、インバータ２２４は、必ず、Ｈレベルの信号Ｄを出力するので、ＮＯＲゲート２２２は、パッド２３から入力される信号の論理レベルに拘わらず、Ｌレベルの信号Ｅを出力する。したがって、パッド２３がアドレス信号Ａ２０用のアドレスピンに接続されていても、ＮＯＲゲート２２２はアドレス信号Ａ２０の論理レベルに関係なく、Ｌレベルの信号を出力する。そのため、コマンドユーザインタフェース２１が、いずれか一方がＨレベルである信号Ａ，Ｂを出力するとき、上述したように接地ノード２５３からのＬレベルの信号をＮＯＲゲート２２２へ出力する。
【００５２】コマンドユーザインタフェース２１がＬレベルの信号Ａ，Ｂを出力し、Ｈレベルの出力信号ＫＳ１を出力すると、パッド２３は、上述したようにアドレス信号Ａ２０をＮＯＲゲート２２２の一方端子へ出力する。また、ＮＯＲゲート２２１は、Ｈレベルの信号Ｃを出力し、インバータ２２４は、Ｌレベルの信号Ｄを出力する。そうすると、ＮＯＲゲート２２２は、アドレス信号Ａ２０がＬレベルのときＨレベルの信号Ｅを出力し、アドレス信号Ａ２０がＨレベルのときＬレベルの信号Ｅを出力する。つまり、ＮＯＲゲート２２２は、アドレス信号Ａ２０を反転した信号Ｅを出力する。
【００５３】上述したようにインバータ２２５，２２６は、信号Ｅを２回反転した信号を出力するので、ＮＯＲゲート２２３は、信号Ｂおよび信号Ｅが入力される。そして、信号ＥがＨレベルのときＬレベルの信号ＡＤＭを出力し、信号ＥがＬレベルのときＨレベルの信号ＡＤＭを出力する。したがって、論理回路２２は、Ｌレベルのアドレス信号Ａ２０→Ｈレベルの信号Ｅ→Ｌレベルの信号ＡＤＭ、またはＨレベルのアドレス信号Ａ２０→Ｈレベルの信号Ｅ→Ｌレベルの信号ＡＤＭの過程を経てアドレス信号Ａ２０をそのまま出力する。
【００５４】論理回路２２がパッド２３からのアドレス信号Ａ２０をそのまま出力する構成を備えるのは、テストピンが２１ピンのテスト装置を使用できる場合、アドレス信号Ａ２０の代わりに固定論理信号ＫＣＡを生成せずに、アドレスピンから入力されたアドレス信号Ａ２０をそのままテストに用いることができるようにするためである。
【００５５】内部回路２０は、上述したように固定コマンドＫＣに基づいて、アドレス信号Ａ２０の代わりに固定論理信号ＫＣＡを生成し、その生成した固定論理信号ＫＣＡと、アドレスピンから入力されたアドレス信号Ａ０〜Ａ１９とを合わせた内部アドレス信号ＩＮＡＤを出力する。したがって、内部回路２０は、半導体記憶装置１００が２０ピンのテスト装置によってテストされるとき、アドレス信号Ａ２０の代わりに固定論理信号ＫＣＡを生成し、２１ピンのテスト装置によってテストされるとき、固定論理信号ＫＣＡを生成せずにアドレス信号Ａ２０をそのまま出力する。
【００５６】再び、図１を参照して、半導体記憶装置１００がテストモードへ移行され、テスト装置からのアドレス信号Ａ０〜Ａ１９と、固定コマンドＫＣとが入力されると、内部回路２０は、入出力インタフェース１０を介してアドレス信号Ａ０〜Ａ１９と、固定コマンドＫＣとを入力する。そして、内部回路２０は、上述したように、固定コマンドＫＣに基づいてアドレス信号Ａ２０をＨレベルに固定した固定論理信号ＫＣＡを生成する。そして、内部回路２０は、アドレス信号Ａ０〜Ａ１９と、Ｈレベルの固定論理信号ＫＣＡとを行デコーダ３０および列デコーダ７０へ出力する。
【００５７】行デコーダ３０は、アドレス信号Ａ０〜Ａ１９と、Ｈレベルの固定論理信号ＫＣＡとに基づいて、アドレス信号Ａ２０をＨレベルに固定した行アドレスをデコードし、そのデコードした行アドレスをワード線ドライバ４０へ出力する。ワード線ドライバ４０は、アドレス信号Ａ２０をＨレベルに固定した行アドレスに対応するワード線Ｗ１〜Ｗｎを活性化する。
【００５８】一方、列アドレス７０は、アドレス信号Ａ０〜Ａ１９と、Ｈレベルの固定論理信号ＫＣＡとに基づいて、アドレス信号Ａ２０をＨレベルに固定した列アドレスをデコードし、そのデコードした列アドレスを入出力Ｉ／Ｏ８０へ出力する。入出力Ｉ／Ｏ８０は、アドレス信号Ａ２０をＨレベルに固定した列アドレスに対応するビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを入出力線Ｉ／Ｏと接続する。
【００５９】入出力端子ＤＱ０〜ＤＱｐから書込みデータが入力されると、入出力インタフェース回路１０は、書込みデータをライトドライバ５０へ出力する。そうすると、ライトドライバ５０は、書込みデータを入出力線Ｉ／Ｏと接続されたビット線対対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍへ書込む。これによって、ワード線Ｗ１〜Ｗｎとビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとによって活性化されたメモリセル１１１にデータが書込まれる。
【００６０】データが書込まれた後、上記と同じ方法によって、行デコーダ３０および列デコーダ７０は、それぞれ、アドレス信号Ａ２０がＨレベルに固定された行アドレス、および列アドレスをデコードする。ワード線ドライバ４０は、行アドレスに対応するワード線Ｗ１〜Ｗｎを活性化し、入出力Ｉ／Ｏ８０は、列アドレスに対応するビット線対対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを入出力線Ｉ／Ｏと接続する。そして、ワード線Ｗ１〜Ｗｎとビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとによって活性化されたメモリセル１１１から読出されたデータは、センスアンプ９０によって増幅され、入出力線Ｉ／Ｏへ出力される。プリアンプ６０は、入出力線Ｉ／Ｏ上の読出しデータをさらに増幅して入出力インタフェース回路１０へ出力する。入出力インタフェース回路１０は、読出しデータを入出力端子ＤＱ０〜ＤＱｐを介して外部へ出力する。テスト装置は、入出力端子ＤＱ０〜ＤＱｐからの読出しデータを、書込みデータと比較することによって各メモリセル１１１のテストを行なう。
【００６１】これによって、アドレス信号Ａ２０をＨレベルに固定して、データの書込み、および読出しによるテストが終了する。
【００６２】テスト装置は、次に、アドレス信号Ａ２０をＬレベルに固定するためのコマンドＫＣ２，ＫＣ３を半導体記憶装置１００へ出力する。そうすると、内部回路２０は、入出力インタフェース回路１０を介して入力されたコマンドＫＣ２，ＫＣ３に基づいて、上述した方法によってアドレス信号Ａ２０をＬレベルの固定した固定論理信号ＫＣＡを生成する。そして、内部回路２０は、アドレス信号Ａ０〜Ａ１９と、Ｈレベルの固定論理信号ＫＣＡとを行デコーダ３０および列デコーダ７０へ出力する。
【００６３】行デコーダ３０は、上述したようにアドレス信号Ａ２０をＬレベルに固定した行アドレスをデコードし、列デコーダ７０は、アドレス信号Ａ２０をＬレベルに固定した列アドレスをデコードする。その後は、上述した方法によって各メモリセルへのデータの書込み、およびデータの読出しによるテストが行なわれる。
【００６４】上記のテスト方法によれば、アドレスピンから入力されないアドレス信号Ａ２０の代わりにＨレベルおよびＬレベルの固定論理信号ＫＣＡを生成し、その生成した固定論理信号ＫＣＡと、入力されたアドレス信号Ａ０〜Ａ１９とに基づいて行アドレスおよび列アドレスをデコードする。したがって、実質的にはアドレス信号Ａ２０を半導体記憶装置１００の内部で生成し、その生成したアドレス信号と、入力されたアドレス信号とに基づいて行アドレスおよび列アドレスをデコードする。
【００６５】半導体記憶装置１００のテストが２１ピンのテスト装置によって行なわれるとき、テスト装置は、アドレス信号Ａ０〜Ａ２０と、アドレス信号を固定しないコマンドＫＣ１を含む固定コマンドＫＣとを半導体記憶装置１００へ出力する。そうすると、内部回路２０は、入出力インタフェース回路１０を介してアドレス信号Ａ０〜Ａ２０と、固定コマンドＫＣとを入力し、上述した方法によってアドレス信号Ａ０〜Ａ２０を行デコーダ３０および列デコーダ７０へ出力する。つまり、通常使用時のアドレス信号Ａ０〜Ａ２０を行デコーダ３０および列デコーダ７０へ出力する。そして、上述した方法によって各メモリセルのテストが行なわれる。
【００６６】図６を参照して、テストモード時に、２つのアドレス信号が入力されない場合について説明する。つまり、１９ピンのテスト装置を用いて半導体記憶装置１００のテストを行なう場合である。半導体記憶装置１００へ入力されないアドレス信号をアドレス信号Ａ１９，Ａ２０とする。この場合、半導体記憶装置１００は、内部回路２０に代えて内部回路２０Ａを備える。内部回路２０Ａは、コマンドユーザインタフェース２１Ａと、論理回路２２，２４と、パッド２３，２５とを含む。パッド２３は、論理回路２２に接続されており、パッド２５は、論理回路２４に接続されている。
【００６７】コマンドユーザインタフェース２１Ａは、２個のコマンドインタフェースから成る。２個のコマンドインタフェースの各々は、図３に示す論理回路２１０と、コマンド解読回路２２０とから成る。したがって、２個のコマンドインタフェースの各々は、図２に示すコマンドユーザインタフェース２１と同じ機能を有する。
【００６８】２個のコマンドインタフェースのうち、一方のコマンドインタフェースは、コマンドＫＣ１〜ＫＣ３に基づいて、ＨレベルまたはＬレベルの信号Ａ１，Ｂ１を論理回路２２へ出力する。また、他方のコマンドインタフェースは、コマンドＫＣ１〜ＫＣ３に基づいてＨレベルまたはＬレベルの信号Ａ２，Ｂ２を論理回路２４へ出力する。
【００６９】論理回路２４は、図２に示す論理回路２２と同じ構成から成る。論理回路２２は、信号Ａ１，Ｂ１に基づいて、上述した方法によってＨレベルまたはＬレベルに固定された固定論理信号ＫＣＡ１を出力する。また、論理回路２４は、信号Ａ２，Ｂ２に基づいて、上述した方法によってＨレベルまたはＬレベルに固定された固定論理信号ＫＣＡ２を出力する。
【００７０】また、論理回路２２，２４は、上述したように、それぞれ、パッド２３，２５がアドレスピンに接続されたときは、そのアドレスピンから入力されたアドレス信号Ａ１９，Ａ２０をそのまま出力する構成も備える。
【００７１】さらに、２０ピンのテスト装置によって半導体記憶装置１００のテストが行なわれるとき、論理回路２４はパッド２５から入力されたアドレス信号Ａ１９をそのまま出力し、論理回路２２はアドレス信号Ａ２０をＨレベルまたはＬレベルに固定した固定論理信号ＫＣＡ１を出力する。
【００７２】このように、内部回路２１Ａは、テスト装置のテストピンの数に応じて、そのまま出力するアドレス信号の数と相反する数の固定論理信号を生成する。
【００７３】再び、図１を参照して、１９ピンのテスト装置によって半導体記憶装置１００のテストを行なう場合、内部回路２１Ａは、アドレス信号Ａ０〜Ａ１８と、固定論理信号ＫＣＡ１，２とを行デコーダ３０および列デコーダ７０へ出力する。行デコーダ３０は、アドレス信号Ａ０〜Ａ１８と、固定論理信号ＫＣＡ１，ＫＣＡ２とに基づいて、アドレス信号Ａ１９がＨレベルまたはＬレベルに固定され、アドレス信号Ａ２０がＨレベルまたはＬレベルに固定された行アドレスをデコードし、ワード線ドライバ４０へ出力する。
【００７４】また、列デコーダ７０は、アドレス信号Ａ０〜Ａ１８と、固定論理信号ＫＣＡ１，ＫＣＡ２とに基づいて、アドレス信号Ａ１９がＨレベルまたはＬレベルに固定され、アドレス信号Ａ２０がＨレベルまたはＬレベルに固定された列アドレスをデコードし、入出力Ｉ／Ｏ８０へ出力する。
【００７５】その後の半導体記憶装置１００のテスト動作は、上述したとおりである。また、２０ピンのテスト装置によって半導体記憶装置１００のテストを行なう場合、内部回路２１Ａは、アドレス信号Ａ０〜Ａ１９と、固定論理信号ＫＣＡ２とを行デコーダ３０および列デコーダ７０へ出力する。行デコーダ３０は、アドレス信号Ａ０〜Ａ１９と、固定論理信号ＫＣＡ２とに基づいて、アドレス信号Ａ２０がＨレベルまたはＬレベルに固定された行アドレスをデコードし、ワード線ドライバ４０へ出力する。
【００７６】また、列デコーダ７０は、アドレス信号Ａ０〜Ａ１９と、固定論理信号ＫＣＡ２とに基づいて、アドレス信号Ａ２０がＨレベルまたはＬレベルに固定された列アドレスをデコードし、入出力Ｉ／Ｏ８０へ出力する。
【００７７】その後の半導体記憶装置１００のテスト動作は、上述したとおりである。さらに、２１ピンのテスト装置によって半導体記憶装置１００のテストを行なう場合、内部回路２１Ａは、アドレス信号Ａ０〜Ａ２０を行デコーダ３０および列デコーダ７０へ出力する。行デコーダ３０は、アドレス信号Ａ０〜Ａ２０に基づいて行アドレスをデコードし、ワード線ドライバ４０へ出力する。
【００７８】また、列デコーダ７０は、アドレス信号Ａ０〜Ａ２０に基づいて列アドレスをデコードし、入出力Ｉ／Ｏ８０へ出力する。
【００７９】その後の半導体記憶装置１００のテスト動作は、上述したとおりである。図７を参照して、アドレス信号Ａ０〜Ａｎ−１のうち、アドレス信号Ａ０〜Ａｍ−１が入力され、アドレス信号Ａｍ〜Ａｎ−１が入力されない場合について説明する。つまり、ｍ（ｍはｎよりも小さい自然数）ピンのテスト装置を用いて半導体記憶装置１００のテストを行なう場合である。この場合、半導体記憶装置１００は、内部回路２０に代えて内部回路２０Ｂを備える。内部回路２０Ｂは、コマンドユーザインタフェース２１Ｂと、論理回路２３１〜２３ｎと、パッド２４１〜２４ｎとを含む。パッド２４１〜２４ｎの各々は、それぞれ、論理回路２３１〜２３ｎ−ｍに接続される。
【００８０】コマンドユーザインタフェース２１Ｂは、コマンドインタフェース２１０１〜２１０ｎ−ｍから成る。コマンドインタフェース２１０１〜２１０ｎ−ｍの各々は、図３に示す論理回路２１０と、コマンド解読回路２２０とから成る。
【００８１】論理回路２３１〜２３ｎ−ｍの各々は、図２に示す論理回路２２と同じ構成から成る。パッド２４１〜２４ｎの各々は、図４に示すパッド２３と同じ構成から成る。コマンドインタフェース２１０１〜２１０ｎ−ｍの各々は、それぞれ、パッド２４１〜２４ｎへ出力信号ＫＳ１を出力する。
【００８２】論理回路２３１〜２３ｎ−ｍの各々は、アドレス信号Ａｍ〜Ａｎ−１がＨレベルまたはＬレベルに固定されるとき、上述した方法によって、それぞれ、固定論理信号ＫＣＡ１〜ＫＣＡｎ−ｍを生成する。また、論理回路２３１〜２３ｎ−ｍの各々は、パッド２４１〜２４ｎがアドレスピンに接続されるとき、それぞれ、アドレス信号ＡＤＭ１〜ＡＤＭｎ−ｍを出力する。アドレス信号ＡＤＭ１〜ＡＤＭｎ−ｍの各々は、それぞれ、アドレス信号Ａｍ〜Ａｎ−１に対応する。
【００８３】また、ｍ＋１ピン以上のテスト装置によって半導体記憶装置１００のテストが行なわれるとき、論理回路２３１〜２３ｎ−ｍは、ピン数に応じてアドレス信号をＨレベルまたはＬレベルに固定した固定論理信号ＫＣＡ１〜ＫＣＡｎ−ｍを出力する論理回路と、パッド２４１〜２４ｎから入力されたアドレス信号Ａｍ〜Ａｎ−１をそのまま出力する論理回路とに分けられる。
【００８４】このように、内部回路２１Ｂは、テスト装置のテストピンの数に応じて、そのまま出力するアドレス信号の数と相反する数の固定論理信号を生成する。
【００８５】再び、図１を参照して、ｍピンのテスト装置によって半導体記憶装置１００のテストを行なう場合、内部回路２１ｂは、アドレス信号Ａ０〜Ａｍ−１と、固定論理信号ＫＣＡ１〜ＫＣＡｎ−ｍとを行デコーダ３０および列デコーダ７０へ出力する。行デコーダ３０は、アドレス信号Ａ０〜Ａｍ−１と、固定論理信号ＫＣＡ１〜ＫＣＡｎ−ｍとに基づいて、アドレス信号Ａｍ〜Ａｎ−１の各々がＨレベルまたはＬレベルに固定された行アドレスをデコードし、ワード線ドライバ４０へ出力する。
【００８６】また、列デコーダ７０は、アドレス信号Ａ０〜Ａｍ−１と、固定論理信号ＫＣＡ１〜ＫＣＡｎ−ｍとに基づいて、アドレス信号Ａｍ〜Ａｎ−１の各々がＨレベルまたはＬレベルに固定された列アドレスをデコードし、入出力Ｉ／Ｏ８０へ出力する。
【００８７】その後の半導体記憶装置１００のテスト動作は、上述したとおりである。この発明の実施の形態１による半導体記憶装置のアドレスピンの数とテスト装置のアドレス用のピン数との関係は、表１に示すようになる。品質Ａの半導体記憶装置はアドレスピン数がｘであり、品質Ｂの半導体記憶装置はアドレスピン数はｘ＋１であり、品質Ｃの半導体記憶装置はアドレスピン数がｘ＋２であり、品質ｋの半導体記憶装置はアドレスピン数がｘ＋ｋである。これに対して、テスト装置のアドレス用のピン数はｘである。
【００８８】
【表１】

【００８９】この場合、品質Ａの半導体記憶装置は、アドレスピン数はテスト装置のアドレス用のピン数と同じであるので、通常のテスト行なうことができる。品質Ｂの半導体記憶装置は、アドレスピン数がテスタ装置のアドレス用のピン数よりも１個多いので、１個のアドレス信号を内部でＨレベルまたはＬレベルに固定することにより、全てのメモリセルについてテストを行なうことができる。
【００９０】同様に、品質Ｃの半導体記憶装置は、２個のアドレス信号をＨレベルまたはＬレベルに固定し、品質ｋの半導体記憶装置はｋ個のアドレス信号をＨレベルまたはＬレベルに固定することによって全てのメモリセルについてテストを行なうことができる。
【００９１】上記においては、半導体記憶装置１００に入力されるアドレス信号のうち、上位のアドレス信号をＨレベルまたはＬレベルに固定する場合について説明したが、本発明は、これに限られず、アドレス信号Ａ０〜Ａｎ−１のうち、任意のアドレス信号を固定するようにしても良い。
【００９２】実施の形態１によれば、半導体記憶装置は、テストモード時に通常使用時よりも少ない数のアドレス信号が入力されたとき、入力されなかったアドレス信号に対して、実質的にアドレス信号を内部で生成するので、テストピンがアドレスピンよりも少なくても全てのメモリセルについてテストを行なうことができる。
【００９３】また、高容量な半導体記憶装置を新たに開発して、アドレスピンを増加させても、テスト装置のテストピンを増加させずに品質を保持したテストを行なうことができる。
【００９４】［実施の形態２］図８を参照して、この発明の実施の形態２による半導体記憶装置２００は、半導体記憶装置１００の内部回路２０を除去し、語構成切換信号生成回路１２０と、語構成切換回路１３０とを追加したものであり、その他は半導体記憶装置１００と同じである。
【００９５】語構成切換信号生成回路１２０は、入出力インタフェース回路１０を介して固定コマンドＫＣＢが入力されると、後述する方法によって半導体記憶装置２００の語構成を切換えるための語構成切換信号ＢＥＸＣを生成し、その生成した語構成切換信号ＢＥＸＣを語構成切換回路１３０へ出力する。
【００９６】語構成切換回路１３０は、後述する方法によって、語構成切換信号ＢＥＸＣに基づいて半導体記憶装置２００の語構成を切り換える。すなわち、語構成切換回路１３０は、たとえば、１６ビットでデータを入出力する半導体記憶装置を８ビットでデータを入出力する半導体記憶装置に切換えたり、その逆に切換えたりする。
【００９７】図９を参照して、語構成切換信号生成回路１２０は、コマンドユーザインタフェース１２００と、論理回路１２１０とを備える。論理回路１２１０は、ＮＯＲゲート１２１１，１２１２と、インバータ１２１３，１２１４とから成る。
【００９８】図１０を参照して、コマンドユーザインタフェース１２００は、論理回路１２２０と、コマンド解読回路１２３０とを含む。論理回路１２２０は、ＰチャネルＭＯＳトランジスタ１２２１，１２２３と、ＮチャネルＭＯＳトランジスタ１２２２，１２２４とから成る。ＰチャネルＭＯＳトランジスタ１２２１と、ＮチャネルＭＯＳトランジスタ１２２２とは、電源ノード１２２５と接地ノード１２２６との間に配置され、インバータＩＶ３を構成する。また、ＰチャネルＭＯＳトランジスタ１２２３とＮチャネルＭＯＳトランジスタ１２２４とは、電源ノード１２２５と接地ノード１２２６との間に配置され、インバータＩＶ４を構成する。インバータＩＶ３の出力端子は、インバータＩＶ４の入力端子と接続される。インバータＩＶ３は、コマンド解読回路１２３０の出力信号ＫＢＳが入力される。
【００９９】固定コマンドＫＣＢは、語構成切換信号を生成するためのコマンドであり、たとえば、連続的に入力される８ビットのコマンドＫＣＢ１〜３から成る。コマンドＫＣＢ１は、半導体記憶装置２００の語構成を切換える語構成切換モードへ移行させるコマンドである。コマンドＫＣＢ１としては、たとえば、「０００１１０００」である。
【０１００】コマンドＫＣＢ１に続いて入力されるコマンドＫＣＢ２，３は、語構成切換モードにおいて、語構成をどのように切換えるのかを指示するコマンドである。コマンドＫＣＢ２，３としては、たとえば、「１０１１０１１１」または「１１１０１１０１」である。パターン「１０１１０１１１」は、語構成を小さい語構成から大きい語構成に切換え、パターン「１１１０１１０１」は大きい語構成から小さい語構成に切換える。
【０１０１】コマンド解読回路１２３０は、パターン「０００１１０００」から成るコマンドＫＣＢ１が入力されると、パターン「０００１１０００」を解読し、続いて入力されるコマンドＫＣＢ２，３の待機状態となる。コマンド解読回路１２３０は、パターン「１１１０１１０１」から成るコマンドＫＣＢ２，３が入力されると、Ｌレベルの出力信号ＫＢＳを論理回路１２２０へ出力する。また、コマンド解読回路１２３０は、パターン「１０１１０１１１」から成るコマンドＫＣＢ２，３が入力されると、Ｈレベルの出力信号ＫＢＳを論理回路１２２０へ出力する。
【０１０２】そうすると、論理回路１２２０は、Ｌレベルの出力信号ＫＢＳに基づいてＨレベルの信号ＡとＬレベルの信号Ｂとを出力する。また、論理回路１２２０は、Ｈレベルの出力信号ＫＢＳに基づいてＬレベルの信号ＡとＨレベルの信号Ｂとを出力する。
【０１０３】なお、８ビットのパターン「０００１１０００」、「１１１０１１０１」、および「１０１１０１１１」は、例示であって、これ以外のパターンであっても良い。
【０１０４】図９および図１１を参照して、コマンドユーザインタフェース１２００からＨレベルの信号Ａ、およびＬレベルの信号Ｂが入力されると、論理回路１２１０のＮＯＲゲート１２１１はＬレベルの信号Ｃを出力し、インバータ１２１３はＨレベルの信号Ｄを出力し、インバータ１２１４はＬレベルの信号Ｅを出力する。そして、ＮＯＲゲート１２１２は、Ｌレベルの信号Ｂ，Ｅに基づいてＨレベルの語構成切換信号ＢＥＸＣを出力する。したがって、論理回路１２１０は、Ｈレベルの信号Ａ、およびＬレベルの信号Ｂに基づいて、Ｈレベルの語構成切換信号ＢＥＸＣを出力する。
【０１０５】また、コマンドユーザインタフェース１２００からＬレベルの信号Ａ、およびＨレベルの信号Ｂが入力されると、ＮＯＲゲート１２１１はＬレベルの信号Ｃを出力し、インバータ１２１３はＨレベルの信号Ｄを出力し、インバータ１２１４はＬレベルの信号Ｅを出力する。そして、ＮＯＲゲート１２１２は、Ｈレベルの信号ＢとＬレベルの信号Ｅとに基づいてＬレベルの語構成切換信号ＢＥＸＣを出力する。したがって、論理回路１２１０は、Ｌレベルの信号Ａ、およびＨレベルの信号Ｂに基づいて、Ｌレベルの語構成切換信号ＢＥＸＣを出力する。
【０１０６】半導体記憶装置２００は、語構成［×１６］と語構成［×８］との間、または語構成［×１６］と語構成［×４］との間で語構成の切換えが可能な半導体記憶装置であるとする。語構成［×１６］は、１６個の入出力端子ＤＱ０〜ＤＱ１５によって１６ビットのデータを入出力できることを意味する。同様に、語構成［×８］は、８個の入出力端子ＤＱ０〜ＤＱ７によって８ビットのデータを入出力できることを意味し、語構成［×４］は、４個の入出力端子ＤＱ０〜ＤＱ３によって４ビットのデータを入出力できることを意味する。
【０１０７】語構成［×１６］から語構成［×８］への切換え、または語構成［×１６］から語構成［×４］への切換えを行なう場合、語構成［×１６］における入出力端子ＤＱ０〜ＤＱ１５と、語構成［×８］における入出力端子ＤＱ０〜ＤＱ７または語構成［×４］における入出力端子ＤＱ０〜ＤＱ３との関係は表２に示す関係になる。
【０１０８】
【表２】

【０１０９】語構成［×１６］においては、データを各メモリセルへ入出力するためのデータバスＤＢ０〜ＤＢ１５は、入出力端子ＤＱ０〜ＤＱ１５と１対１に対応している。語構成が語構成［×１６］から語構成［×８］へ切換えられた場合、語構成［×１６］における入出力端子ＤＱ０，ＤＱ１は、語構成［×８］において入出力端子ＤＱ０になる。同様に、語構成［×１６］における入出力端子ＤＱ２，ＤＱ３は、語構成［×８］において入出力端子ＤＱ１になり、語構成［×１６］における入出力端子ＤＱ４，ＤＱ５は、語構成［×８］において入出力端子ＤＱ２になる。また、語構成［×１６］における入出力端子ＤＱ６，ＤＱ７は、語構成［×８］において入出力端子ＤＱ３になり、語構成［×１６］における入出力端子ＤＱ８，ＤＱ９は、語構成［×８］において入出力端子ＤＱ４になる。さらに、語構成［×１６］における入出力端子ＤＱ１０，ＤＱ１１は、語構成［×８］において入出力端子ＤＱ５になり、語構成［×１６］における入出力端子ＤＱ１２，ＤＱ１３は、語構成［×８］において入出力端子ＤＱ６になり、語構成［×１６］における入出力端子ＤＱ１４，ＤＱ１５は、語構成［×８］において入出力端子ＤＱ７になる。
【０１１０】また、語構成が語構成［×１６］から語構成［×４］へ切換えられた場合、語構成［×１６］における入出力端子ＤＱ０〜３は、語構成［×４］において入出力端子ＤＱ０になり、語構成［×１６］における入出力端子ＤＱ４〜７は、語構成［×４］において入出力端子ＤＱ１になる。同様に、語構成［×１６］における入出力端子ＤＱ８〜１１は、語構成［×４］において入出力端子ＤＱ２になり、語構成［×１６］における入出力端子ＤＱ１２〜１５は、語構成［×４］において入出力端子ＤＱ３になる。
【０１１１】図１２を参照して、語構成が語構成［×１６］から語構成［×８］へ切換えられるときの機構について説明する。語構成切換回路１３０は、スイッチＳ０〜Ｓ３と、データバス切換回路１３１０，１３２０とを含む。スイッチＳ０は、端子１４０を介してライトドライバ７００と接続され、端子１４１を介してプリアンプ６００と接続される。スイッチＳ１は、端子１４２を介してライトドライバ７０１と接続され、端子１４３を介してプリアンプ６０１と接続される。スイッチＳ２は、端子１４４を介してライトドライバ７０２と接続され、端子１４５を介してプリアンプ６０２と接続される。スイッチＳ３は、端子１４６を介してライトドライバ７０３と接続され、端子１４７を介してプリアンプ６０３と接続される。メモリセルへのデータの書込み時、スイッチＳ０〜Ｓ３は制御回路（図示せず）からの制御信号によって、それぞれ、端子１４０，１４２，１４４，１４６に接続される。また、メモリセルからのデータの読出し時、スイッチＳ０〜Ｓ３は制御回路からの制御信号によって、それぞれ、端子１４１，１４３，１４５，１４７に接続される。
【０１１２】データバス切換回路１３１０は、ＰチャネルＭＯＳトランジスタ１３１とＮチャネルＭＯＳトランジスタ１３２とから成る。ＰチャネルＭＯＳトランジスタ１３１は、スイッチＳ１とデータバスＤＢ０との間に配置され、ＮチャネルＭＯＳトランジスタ１３２は、スイッチＳ１とデータバスＤＢ１との間に配置される。また、ＰチャネルＭＯＳトランジスタ１３１およびＮチャネルＭＯＳトランジスタ１３２は、ゲート端子に語構成切換信号生成回路１２０からＨレベルまたはＬレベルの語構成切換信号ＢＥＸＣを受ける。
【０１１３】データバス切換回路１３２０は、ＰチャネルＭＯＳトランジスタ１３３とＮチャネルＭＯＳトランジスタ１３４とから成る。ＰチャネルＭＯＳトランジスタ１３３は、スイッチＳ３とデータバスＤＢ２との間に配置され、ＮチャネルＭＯＳトランジスタ１３４は、スイッチＳ３とデータバスＤＢ３との間に配置される。また、ＰチャネルＭＯＳトランジスタ１３３およびＮチャネルＭＯＳトランジスタ１３４は、ゲート端子に語構成切換信号生成回路１２０からＨレベルまたはＬレベルの語構成切換信号ＢＥＸＣを受ける。
【０１１４】スイッチＳ０は、データバスＤＢ０に接続され、スイッチＳ２はデータバスＤＢ２に接続される。入出力線Ｉ／Ｏ０〜３は、それぞれ、プリアンプ６００〜６０３およびライトドライバ７００〜７０３に接続される。
【０１１５】語構成［×１６］におけるデータの入出力について説明する。この場合、語構成切換信号生成回路１２０からＨレベルの語構成切換信号ＢＥＸＣがデータバス切換回路１３１０，１３２０へ入力される。そうすると、データバス切換回路１３１０のＰチャネルＭＯＳトランジスタ１３１はオフされ、ＮチャネルＭＯＳトランジスタ１３２はオンされてスイッチＳ１はデータバスＤＢ１に接続される。また、データ切換回路１３２０のＰチャネルＭＯＳトランジスタ１３３はオフされ、ＮチャネルＭＯＳトランジスタ１３４はオンされてスイッチＳ３はデータバスＤＢ３に接続される。
【０１１６】メモリセルからデータを読出すとき、制御回路からの制御信号によってスイッチＳ０〜Ｓ３は、それぞれ、端子１４１，１４３，１４５，１４７に接続される。プリアンプ６００は、入出力線Ｉ／Ｏ０上のデータを増幅してスイッチＳ０を介してデータバスＤＢ０へ出力する。データバスＤＢ０は、入出力インタフェース回路１０を介して入出力端子ＤＱ０へデータを出力する。プリアンプ６０１は、入出力線Ｉ／Ｏ１上のデータを増幅し、スイッチＳ１およびＮチャネルＭＯＳトランジスタ１３２を介してデータをデータバスＤＢ１へ出力する。データバスＤＢ１は、入出力インタフェース回路１０を介して入出力端子ＤＱ１へデータを出力する。プリアンプ６０２は、入出力線Ｉ／Ｏ２上のデータを増幅してスイッチＳ２を介してデータバスＤＢ２へ出力する。データバスＤＢ２は、入出力インタフェース回路１０を介して入出力端子ＤＱ２へデータを出力する。プリアンプ６０３は、入出力線Ｉ／Ｏ３上のデータを増幅し、スイッチＳ３およびＮチャネルＭＯＳトランジスタ１３４を介してデータをデータバスＤＢ３へ出力する。データバスＤＢ３は、入出力インタフェース回路１０を介して入出力端子ＤＱ３へデータを出力する。
【０１１７】メモリセルへデータを書込むとき、制御回路からの制御信号によってスイッチＳ０〜Ｓ３は、それぞれ、端子１４０，１４２，１４４，１４６に接続される。入出力端子ＤＱ０から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ０へ入力される。そして、データバスＤＢ０は、データをスイッチＳ０を介してライトドライバ７００へ入力し、ライトドライバ７００は、入出力線Ｉ／Ｏ０および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１１８】入出力端子ＤＱ１から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ１へ入力される。そして、データバスＤＢ１は、データをＮチャネルＭＯＳトランジスタ１３２およびスイッチＳ１を介してライトドライバ７０１へ入力し、ライトドライバ７０１は、入出力線Ｉ／Ｏ１および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１１９】入出力端子ＤＱ２から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ２へ入力される。そして、データバスＤＢ２は、データをスイッチＳ２を介してライトドライバ７０２へ入力し、ライトドライバ７０２は、入出力線Ｉ／Ｏ２および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１２０】入出力端子ＤＱ３から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ３へ入力される。そして、データバスＤＢ３は、データをＮチャネルＭＯＳトランジスタ１３４およびスイッチＳ３を介してライトドライバ７０３へ入力し、ライトドライバ７０３は、入出力線Ｉ／Ｏ３および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１２１】これによって、語構成［×１６］におけるメモリセルへのデータの書込み、および読出しが終了する。
【０１２２】語構成［×８］におけるデータの入出力について説明する。この場合、語構成切換信号生成回路１２０からＬレベルの語構成切換信号ＢＥＸＣがデータバス切換回路１３１０，１３２０へ入力される。そうすると、データバス切換回路１３１０のＰチャネルＭＯＳトランジスタ１３１はオンされ、ＮチャネルＭＯＳトランジスタ１３２はオフされてスイッチＳ１はデータバスＤＢ０に接続される。また、データ切換回路１３２０のＰチャネルＭＯＳトランジスタ１３３はオンされ、ＮチャネルＭＯＳトランジスタ１３４はオフされてスイッチＳ３はデータバスＤＢ２に接続される。
【０１２３】メモリセルからデータを読出すとき、制御回路からの制御信号によってスイッチＳ０〜Ｓ３は、それぞれ、端子１４１，１４３，１４５，１４７に接続される。プリアンプ６００は、入出力線Ｉ／Ｏ０上のデータを増幅してスイッチＳ０を介してデータバスＤＢ０へ出力する。データバスＤＢ０は、入出力インタフェース回路１０を介して入出力端子ＤＱ０へデータを出力する。プリアンプ６０１は、入出力線Ｉ／Ｏ１上のデータを増幅し、スイッチＳ１およびＰチャネルＭＯＳトランジスタ１３１を介してデータをデータバスＤＢ０へ出力する。データバスＤＢ０は、入出力インタフェース回路１０を介して入出力端子ＤＱ０へデータを出力する。プリアンプ６０２は、入出力線Ｉ／Ｏ２上のデータを増幅してスイッチＳ２を介してデータバスＤＢ２へ出力する。データバスＤＢ２は、入出力インタフェース回路１０を介して入出力端子ＤＱ１へデータを出力する。プリアンプ６０３は、入出力線Ｉ／Ｏ３上のデータを増幅し、スイッチＳ３およびＰチャネルＭＯＳトランジスタ１３３を介してデータをデータバスＤＢ２へ出力する。データバスＤＢ２は、入出力インタフェース回路１０を介して入出力端子ＤＱ１へデータを出力する。
【０１２４】メモリセルへデータを書込むとき、制御回路からの制御信号によってスイッチＳ０〜Ｓ３は、それぞれ、端子１４０，１４２，１４４，１４６に接続される。入出力端子ＤＱ０から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ０へ入力される。そして、データバスＤＢ０は、データをスイッチＳ０を介してライトドライバ７００、またはＰチャネルＭＯＳトランジスタ１３１およびスイッチＳ１を介してライトドライバ７０１へ入力する。ライトドライバ７００は、入出力線Ｉ／Ｏ０および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。ライトドライバ７０１は、入出力線Ｉ／Ｏ１および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１２５】入出力端子ＤＱ１から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ２へ入力される。そして、データバスＤＢ２は、データをスイッチＳ２を介してライトドライバ７０２、またはＰチャネルＭＯＳトランジスタ１３３およびスイッチＳ３を介してライトドライバ７０３へ入力する。ライトドライバ７０２は、入出力線Ｉ／Ｏ２および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。ライトドライバ７０３は、入出力線Ｉ／Ｏ３および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１２６】図１２は、語構成［×１６］における入出力端子ＤＱ０〜ＤＱ３を語構成［×８］における入出力端子ＤＱ０，１に切換える機構を示している。語構成［×１６］における入出力端子ＤＱ４〜７，ＤＱ８〜１１，ＤＱ１２〜１５も、図１２の機構と同様にして、それぞれ、語構成［×８］における入出力端子ＤＱ２，３、ＤＱ４，５、ＤＱ６，７に切換えられる。したがって、語構成切換回路１３０は、１２個のスイッチと、データバス切換回路１３１０，１３２０と同じ構成を有する６個のデータ切換回路とをさらに含む。そして、これらの１２個のスイッチと６個のデータバス切換回路とが用いられて語構成［×１６］、および語構成［×８］において各メモリセルへデータの書込みおよび読出しが行なわれる。
【０１２７】図１３を参照して、語構成が語構成［×１６］から語構成［×４］へ切換えられるときの機構について説明する。この場合、語構成切換回路１３０に代えて語構成切換回路１３０Ａが用いられる。語構成切換回路１３０Ａは、語構成切換回路１３０にデータバス切換回路１３３０を追加したものである。データバス切換回路１３３０は、ＰチャネルＭＯＳトランジスタ１３５とＮチャネルＭＯＳトランジスタ１３６とから成る。ＰチャネルＭＯＳトランジスタ１３５は、スイッチＳ２とデータバスＤＢ０との配置され、ＮチャネルＭＯＳトランジスタ１３６は、スイッチＳ２とデータバスＤＢ２との間に配置される。また、ＰチャネルＭＯＳトランジスタ１３５およびＮチャネルＭＯＳトランジスタ１３６は、ゲート端子に語構成切換信号生成回路１２０からの語構成切換信号ＢＥＸＣを受ける。なお、この場合、データバス切換回路１３２０のＰチャネルＭＯＳトランジスタ１３３はスイッチＳ３とデータバスＤＢ０との間に配置される。その他は、語構成切換回路１３０と同じである。
【０１２８】語構成［×１６］におけるデータの入出力について説明する。この場合、語構成切換信号生成回路１２０からＨレベルの語構成切換信号ＢＥＸＣがデータバス切換回路１３１０，１３２０，１３３０へ入力される。そうすると、データバス切換回路１３１０のＰチャネルＭＯＳトランジスタ１３１はオフされ、ＮチャネルＭＯＳトランジスタ１３２はオンされてスイッチＳ１はデータバスＤＢ１に接続される。また、データ切換回路１３２０のＰチャネルＭＯＳトランジスタ１３３はオフされ、ＮチャネルＭＯＳトランジスタ１３４はオンされてスイッチＳ３はデータバスＤＢ３に接続される。さらに、データバス切換回路１３３０のＰチャネルＭＯＳトランジスタ１３５はオフされ、ＮチャネルＭＯＳトランジスタ１３６はオンされてスイッチＳ２はデータバスＤＢ２に接続される。
【０１２９】メモリセルからデータを読出すとき、制御回路からの制御信号によってスイッチＳ０〜Ｓ３は、それぞれ、端子１４１，１４３，１４５，１４７に接続される。プリアンプ６００は、入出力線Ｉ／Ｏ０上のデータを増幅してスイッチＳ０を介してデータバスＤＢ０へ出力する。データバスＤＢ０は、入出力インタフェース回路１０を介して入出力端子ＤＱ０へデータを出力する。プリアンプ６０１は、入出力線Ｉ／Ｏ１上のデータを増幅し、スイッチＳ１およびＮチャネルＭＯＳトランジスタ１３２を介してデータをデータバスＤＢ１へ出力する。データバスＤＢ１は、入出力インタフェース回路１０を介して入出力端子ＤＱ１へデータを出力する。プリアンプ６０２は、入出力線Ｉ／Ｏ２上のデータを増幅してスイッチＳ２およびＮチャネルＭＯＳトランジスタ１３６を介してデータバスＤＢ２へ出力する。データバスＤＢ２は、入出力インタフェース回路１０を介して入出力端子ＤＱ２へデータを出力する。プリアンプ６０３は、入出力線Ｉ／Ｏ３上のデータを増幅し、スイッチＳ３およびＮチャネルＭＯＳトランジスタ１３４を介してデータをデータバスＤＢ３へ出力する。データバスＤＢ３は、入出力インタフェース回路１０を介して入出力端子ＤＱ３へデータを出力する。
【０１３０】メモリセルへデータを書込むとき、制御回路からの制御信号によってスイッチＳ０〜Ｓ３は、それぞれ、端子１４０，１４２，１４４，１４６に接続される。入出力端子ＤＱ０から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ０へ入力される。そして、データバスＤＢ０は、データをスイッチＳ０を介してライトドライバ７００へ入力し、ライトドライバ７００は、入出力線Ｉ／Ｏ０および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１３１】入出力端子ＤＱ１から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ１へ入力される。そして、データバスＤＢ１は、データをＮチャネルＭＯＳトランジスタ１３２およびスイッチＳ１を介してライトドライバ７０１へ入力し、ライトドライバ７０１は、入出力線Ｉ／Ｏ１および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１３２】入出力端子ＤＱ２から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ２へ入力される。そして、データバスＤＢ２は、データをＮチャネルＭＯＳトランジスタ１３６およびスイッチＳ２を介してライトドライバ７０２へ入力し、ライトドライバ７０２は、入出力線Ｉ／Ｏ２および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１３３】入出力端子ＤＱ３から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ３へ入力される。そして、データバスＤＢ３は、データをＮチャネルＭＯＳトランジスタ１３４およびスイッチＳ３を介してライトドライバ７０３へ入力し、ライトドライバ７０３は、入出力線Ｉ／Ｏ３および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１３４】これによって、語構成［×１６］におけるメモリセルへのデータの書込み、および読出しが終了する。
【０１３５】語構成［×４］におけるデータの入出力について説明する。この場合、語構成切換信号生成回路１２０からＬレベルの語構成切換信号ＢＥＸＣがデータバス切換回路１３１０，１３２０，１３３０へ入力される。そうすると、データバス切換回路１３１０のＰチャネルＭＯＳトランジスタ１３１はオンされ、ＮチャネルＭＯＳトランジスタ１３２はオフされてスイッチＳ１はデータバスＤＢ０に接続される。また、データ切換回路１３２０のＰチャネルＭＯＳトランジスタ１３３はオンされ、ＮチャネルＭＯＳトランジスタ１３４はオフされてスイッチＳ３はデータバスＤＢ０に接続される。さらに、データバス切換回路１３３０のＰチャネルＭＯＳトランジスタ１３５はオンされ、ＮチャネルＭＯＳトランジスタ１３６はオフされてスイッチＳ２は、データバスＤＢ０に接続される。
【０１３６】メモリセルからデータを読出すとき、制御回路からの制御信号によってスイッチＳ０〜Ｓ３は、それぞれ、端子１４１，１４３，１４５，１４７に接続される。プリアンプ６００は、入出力線Ｉ／Ｏ０上のデータを増幅してスイッチＳ０を介してデータバスＤＢ０へ出力する。データバスＤＢ０は、入出力インタフェース回路１０を介して入出力端子ＤＱ０へデータを出力する。プリアンプ６０１は、入出力線Ｉ／Ｏ１上のデータを増幅し、スイッチＳ１およびＰチャネルＭＯＳトランジスタ１３１を介してデータをデータバスＤＢ０へ出力する。データバスＤＢ０は、入出力インタフェース回路１０を介して入出力端子ＤＱ０へデータを出力する。プリアンプ６０２は、入出力線Ｉ／Ｏ２上のデータを増幅してスイッチＳ２およびＰチャネルＭＯＳトランジスタ１３５を介してデータバスＤＢ０へ出力する。データバスＤＢ０は、入出力インタフェース回路１０を介して入出力端子ＤＱ０へデータを出力する。プリアンプ６０３は、入出力線Ｉ／Ｏ３上のデータを増幅し、スイッチＳ３およびＰチャネルＭＯＳトランジスタ１３３を介してデータをデータバスＤＢ０へ出力する。データバスＤＢ０は、入出力インタフェース回路１０を介して入出力端子ＤＱ０へデータを出力する。
【０１３７】メモリセルへデータを書込むとき、制御回路からの制御信号によってスイッチＳ０〜Ｓ３は、それぞれ、端子１４０，１４２，１４４，１４６に接続される。入出力端子ＤＱ０から入力されたデータは、入出力インタフェース回路１０を介してデータバスＤＢ０へ入力される。そして、データバスＤＢ０は、データをスイッチＳ０を介してライトドライバ７００へ、またはＰチャネルＭＯＳトランジスタ１３１およびスイッチＳ１を介してライトドライバ７０１へ、またはＰチャネルＭＯＳトランジスタ１３５およびスイッチＳ２を介してライトドライバ７０２へ、またはＰチャネルＭＯＳトランジスタ１３３およびスイッチＳ３を介してライトドライバ７０３へ入力する。ライトドライバ７００は、入出力線Ｉ／Ｏ０および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。ライトドライバ７０１は、入出力線Ｉ／Ｏ１および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。ライトドライバ７０２は、入出力線Ｉ／Ｏ２および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。ライトドライバ７０３は、入出力線Ｉ／Ｏ３および入出力Ｉ／Ｏ８０を介して、活性化されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータを書込む。
【０１３８】図１３は、語構成［×１６］における入出力端子ＤＱ０〜ＤＱ３を語構成［×４］における入出力端子ＤＱ０に切換える機構を示している。語構成［×１６］における入出力端子ＤＱ４〜７，ＤＱ８〜１１，ＤＱ１２〜１５も、図１３の機構と同様にして、それぞれ、語構成［×８］における入出力端子ＤＱ１，ＤＱ２，ＤＱ３に切換えられる。したがって、語構成切換回路１３０Ａは、１２個のスイッチと、データ切換回路１３１０，１３２０，１３３０と同じ構成を有する９個のデータ切換回路とをさらに含む。そして、これらの１２個のスイッチと９個のデータバス切換回路とが用いられて語構成［×１６］、および語構成［×４］において各メモリセルへデータの書込みおよび読出しが行なわれる。
【０１３９】図１２および１３を参照して、語構成［×１６］と語構成［×４］との切換え、および語構成［×１６］と語構成［×４］との切換えについて説明したが、同様にして語構成［×８］と語構成［×４］との切換えも行なうことができる。
【０１４０】再び、図８を参照して、半導体記憶装置２００のテストを行なう場合、テスト装置は半導体記憶装置２００へ固定コマンドＫＣＢ、およびアドレス信号Ａ０〜Ａｎ−１を出力する。この場合、テスト装置は、語構成切換モードへの移行を指示するコマンドＫＣＢ１と、語構成［×１６］から語構成［×８］への切換えを指示するパターン［１１１０１１０１］から成るコマンドＫＣＢ２とを半導体記憶装置２００へ出力する。
【０１４１】入出力インタフェース回路１０は、入力したアドレス信号Ａ０〜Ａｎ−１を行デコーダ３０および列デコーダ７０へ出力し、コマンドＫＣＢ１，２から成る固定コマンドＫＣＢを語構成切換信号生成回路１２０へ出力する。
【０１４２】行デコーダ３０は、アドレス信号Ａ０〜Ａｎ−１をデコードし、そのデコードした行アドレスをワード線ドライバ４０へ出力する。ワード線ドライバ４０は、入力された行アドレスに対応するワード線Ｗ１〜Ｗｎを活性化する。列デコーダ７０は、アドレス信号Ａ０〜Ａｎ−１をデコードし、そのデコードした列アドレスを入出力Ｉ／Ｏ８０へ出力する。入出力Ｉ／Ｏ８０は、入力された列アドレスに対応するビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを入出力線Ｉ／Ｏと接続する。
【０１４３】語構成切換信号生成回路１２０は、上述した方法によってＬレベルの語構成切換信号ＢＥＸＣを生成し、Ｌレベルの語構成切換信号ＢＥＸＣを語構成切換回路１３０へ出力する。語構成切換回路１３０は、上述した方法によって半導体記憶装置２００の語構成を語構成［×１６］から語構成［×８］へ切換える。
【０１４４】テスト装置は、テスト時の書込みデータを半導体記憶装置２００へ出力する。入出力インタフェース回路１０は、書込みデータをデータバスＤＢ０〜７および語構成切換回路１３０を介してライトドライバ７０Ａへ入力する。ライトドライバ７０Ａは、入出力線Ｉ／Ｏを介して、入出力線Ｉ／Ｏと接続されたビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに書込みデータを出力する。そして、活性化されたワード線Ｗ１〜Ｗｎとビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとによって語構成［×８］において各メモリセルにデータが書込まれる。
【０１４５】各メモリセルへのデータの書込みが終了すると、各メモリセルからのデータの読出しが行なわれる。アドレス信号Ａ０〜Ａｎ−１が半導体記憶装置２００に入力され、行アドレスに対応するワード線Ｗ１〜Ｗｎ、および列アドレスに対応するビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍが選択されるまでの動作は、データの書込み時と同じである。
【０１４６】センスアンプ９０は、活性化されたワード線Ｗ１〜Ｗｎとビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとによって各メモリセルから読出された読出しデータを増幅し、入出力Ｉ／Ｏ８０によって接続された入出力線Ｉ／Ｏに増幅したデータを出力する。プリアンプ６０は、入出力線Ｉ／Ｏ上の読出しデータをさらに増幅し、上述した方法によってデータバスＤＢ０〜７へ増幅した読出しデータを出力する。そして、入出力インタフェース回路１０は、データバスＤＢ０〜７からの読出しデータを入出力端子ＤＱ０〜７へ出力する。テスト装置は、入出力端子ＤＱ０〜７から出力された読出しデータを書込みデータと比較することによって各メモリセルのテストを行なう。
【０１４７】これによって、語構成［×８］におけるテスト動作は終了する。語構成を語構成［×１６］から［×８］へ切換えることによって、テスト装置に接続される入出力端子は１６ピンから８ピンへと半分に減少するので、より多くの半導体記憶装置のテストを同時に行なうことができる。語構成［×８］におけるテストでも、同時にテストできる半導体記憶装置の数が少ない場合は、語構成を語構成［×１６］から語構成［×４］へ切換えて半導体記憶装置２００のテストを行なうことができる。これによって、さらに、より多くの半導体記憶装置のテストを同時に行なうことができる。
【０１４８】なお、語構成を語構成［×１６］から語構成［×８］または語構成［×４］へ切換えて半導体記憶装置２００のテストを行なっても、上述したように全てのメモリセルへのデータの書込みおよび読出しを行なうことができるので、テストの品質が低下することがない。
【０１４９】上述したように、テストモード時に半導体記憶装置２００の語構成を通常使用時の語構成よりも少ない語構成に切換えてテストを行なうことができるが、これに限らず、通常使用時においても語構成を語構成［×１６］から語構成［×８］または語構成［×４］に切換えて半導体記憶装置２００を使用することも、勿論、可能である。この場合、語構成を切換えるためのバイトピンを、別途、半導体記憶装置２００に設ける必要がないので、ピン数を少なくして語構成を切換えられる半導体記憶装置を作製できる。
【０１５０】なお、半導体記憶装置２００においては、プリアンプ６０、ライトドライバ７０Ａ、入出力Ｉ／Ｏ８０、センスアンプ９０、および語構成切換回路１３０は、入出力回路１５０を構成する。
【０１５１】実施の形態２によれば、半導体記憶装置の語構成を通常使用時の語構成よりも少なくしてテストを行なうので、テスト装置のテストピンが半導体記憶装置のデータピンよりも少ない場合でも、品質を低下させずに半導体記憶装置のテストを行なうことができる。
【０１５２】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５３】
【発明の効果】本発明によれば、テスト装置から半導体記憶装置へ通常使用時よりも少ないアドレス信号が入力され、入力されなかったアドレス信号用の論理信号は半導体記憶装置の内部で生成されるので、テスト装置のテストピンが半導体記憶装置のアドレスピンよりも少ない場合でも、品質を低下させずに半導体記憶装置のテストを行なうことができる。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【出願日】 平成１２年８月１０日（２０００．８．１０）
【代理人】 【識別番号】１０００６４７４６
【弁理士】
【氏名又は名称】深見 久郎 （外４名）
【公開番号】 特開２００２−５６６９６（Ｐ２００２−５６６９６Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２４２１４８（Ｐ２０００−２４２１４８）