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【発明の名称】 同期型半導体記憶装置
【発明者】 【氏名】川口 一昭

【氏名】大島 成夫

【氏名】阿部 克巳
【要約】 【課題】FCRAM のコマンド体系において、従来のSDRAM/DDR-SDRAM で使用されている連続したテストモードサイクルによるキーエントリを使用したテストモードエントリ方法を実現する。

【解決手段】FCRAM において、コマンド検知回路で生成されたモードレジスタセット検知信号bMSET とアドレス信号入力の任意の１ビットVA<7> の検知信号AILTC<7>を受け、信号AILTC<7>の論理レベルに応じてモードレジスタセットまたはテストモードエントリを切り換える。このテストモードエントリ回路において信号bMSET をクロックに同期した連続したサイクルで受ける際、第２のコマンドの連続した入力をテストモードエントリ時のみ可能にするイネーブル制御信号bMSETENBを生成するテストモードエントリコントローラ191 〜193 を設けた。
【特許請求の範囲】
【請求項１】 マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを有し、外部クロック信号に同期して設定される複数のコマンドのうち、リードコマンドに応じて前記メモリセルから情報を読み出す読み出し動作およびライトコマンドに応じて前記メモリセルに情報を書き込む書き込み動作がそれぞれ可能なメモリ部と、外部クロック信号に同期して第１のコマンドおよび第２のコマンドが順に入力し、前記第１のコマンドでリードアクティブかライトアクティブかを検知し、前記第１のコマンドがライトアクティブである場合には第２のコマンドがライトコマンドかオートリフレッシュコマンドかを検知し、前記第１のコマンドがリードアクティブである場合には第２のコマンドがリードコマンドかモードレジスタセットかを検知して検知信号を生成するコマンド検知回路と、前記コマンド検知回路で生成されたモードレジスタセット検知信号とアドレス信号入力の任意の１ビットの検知信号を受け、前記１ビットの検知信号の論理レベルに応じてモードレジスタセットまたはテストモードエントリを切り換えるテストモードエントリ回路とを具備することを特徴とする同期型半導体記憶装置。
【請求項２】 前記テストモードエントリ回路において前記モードレジスタセット検知信号をクロックに同期した連続したサイクルで受ける際、前記第２のコマンドの連続した入力を前記テストモードエントリ時のみ可能にするイネーブル制御信号bMSETENBを活性化するテストモードエントリコントローラを具備することを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項３】 前記テストモードエントリコントローラは、前記第１のコマンドとしてリードアクティブが入力されることによって活性化された第１の信号bCOLACTRU が入力し、これをクロックの半周期だけシフトした第２の信号bCOLACTRUDを生成するシフト回路と、所定の２ビットのバンクアドレスVBS<0,1>を各々１／２クロック期間または１クロック期間中ラッチした第３の信号BSILTC<0,1> と、前記アドレス信号入力の任意の１ビットを１／２クロック期間または１クロック期間中ラッチした第４の信号AILTC<7>と、前記第２のコマンドとしてモードレジスタセットMRS あるいはエクステンデイッドモードレジスタセットEMRSあるいはテストモードエントリのコマンドが入力されることによって活性化される第５の信号bMSET が入力し、これらの第３〜第５の入力信号をクロックに同期して検知し、第６の信号bMRRSTを出力するセカンドコマンド検知回路と、前記第２の信号bCOLACTRUDがセット入力となり、前記第６の信号bMRRSTおよび前記テストモードエントリ回路からのテストモード正常終了信号bTMOUTがリセット入力となり、前記コマンド検知回路および前記テストモードエントリ回路を制御するためのイネーブル制御信号bMSETENBを出力するラッチ回路とを具備することを特徴とする請求項２記載の同期型半導体記憶装置。
【請求項４】 前記コマンド検知回路は、モードレジスタセット、エクステンデイッドモードレジスタセット、テストモードエントリのコマンドを検知して半クロック期間中モードレジスタセット検知信号bMSET を活性状態に保持し、２ビットのバンクアドレスVBS<0,1>を回路内部で各々１／２クロック期間または１クロック期間中ラッチし、エクステンンデイッドモードレジスタセットとモードレジスタセット（テストモードエントリを含む）の切り替えを制御するための２ビットの信号BSILTC<0,1>を出力し、アドレス信号入力の１ビットVA<7> を回路内部で１／２クロック期間または１クロック期間中ラッチし、モードレジスタセットとテストモードエントリの切り替えを制御するための１ビットの信号AILTC<7>を出力し、テストモードエントリに際しては前記モードレジスタセット検知信号bMSET に同期してテストモードエントリ信号MSETTMを連続したサイクルに出力し、前記テストモードエントリ回路は、前記コマンド検知回路からテストモードエントリ信号MSETTMを受ける連続したテストモードサイクルにおいて前記コマンド検知回路から所定のシーケンスで所定の入力を受けてテストモードエントリ動作を行い、前記所定のシーケンスの順序が入れ替わった場合および前記所定の入力の途中でノーオペレーション信号が入力された場合にはリセットされ、前記所定のシーケンスおよび所定の入力が正常に行われた場合にはテストモードエントリ正常終了信号bTMOUTを活性化することを特徴とする請求項２または３記載の同期型半導体記憶装置。
【請求項５】 前記テストモードエントリ回路は、前記連続したサイクルにおけるテストモードエントリ中にモードレジスタセットコマンドMRS が入力された場合には、前記テストモードエントリコントローラのイネーブル制御信号bMSETENBをリセットし、リセット後のサイクルでは前記第１のコマンドのみの入力を可能にしていることを特徴とする請求項４記載の同期型半導体記憶装置。
【請求項６】 前記テストモードエントリ回路は、前記連続したサイクルにおけるテストモードエントリ中にエクステンデイッドモードレジスタセットコマンドEMRSが入力された場合には、前記テストモードエントリコントローラのイネーブル制御信号bMSETENBをリセットし、リセット後のサイクルでは前記第１のコマンドのみを入力可能にしていることを特徴としている請求項４記載の同期型半導体記憶装置。
【請求項７】 前記テストモードエントリ回路は、前記連続したサイクルにおけるテストモードエントリ中にローワアドレスラッチコマンドLAL が入力された場合には、前記テストモードエントリコントローラのイネーブル制御信号bMSETENBをリセットし、リセット後のサイクルでは前記第１のコマンドのみを入力可能にしていることを特徴としている請求項４記載の同期型半導体記憶装置。
【請求項８】 前記メモリセルは、１キャパシタ・１トランジスタ型のダイナミック型メモリセルであることを特徴とする請求項１乃至７のいずれか１項に記載の同期型半導体記憶装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、同期型半導体記憶装置に係り、特にメモリセルアレイからのランダムなデータの読み書きを高速に行う機能を有する高速ランダムサイクル方式同期型半導体メモリ（FCRAM ）に関するもので、例えば高速サイクル型のシンクロナスDRAM（SDR-FCRAM ）、さらにその２倍のデータ転送レートを実現するダブルデータレート型のシンクロナスDRAM（DDR-FCRAM ）などに使用される。
【０００２】
【従来の技術】DRAM（ダイナミック型ランダムアクセスメモリ）をSRAM（スタティック型ランダムアクセスメモリ）並のデータアクセスに高速化し、高いクロック周波数による高いデータバンド幅（＝単位時間当たりのデータバイト数）を得るためにシンクロナスDRAM（SDRAM と記す）が発案されている。このSDRAM は、既に4M/16MDRAM世代より実用化され、現在の64M 世代では全てのDRAM使用量の大部分をSDRAMが占めている。最近では、SDRAM をさらに高速化するため、従来の２倍のデータレートで動作するダブルデータレートSDRAM （DDR-SDRAM と記す）が提案され、製品化が進められている。
【０００３】SDRAM のデータレートの高速化、即ちバンド幅の向上が進む一方で、メモリコアのセルデータのランダムアクセス、即ちローアクセスが変化した異なる行アドレス（ローアドレス）からのデータアクセスの高速化は、DRAM特有の破壊読出しと増幅動作、さらに次のコアアクセスに先立つプリチャージ動作に一定の時間（＝コアレーテンシと称する）を必要とする。このため、コアのサイクルタイム（＝ランダムサイクルタイム＝tRC ）の大幅な高速化が困難であった。
【０００４】この問題を解決するため、コアのアクセスおよびプリチャージ動作をパイプライン化し、従来のSDRAM のtRC を1/2 以下に短縮した高速サイクル（Fast Cycle) RAM （以後、FCRAM と記す）が" a 20ns Random Access Pipelined OperatingDRAM "(VLSI Symp. 1998) により提案されている。このようなFCRAM は、ランダムデータを高速に転送するようなネットワークの分野で従来のSRAMが用いられてきたランスイッチ（LAN Switch）やルーターなどを中心に、その製品化が始まろうとしている。
【０００５】上記FCRAM におけるデータ読み出しの基本システムについては、特願平9-145406号、特願平9-215047号および特願平9-332739号を基礎出願とする国際出願（国際公開番号）W098/56004に記載されている。
【０００６】一方、本願出願人は、特願平11-373531 号の「半導体記憶装置およびそのデータ読み出し方法」により、FCRAM のデータ読み出し方法を提案した。
【０００７】ここで、上記提案に係る特願平11-373531 号によって定義されているFCRAM の基本動作であるコマンド体系について説明する。
【０００８】図１０は、FCRAM で使用されているコマンドの状態図であり、第１のコマンド（ファーストコマンド：1st Command ）と第２のコマンド（セカンドコマンド：2nd Command ）の組み合わせよりコマンドを決定する様子を示している。
【０００９】図１１は、図１０のコマンド入力に対応したPin （ピン）入力を示した表（ファンクションテーブル）である。
【００１０】上記FCRAM の回路内部動作を制御するコマンドを入力するために、FCRAM に設けられている外部端子（ピン）のうちの/CS （チップセレクト）、FN（ローアドレスストローブ）の２つのみを使用している。この２ピンのみを使用して１サイクルのコマンド入力で多くのコマンドを確定するのは不可能であるので、第１のコマンドと第２のコマンドの組み合わせによりコマンドを確定することにより、/CS ピンとFNピンの２ピンのみでのコマンド確定を可能にしている。
【００１１】図１０におけるライトアクティブコマンド（Write with Auto-Close ）WRA およびリードアクティブコマンド（Read with Auto-Close）RDA が第１のコマンドであり、ローワアドレスラッチコマンドLAL （= Lower Address Latch ）、モードレジスタセットコマンドMRS （= Mode Register Set ）およびオートリフレッシュコマンドREF （= Auto Refresh）が第２のコマンドである。
【００１２】図１１に示すように、第１のコマンドでは/CS ピンが"L" であり、FNピンが"H"の時はRDA 、FNピンが"L" の時はWRA を入力する。また、第２のコマンドでは、/CS ピンが"H" の時はLAL 、/CS ピンが"L" の時はMRS 、REF を入力する。
【００１３】即ち、図１０に示すように、待機状態（STANDBY ）の次の第１のコマンドと第２のコマンドの入力において、リードコマンドRDA あるいはライトコマンドWRAを直接与える。図１１に示したテーブルから明らかなように、/CS ピンを"L" レベルにした時にコマンド入力を受け付け、リードとライトのコマンドの区別は、コマンドの種類を定義するFNピンを追加し、このFNピンに与えられた信号のレベルにより行う。この例では、リードであればFNピンを"H" レベルにセット、ライトであればFNピンを"L" レベルにセットする。
【００１４】また、前記第１コマンドで、センスアンプの分割デコード用のローアドレスも与えることができる。但し、パッケージのピン数に制限があるため、既存の制御ピンをアドレスピンとして転用し、ピン数の増加を抑えている。この例では、FCRAM における/WE （ライトイネーブル）ピンおよび/CAS（カラムアドレスストローブ）ピンをアドレスピンA13 、A14 として転用している。これにより、センスアンプのデコードを増やし、活性化するセンスアンプの数を限定するという長所を損なうことはない。
【００１５】図１２は、/WE 、/CASピンをアドレスピンとして転用した方式に基づくDDR-FCRAM のパッケージ（本例では、JEDEC で標準化された66ピンのTSOPパッケージ）のピン割当てをDDR-SDRAM のピン割当てと対比して示す。ここで、第１のコマンドで取り込むアドレスをアッパーアドレスUA、第２のコマンドで取り込むアドレスをロワーアドレスLAと称している。
【００１６】まず、第１のコマンドのクロックの立ち上がりエッジで、/WE ，/CASおよびアドレスピンから同時に与えられたアッパーアドレスUAを取り込み、第１のコマンドがリードであればこの行アドレスにしたがってワード線WLを選択し、メモリセルMCからのデータをビット線対BLn ，/BLnに読み出し、これをビット線センスアンプS/A で増幅する。第１のコマンド入力によってここまでの動作が完了する。なお、図１２において、/WE と/CASはアドレス入力によって変化する。/RASはFNによって変化する。
【００１７】次に、上記第１のコマンドの入力から１クロックサイクル後に、第２のコマンドとしてローワアドレスラッチコマンドLAL 、モードレジスタセットコマンドMRS 、オートリフレッシュコマンドREF のいずれかを入力する。
【００１８】／CSピンを"H" レベルにセットして、アドレスピンからカラムアドレスCAO-j（ロワーアドレスLA）を取り込んだ場合には、第２のコマンドは、カラムアドレスを取り込むだけで済み、これに対応したカラム選択線CSL を選択し、第１のコマンドからビット線センスアンプS/A で増幅されたデータをデータ線MDQ 対に転送し、再びDQリードバッファDQRBで増幅し、最後に出力ピンDQからデータを出力する。
【００１９】上述したような動作を実現するコマンドデコーダは、例えば図１３乃至図１５に示すように、コマンドデコーダコントローラ、第１のコマンド（アッパーコマンド）用のデコーダおよび第２のコマンド（ロワーコマンド）用のデコーダで構成する。
【００２０】図１３は、コマンドデコーダの動作を制御するためのコマンドデコーダコントローラの具体的な構成例を示す回路図である。図１４は、コマンドデコーダにおけるアッパー側のコマンドデコーダ、図１５は、コマンドデコーダにおけるロワー側のコマンドデコーダの具体的な構成例を示す回路図である。
【００２１】図１３に示すコマンドデコーダコントローラは、インバータ1 〜11、クロックドインバータ12〜17、ナンドゲート18〜21およびノアゲート28からなる。
【００２２】外部入力クロックを内部でバッファリングした信号CLKIN は、インバータ3 で反転されて信号bCLKINとなり、この信号bCLKINはインバータ4 で反転される。
【００２３】外部入力／CSを内部でバッファリングした信号bCSIN は、前記信号CLKIN/bCLKINで制御されるクロックドインバータ12に入力する。このクロックドインバータ12の出力端には、インバータ1 の入力端が接続され、このインバータ1 の出力端は、前記信号bCLKINおよびCLKIN で制御されるクロックドインバータ13の入力端に接続されるとともに、ノアゲート22およびナンドゲート18のそれぞれ一方の入力端に接続される。
【００２４】上記ノアゲート22は、他方の入力端に前記信号bCLKINが入力し、上記ノアゲート22の出力はインバータ2 により反転されて信号bCSLTCとなる。この信号bCSLTCは、外部入力/CAS（FN）を内部でバッファリングし、半クロックラッチした信号である。
【００２５】また、前記ナンドゲート18は、他方の入力端にインバータ4 の出力が入力し、上記ナンドゲート18の出力はインバータ5 により反転されて信号NOPLTCとなる。
【００２６】一方、RDA コマンドが入力されたことを表わす信号bCOLACTRU およびWRA コマンドが入力されたことを表わす信号bCOLACTWU は、ナンドゲート19に入力する。このナンドゲート19の出力は、信号bCK/CKで活性化制御されるクロックドインバータ14に入力する。ここで、信号CKは、外部入力クロックを内部でバッファリングした信号CLKIN と同等の信号、信号bCK は上記信号CLKIN の反転信号bCLKINと同等の信号である。
【００２７】上記クロックドインバータ14の出力端には、インバータ6 の入力端が接続され、このインバータ6 の出力端には、前記信号CK/bCKで活性化制御されるクロックドインバータ15の入力端が接続され、このクロックドインバータ15の出力端には、前記インバータ6 の入力端が接続される。上記インバータ6 の出力端には、前記信号CK/bCKで制御されるクロックドインバータ16の入力端が接続される。このクロックドインバータ16の出力端には、インバータ7 の入力端が接続され、このインバータ7 の出力端には、前記信号bCK/CKで活性化制御されるクロックドインバータ17の入力端が接続され、このクロックドインバータ17の出力端には、前記インバータ7 の入力端が接続される。そして、前記インバータ6 の出力は、三段のインバータ8 、9 、10を経て信号bACTUDSBとなる。
【００２８】さらに、信号bCOLACTRU はナンドゲート20の一方の入力端に入力し、信号bCOLACTWU はナンドゲート21の一方の入力端に入力する。そして、上記ナンドゲート20の他方の入力端には前記ナンドゲート21の出力端が接続され、このナンドゲート21の他方の入力端には前記ナンドゲート20の出力端が接続される。そして、上記ナンドゲート20の出力は、信号PCREADとなり、さらにインバータ11により反転されて信号PCWRITE となる。
【００２９】図１４に示すアッパー側のコマンドデコーダは、インバータ31〜36、ナンドゲート37およびノアゲート38からなる。
【００３０】信号bCSLTCは、図１３に示したコマンドデコーダコントローラから入力し、インバータ31に入力する。bRASLTC は、外部入力/RAS（FN）を内部でバッファリングし、半クロックラッチした信号であり、インバータ34に入力する。
【００３１】上記インバータ31の出力、前記インバータ34の出力および図１３に示したコマンドデコーダコントローラからの入力信号bACTUDSBはナンドゲート37に入力する。このナンドゲート37の出力は、二段のインバータ32、33を経て信号bCOLACTWUとなる。また、前記入力信号bACTUDSBはインバータ35に入力し、このインバータ35の出力、前記インバータ34の出力および前記信号bCSLTCはノアゲート38に入力する。このノアゲート38の出力は、インバータ36を経て信号bCOLACTRU となる。
【００３２】一方、図１５に示すロワー側のコマンドデコーダは、インバータ40〜48、ナンドゲート49〜52およびノアゲート53、54からなる。
【００３３】信号NOPLTCは、図１３に示したコマンドデコーダコントローラから入力し、ナンドゲート49、50のそれぞれ一方の入力となる。信号bCSLTCは、図１３に示したコマンドデコーダコントローラから入力し、インバータ44に入力し、このインバータ44の出力はナンドゲート51、52のそれぞれ一方の入力となる。
【００３４】信号bACTUDSBおよびPCWRITE は、図１３に示したコマンドデコーダコントローラからノアゲート53に入力し、このノアゲート53の出力は前記ナンドゲート49、51のそれぞれ他方の入力となる。
【００３５】信号bACTUDSBおよびPCREADは、図１３に示したコマンドデコーダコントローラからノアゲート54に入力し、このノアゲート54の出力は前記ナンドゲート50、52のそれぞれ他方の入力となる。
【００３６】前記ナンドゲート49の出力は、二段のインバータ40、41を経て信号bCOLACTRとなる。この信号bCOLACTRは、リードコマンドRDA の次のクロックサイクルでローワアドレスラッチコマンドLAL が入力されたことを表わす信号である。
【００３７】前記ナンドゲート50の出力は、二段のインバータ42、43を経て信号bCOLACTWとなる。この信号bCOLACTWは、ライトコマンドWRA の次のクロックサイクルでコマンドLAL が入力されたことを表わす信号である。
【００３８】前記ナンドゲート51の出力は、二段のインバータ45、46を経て信号bMSET となる。この信号bMSET は、コマンドRDA の次のクロックサイクルでコマンドMRS が入力されたことを表わす信号である。
【００３９】前記ナンドゲート52の出力は、二段のインバータ47、48を経て信号bREFR となる。この信号bREFR は、コマンドWRA の次のクロックサイクルでコマンドREF が入力されたことを表わす信号である。
【００４０】次に、上記図１３乃至図１５に示した回路の動作について図１６に示すタイミングチャートを参照しながら説明する。
【００４１】まず、第１のコマンド入力では、／CSピンの電位VBCSと／RAS ピンの電位VBRAS の状態に応じて信号bCSLTCと信号bRASLTC が遷移し、信号bCOLACTWU もしくは信号bCOLACTRU （図１６では前者）が"L" レベルになる。この時、コントローラ内の信号PCWRITE か信号PCREADのうち対応する側が"H" レベルとなる。また、第１コマンドが入力してからのクロック信号CKの立ち下がりから、信号bACTUDSBが１クロックサイクルだけ"L" レベルになって、次の第２のコマンドの受け付けを可能とする。また、信号NOPLTCは、クロック信号CKの立ち上がりのタイミングで信号bCSIN が"H" レベル、即ち、NOP (No Operation)であることを検知する信号であり、第２のコマンド入力でLAL が入力された場合には、信号NOPLTCが"H" レベルになり、且つ、信号bACTUDSBが"L" レベル、信号PCWRITE が"H" レベル（＝PCREADが"L" レベル）の３つの条件で信号bCOLACTWが"L" レベルになり、WRA コマンド後のコマンドLAL が入力されたことを検知することができる。この時、信号PCWRITE が"L" レベル（＝PCREADが"H" レベル）であれば、RDA コマンド後のコマンドLAL が入力されたことを検知することができる。つまり、リード／ライト別にコマンドLAL を検知することができる。
【００４２】さらに、第２のコマンド入力でREF 、もしくはMRS （これらの違いは第１のコマンドがWRA かRDA かによる）が入力された場合には、信号bCSLTCが"L" レベルになって、且つ、信号bACTUDSBが"L" レベル、また、FCREAD／FCWRITE の状態に応じて信号bREFR と信号bMSET が"L" レベルになる。また、同時に、この場合には、チップ選択ピン／CSが"L" レベルであるので、第１のコマンド用のコマンドデコーダが動作しないように、信号bACTUDSBを入力して動作を停止させている。
【００４３】上記のような動作により、下記（Ａ），（Ｂ）のような効果が得られる。
【００４４】（Ａ）第１のコマンドでリード／ライトを確定するので、ローアドレスの取り込みと同時に、周辺回路の動作開始のみならず、メモリコアの動作も開始でき、第２のコマンドからメモリコアの動作開始を判断するよりもランダムアクセス開始が早くなり、ランダムアクセスタイムtRACが自動的に１サイクル早くなる。
【００４５】（Ｂ）第１のコマンドでリード／ライトが確定するので、第２のコマンドではロワーアドレスLAを取り込むだけでよい。従って、カラム選択線CSL を選択してデータを出力する過程は従来よりも早くなり、ランダムアクセスタイムtRACの高速化と、データを早期に周辺に転送終了することにより、ワード線WLのリセットからビット線BLのプリチャージの前倒しが可能、即ち、ランダムサイクルタイムtRC の高速化の両方が実現できる。
【００４６】次に、前述したようにコアのアクセスおよびプリチャージ動作をパイプライン化したFCRAM において、図10、図11を参照して前述したように、第１のコマンドWRA および第２のコマンドLAL が入力することによりライトを検知し、第１のコマンドRDA および第２のコマンドMRS が入力することによりモードレジスタセット（テストモードレジスタセット）を検知するシステムに、SDR/DDR-SDRAM における従来のテストモードエントリ方法をそのまま適用した場合について、図１７を参照して説明する。
【００４７】図１７は、従来のSDR/DDR-SDRAM におけるテストモードエントリ回路の一般的なシステム構成を示す。このシステムは、モードレジスタセットおよびテストモードエントリの切り替え回路61、KEYlデコード回路62、KEY2デコード回路63、KEY3デコード回路64、テストモードアドレスデコード回路65、テストモードイネーブル回路66、テストモードセット回路67、テストモード出力回路68、テストモードリセット回路69、テストモード信号デコード回路70からなる。
【００４８】ここで、テストモード信号デコード回路70は、テストモード信号の本数Ｎ分の回路が用意されており、Ｎの最大本数はテストモードアドレスデコード回路65に入力されているアドレス信号のビット数により決定する。
【００４９】次に、SDR/DDR-SDRAM における従来のテストモードエントリ方法の一例について、図１８に示すタイミングチャートを参照しながら説明する。
【００５０】モードレジスタセット、エクステンデイッドモードレジスタセット、テストモードエントリのコマンドピン入力は、全てモードレジスタセットと同一であり、/CS ピンの電位VBCS、/RASピンの電位VBRAS 、/CASピンの電位VBCAS 、/WE ピンの電位VBWEが全て"L" になることによってモードレジスタセットを受け付け、半クロック期間中、信号bMSET を"L" に保持する。
【００５１】信号BSILTC<0,1> は、バンクアドレスVBS<0,1>を回路内部で各々１／２クロック期間または１クロック期間中ラッチした信号であり、信号AILTC<7>はアドレスVA<7> ピンの入力を回路内部で１／２クロック期間または１クロック期間中ラッチした信号である。ここで、上記信号BSILTC<0,1> は、エクステンンデイッドモードレジスタセットとモードレジスタセット（テストモードエントリを含む）の切り替えを制御しており、AILTC<7>はモードレジスタセットとテストモードエントリの切り替えを制御している。
【００５２】即ち、BSILTC<0,1> を"L" 、AILTC<7>を"H" にすることにより、テストモードエントリを行うことが可能であり、これにより信号MSETTMが出力（活性化"H" ）される。
【００５３】そして、上記MSETTMが最初に出力されるファーストサイクルにおいて、アドレスVA<4,5,6,8,9,10>ピンにエントリキー(Entry Key)1がデコードされる任意のアドレスを入力することにより、KEYlデコード回路62の出力信号TMKEYlが１クロック期間中"H" を保持する。次に、セカンドサイクルにおいて、アドレスVA<4,5,6,8,9,10>ピンにエントリキー2 がデコードされる任意のアドレスを入力することにより、KEY2デコード回路63の出力信号TMKEY2が１クロック期間中"H" を保持する。このように連続したサイクルにおいて、信号TMKEYl、TMKEY2が連続して"H"になることにより、信号TMSETEN が"H" になり、信号TMSET を出力（活性化"H"）する。
【００５４】３番目以降のサイクルでは、アドレスVA<4,5,6,8,9,10>ピンにテストモードの任意アドレスを入力することにより、各アドレスに対応したテストモード信号がテストモード信号デコード回路70でセットされる。
【００５５】ここで、連続したサイクルでテストモード信号をセットすれば、何本でもテストモード信号を同時にセットすることが可能である。また、図１６中のテストモード信号デコード回路70の数値１〜Ｎと図１８中のテストモード信号TM1 〜TMnの番号は各々任意であり、任意の順番でTM1 〜TMn を入力することができる。
【００５６】次に、最後のサイクルにおいて、アドレスVA<4,5,6,8,9,10>ピンにエントリキー3 がデコードされる任意のアドレスを入力することにより、KEY3デコード回路64の出力信号TMKEY3が１クロック期間中"H" を保持する。これにより、信号TMSETEN が"L" になり、信号bTMOUTが出力（活性化"L" ）する。この時に、図１７中のテストモード信号デコード回路70でセットされたテストモード信号TM1 〜TMnが同時に"H" になる。即ち、テストモード信号が"H" に切り替わる。
【００５７】また、この一連の動作が正確に行われない場合、例えばKEYl、KEY2、KEY3の入力が入れ替わるとか、動作の途中でNOP 等が入力されるなど誤ったエントリを行った場合には、テストモードエントリ回路はリセットされ、最初から一連の動作を開始する必要がある。
【００５８】次に、テストモードエントリにより"H" に切り換わったテストモード信号を"L" に戻すためのリセット方法はいろいろ考えられているが、一般的にはモードレジスタセット（テストモードエントリとコマンドピンの入力は同一で、アドレスVA<7> ピンの入力は"L" になる）によって全てのテストモードが同時にリセットされるシステムになっている。
【００５９】上述したようなSDRAM/DDR-SDRAM における従来のテストモードエントリ方法において、テストモードエントリを行うためには、連続したテストモードサイクルにおいてテストモードエントリのための正しいシーケンスを行う必要がある。
【００６０】一方、従来のFCRAM のコマンド入力システムでは、ファーストコマンド入力後に１クロックの期間中のみセカンドコマンドを受け付けるが、次のサイクルの入力にはファーストコマンドWRA およびRDA の入力しか許されないシステムになっている。よって、テストモードエントリとテストモードエントリのサイクル間に常にファーストコマンドRDA が入力されることになり、この時、テストモードエントリ回路では上記テストモードエントリサイクル間のファーストコマンドRDAがNOP と見なされることから、テストモードエントリが終了する以前に回路がリセットされ、テストモードをエントリすることができない。
【００６１】これを回避するため、テストモードエントリ方法を簡略化する方法、例えば１クロックにてテストモードエントリを終了するシステムに変更する方法が考えられる。しかし、この方法は簡単にテストモードエントリを行うことができるので、ユーザ側で誤ってテストモードにエントリすることにより市場不良を生じるなど、致命的な不良を起こすことが懸念される。
【００６２】また、同一半導体チップ内でSDRAM/DDR-SDRAM とFCRAM をメタルオプションまたはボンデイングオプションで切り換えた場合に、テストモードエントリ回路を統一化することができないので、別回路を用意するか、SDRAM/DDR-SDRAM のテストモード回路をFCRAM に適用させるために簡略化されたテストモード回路に揃える必要も生じる。
【００６３】
【発明が解決しようとする課題】上記したように従来のFCRAM のコマンド入力システムでは、テストモードエントリサイクルのセカンドコマンドMRS と連続する次のテストモードエントリサイクルのセカンドコマンドMRS との間にファーストコマンドRDA が入力されると、このRDA がNOP と見なされ、テストモードエントリが終了する以前にリセットされ、テストモードをエントリすることができないという問題が生じた。
【００６４】本発明は上記の問題点を解決するためになされたもので、SDRAM/DDR-SDRAM のテストモードエントリに使用しているキーコードによるエントリを用いた連続したテストモードエントリサイクルによるテストモードエントリ方法を適用することを可能とした同期型半導体記憶装置を提供することを目的とする。
【００６５】
【課題を解決するための手段】本発明の同期型半導体記憶装置は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを有し、外部クロック信号に同期して設定される複数のコマンドのうち、リードコマンドに応じて前記メモリセルから情報を読み出す読み出し動作およびライトコマンドに応じて前記メモリセルに情報を書き込む書き込み動作がそれぞれ可能なメモリ部と、外部クロック信号に同期して第１のコマンドおよび第２のコマンドが順に入力し、前記第１のコマンドでリードアクティブかライトアクティブかを検知し、前記第１のコマンドがライトアクティブである場合には第２のコマンドがライトコマンドかオートリフレッシュコマンドかを検知し、前記第１のコマンドがリードアクティブである場合には第２のコマンドがリードコマンドかモードレジスタセットかを検知して検知信号を生成するコマンド検知回路と、前記コマンド検知回路で生成されたモードレジスタセット検知信号bMSET とアドレス信号入力の任意の１ビットの検知信号AILTC<7> を受け、前記１ビットの検知信号の論理レベルに応じてモードレジスタセットまたはテストモードエントリを切り換えるテストモードエントリ回路とを具備することを特徴とする。
【００６６】前記テストモードエントリ回路が前記モードレジスタセット検知信号bMSET をクロックに同期した連続したサイクルで受ける際には、前記第２のコマンドの連続した入力を前記テストモードエントリ時のみ可能にするイネーブル制御信号bMSETENBを活性化するテストモードエントリコントローラを設ける必要がある。
【００６７】このテストモードエントリコントローラは、前記第１のコマンドとしてリードアクティブが入力されることによって活性化された信号bCOLACTRU が入力し、これをクロックの半周期だけシフトしたリードアクティブ検知信号bCOLACTRUDを生成するシフト回路と、所定の２ビットのバンクアドレスVBS<0,1>を各々１／２クロック期間または１クロック期間中ラッチした２ビットの信号BSILTC<0,1> と、前記アドレス信号入力の任意の１ビットを１／２クロック期間または１クロック期間中ラッチした信号AILTC<7>と、前記第２のコマンドとしてモードレジスタセットMRS あるいはエクステンデイッドモードレジスタセットEMRSあるいはテストモードエントリのコマンドが入力されることによって活性化されるモードセット検知信号bMSET が入力し、これらの信号BSILTC<0,1> 、AILTC<7>およびbMSET をクロックに同期して検知し、セカンドコマンド検知信号bMRRSTを出力するセカンドコマンド検知回路と、前記リードアクティブ検知信号bCOLACTRUDがセット入力となり、前記セカンドコマンド検知信号bMRRSTおよび前記テストモードエントリ回路からのテストモード正常終了信号bTMOUTがリセット入力となり、前記コマンド検知回路を制御するためのイネーブル制御信号bMSETENBを出力するラッチ回路とを具備することを特徴とする。
【００６８】本発明における前記コマンド検知回路は、モードレジスタセット、エクステンデイッドモードレジスタセット、テストモードエントリのコマンドを検知する際、モードレジスタセットを受け付けて半クロック期間中モードレジスタセット検知信号bMSET を活性状態に保持し、２ビットのバンクアドレスVBS<0,1>を回路内部で各々１／２クロック期間または１クロック期間中ラッチし、エクステンンデイッドモードレジスタセットとモードレジスタセット（テストモードエントリを含む）の切り替えを制御するための２ビットの信号BSILTC<0,1> を出力し、アドレス信号入力の１ビットVA<7> を回路内部で１／２クロック期間または１クロック期間中ラッチし、モードレジスタセットとテストモードエントリの切り替えを制御するための１ビットの信号AILTC<7>を出力し、テストモードエントリに際しては前記モードレジスタセット検知信号bMSET に同期してテストモードエントリ信号MSETTMを連続したサイクルに出力し、前記テストモードエントリ回路は、前記コマンド検知回路からテストモードエントリ信号MSETTMを受ける連続したテストモードサイクルにおいて前記コマンド検知回路から所定のシーケンスで所定の入力を受けてテストモードエントリ動作を行い、前記所定のシーケンスの順序が入れ替わった場合および前記所定の入力の途中でノーオペレーション信号が入力された場合にはリセットされ、前記所定のシーケンスおよび所定の入力が正常に行われた場合にはテストモードエントリ正常終了信号bTMOUTを活性化することを特徴とする。
【００６９】
【発明の実施の形態】以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００７０】図１は、本発明の同期型半導体記憶装置の実施の形態に係るFCRAM の構成を概略的に示している。
【００７１】このFCRAM は、図１０を参照して前述したようなコマンド体系と、図１１を参照して前述したようなコマンド入力ピンとを有する。
【００７２】即ち、図１に示すFCRAM において、複数の１キャパシタ・１トランジスタ型のダイナミック型メモリセルがマトリクス状に配置され、複数のワード線および複数のビット線を含むメモリセルアレイ171 と、上記ワード線を選択して駆動するローデコーダ（Row Decoder ）172 と、上記メモリセルアレイのカラムを選択してデータを授受するデータ線バッファ＆カラム選択ドライバ（DQ Buffer & CSLDriver）173 は、メモリ部を構成している。このメモリ部は、外部クロック信号に同期して設定される複数のコマンドのうち、リードコマンドに応じて前記メモリセルから情報を読み出す動作およびライトコマンドに応じて前記メモリセルに情報を書き込む動作がそれぞれ可能になっている。
【００７３】コマンド入力レシーバ＆ラッチ＆デコーダ（Command Input Receiver,Latch,Decoder）174 は、コマンドパスにおいて、コマンド入力VBCS、VFN を受け、クロック信号CLK に同期してラッチし、デコードし、デコード出力信号bCOLACTWU 、bCOLACTRU 、bCOLACTW、bREFR を生成するものである。
【００７４】即ち、このコマンド入力レシーバ＆ラッチ＆デコーダ174 は、外部クロック信号に同期して第１のコマンドおよび第２のコマンドが順に入力し、前記第１のコマンドでリードアクティブコマンドRDA かライトアクティブコマンドWRA かを検知する。さらに、第１のコマンドがRDA である場合には第２のコマンドがローワアドレスラッチコマンドLAL （リードコマンド）かモードレジスタセットコマンドMRS かを検知して検知信号を生成し、第１のコマンドがWRA である場合には第２のコマンドがローワアドレスラッチコマンド（ライトコマンド）LAL かオートリフレッシュコマンドREF かを検知して検知信号を生成するコマンド検知回路部として機能する。
【００７５】一方、アドレス入力レシーバ＆ラッチ回路（Address Input Receiver,Latch）175 は、アドレスパスにおいて、ローおよびカラムアドレス入力 VAxを受け、クロック信号CLK に同期してラッチし、信号AILTCx（x=0,1,2 …）を生成する。
【００７６】ローアクティブコントローラ（Row Active Controller ）176 は、前記コマンド検知回路部から信号bCOLACTWU を受けてローアクティブ（バンクアクティブ）信号BNK を生成する。
【００７７】ローアドレス・ホールド＆ドライバ（Row Address Hold & Driver ）177 は、前記コマンド検知回路部から信号bCOLACTWU を受け、前記アドレス入力レシーバ＆ラッチ回路175 からの信号AILTCxあるいはリフレッシュアドレスカウンタ183からのリフレッシュアドレス信号RCx を選択的にホールドし、ローアドレス信号ARx を出力する。
【００７８】ローアドレスコントローラ＆ワード線アクティブコントローラ（Row AddressController & WL Active Controller ）178 は、前記ローアクティブ（バンクアクティブ）信号BNK および前記ローアドレス信号ARx を受け、ローアドレス信号X Address およびワード線駆動信号bWLON を出力し、前記メモリ部のローデコーダ172 に供給する。
【００７９】カラムアクティブコントローラ（Column Active Controller）179 は、前記信号bCOLACTWおよびbREFR を受け、クロック信号CLK に同期してカラム選択クロック信号CSLCK を生成する。
【００８０】カラムアドレスカウンタ（Column Address Counter）180 は、前記信号bCOLACTWU および前記信号AILTCxを受け、カラムアドレス信号ACx を出力する。
【００８１】カラムアドレス・ホールド・コントローラ＆カラム選択線、データ線バッファ、データ線データホールディングコントローラ（Column Address Hold & Controller & CSL,DQ Buffer,DQ Data Holding Controller ）181 は、前記カラム選択クロック信号CSLCK および前記カラムアドレス信号ACx を受け、カラム選択信号bFCSLE、データ線バッファクロック信号bFDQBCK 、カラムアドレス信号Y Address を出力し、前記メモリ部のデータ線バッファ＆カラム選択ドライバ173 に供給する。
【００８２】さらに、データ入力レシーバ，ラッチ，コントローラ（DQ Input Receiver,Latch,Controller ）182 は、データパスにおいてデータ入力 VDQx を受け、クロック信号CLK に同期してラッチし、書き込みデータRWDxを出力し、前記メモリ部のデータ線バッファ＆カラム選択ドライバ173 に供給するものである。
【００８３】なお、前記カラムアドレス・ホールド・コントローラ＆カラム選択線、データ線バッファ、データ線データホールディングコントローラ181 は、前記コマンド検知回路部で第２のコマンドがLAL である場合に生成する検知信号bCOLACTWを受けて、クロック信号CLK に同期して前記メモリセルアレイ171 に対するランダムなデータ（書き込みデータRWDx）の書き込み行う際、あるサイクルのライトコマンドで外部から取り込んだ書き込みデータRWDxを実際にメモリセルへ書き込むタイミングが次サイクルのコマンドにより制御される書き込み制御回路部を兼用している。
【００８４】リフレッシュアドレスカウンタ（Column Address Counter）183 は、前記コマンド検知回路部で第２のコマンドがREF である場合に生成するオートリフレッシュコマンド検知信号bREFR を受け、リフレッシュアドレス信号RCx を出力する。
【００８５】オートリフレッシュ回路（Auto Refresh）185 は、前記コマンド検知回路部で第２のコマンドがREF である場合に生成する検知信号bREFR を受け、オートリフレッシュ信号REFRI を生成する。そして、このオートリフレッシュ信号REFRI を前記ローアクティブコントローラ176 および前記ローアドレス・ホールド＆ドライバ177 に供給することにより、前記メモリセルアレイ171 に対するオートリフレッシュを行わせるように制御するものである。
【００８６】また、ライト＆オートリフレッシュ制御回路（Write & Auto Refresh Controller ）184 は、前記コマンド検知回路部で第１のコマンドがWRA である場合に生成する検知信号bCOLACTWU およびbREFR を受け、ライト信号REFWRTを出力する。
【００８７】この場合、オートリフレッシュ回路85およびライト＆オートリフレッシュ制御回路部184 は、前記オートリフレッシュコマンド検知信号を受けて、前サイクルの書き込みサイクルで予め取り込んでおいたローおよびカラムアドレスを使用して書き込みデータの書き込みを行い、この書き込み終了後に自己タイマによりロープリチャージに入り、プリチャージ終了を受けてオートリフレッシュを開始するように構成されている。
【００８８】上記構成において、コマンド入力レシーバ＆ラッチ＆デコーダ174 は、図１３を参照して前述したようなコマンドデコーダコントローラ、図１７および図１８を参照して前述したようなテストモードエントリ回路、後述する図２および図３に示すようなテストモードエントリコントローラ、後述する図４に示すようなアッパー側のコマンドデコーダ、後述する図５に示すようなロワー側のコマンドデコーダなどを含む。
【００８９】図２は、図１のFCRAM で使用されるテストモードエントリコントローラのブロック構成を示している。
【００９０】図２において、シフト回路191 は、ファーストコマンドとしてRDA が入力されることによって活性化された信号bCOLACTRU が入力し、これをクロックCLK の半周期だけシフトした信号bCOLACTRUDを出力する。
【００９１】セカンドコマンド検知回路192 は、３つの信号BSILTC<0,1> 、AILTC<7>、bMSET が入力し、これをクロックCLK により検知し、セカンドコマンド検知信号bMRRSTを出力する。ここで、前記BSILTC<0,1> は、バンクアドレスVBS<0,1>を回路内部で各々１／２クロック期間または１クロック期間中ラッチした信号であり、AILTC<7>はアドレスVA<7> ピンの入力を回路内部で１／２クロック期間または１クロック期間中ラッチした信号であり、bMSET は、セカンドコマンドとしてMRS （モードレジスタセット、エクステンデイッドモードレジスタセット、テストモードエントリ）コマンドが入力されることによって活性化("L") されるモードセット検知信号である。
【００９２】セット／リセット型のラッチ回路193 は、前記信号bCOLACTRUDがセットＳ入力となり、前記信号bMRRSTおよび図17に示したテストモードエントリ回路からのテストモード正常終了信号bTMOUTがリセットＲ入力となり、イネーブル制御信号bMSETENBを出力する。このイネーブル制御信号bMSETENBは、前記セット入力により活性化("L") され、前記リセット入力により非活性化("H") されるものであり、後述するように本発明で意図する動作を制御するために使用される。
【００９３】図３は、図２に示したテストモードエントリコントローラの一具体例を示している。
【００９４】この回路は、インバータ71〜89、クロックドインバータ90〜97、ナンドゲート98〜100 、ノアゲート101 、102 、アンドゲート・ノアゲートの機能を有するアンド・ノアゲート103 からなる。
【００９５】入力信号bMSET は、MRS （モードレジスタセット、エクステンデイッドモードレジスタセット、テストモードエントリ）コマンドが入力されたことを受けて活性化（"L" ）する信号であり、この信号bMSET はインバータ75により反転されて信号MSETとなる。この信号MSETはインバータ76に入力し、このインバータ76の出力端は、bCK/CKにより制御されるクロックドインバータ96の入力端に接続され、このクロックドインバータ96の出力端は、インバータ77の入力端に接続され、このインバータ77の出力端は、CK／bCK により制御されるクロックドインバータ97の入力端に接続され、このクロックドインバータ97の出力端は、前記インバータ77の入力端に接続される。
【００９６】入力信号CLKIN は、外部クロックを内部でバッファリングした信号であり、この信号CLKIN はインバータ80により反転されて信号bCK となる。この信号bCK はインバータ81により反転されて信号CKとなる。この信号CKは、二段のインバータ82、83を経てノアゲート102 の一方の入力になるとともに五段のインバータ84〜88を経て前記ノアゲート102 の他方の入力になる。このノアゲート102 の出力は、インバータ89を経て信号CKD として出力する。
【００９７】入力信号bCOLACTRU は、RDA コマンドが入力されたことを示す信号であり、この信号bCOLACTRU は前記CK/bCKで制御されるクロックドインバータ90に入力する。このクロックドインバータ90の出力端はインバータ71の入力端が接続され、このインバータ71の出力端は、CK/bCKで制御されるクロックドインバータ91の入力端に接続され、このクロックドインバータ91の出力端は前記インバータ71の入力端に接続される。上記インバータ71の出力端は、CK/bCKで制御されるクロックドインバータ92の入力端に接続され、このクロックドインバータ92の出力端はインバータ72の入力に接続される。このインバータ72の出力端は、bCK ／CKで制御されるクロックドインバータ93の入力端に接続され、このクロックドインバータ93の出力端は前記インバータ72の入力端に接続される。これにより、前記信号bCOLACTRU がクロック信号CLKIN の半周期だけシフトされた信号bCOLACTRUDがインバータ72から出力されるようになる。
【００９８】一方、入力信号BSILTC<0> は、バンクアドレスVBS<0>を内部で１／２クロック期間または１クロック期間保持した信号であり、入力信号BSILTC<1> は、バンクアドレスVBS<1>を内部で１／２クロック期間または１クロック期間保持した信号であり、これらの信号BSILTC<0> およびBSILTC<1> は、ノアゲート101 に入力する。このノアゲート101 の出力はアンド・ノアゲート103の第１の入力となる。このアンド・ノアゲート103 の第２の入力として、アドレスVA<7> を内部で１／２クロック期間または１クロック期間保持した信号AILTC<7>が入力し、第３の入力として、後述するクロックドインバータ96の出力が入力し、第４の入力端には、前述したインバータ89の出力信号CKD が入力する。
【００９９】上記アンド・ノアゲート103 の出力端は、インバータ78の入力端に接続され、インバータ78からはbMRRSTが出力される。前記ナンドゲート100 の一方の入力には、テストモードエントリ回路の正常終了信号bTMOUTが出力され、他方の入力にはbMRRSTが入力される。前記ナンドゲート100 の出力端はインバータ79の入力端に接続される。
【０１００】一方、ナンドゲート98は、一方の入力端（図２のラッチ回路193 のセット入力端）に前記信号bCOLACTRUDが入力し、他方の入力端にナンドゲート99の出力が入力する。また、上記ナンドゲート99は、一方の入力端に前記ナンドゲート98の出力が入力し、他方の入力端（図２のラッチ回路193 のリセット入力端）に前記インバータ79の出力が入力する。この場合、前記インバータ72から出力される信号bCOLACTRUDが"L" になると、上記ラッチ回路193 がセットされる。また、前記bMRRSTおよびbTMOUTが共に"H" であれば、インバータ79の出力は"H" であるが、上記bMRRSTおよびbTMOUTのいずれか一方でも"L" になると、インバータ79の出力は"L" になり、前記ラッチ回路193 がリセットされる。
【０１０１】前記ナンドゲート98の出力端（図２のラッチ回路193 のセット出力端）は、前記信号MSET/bMSETで制御されるクロックドインバータ94の入力端に接続され、このクロックドインバータ94の出力端はインバータ73の入力端に接続される。このインバータ73の出力端は、bMSET/MSETにより制御されるクロックドインバータ95の入力端に接続され、このクロックドインバータ95の出力端は前記インバータ73の入力端に接続される。そして、上記インバータ73の出力はインバータ74により反転され、コマンドデコーダを制御する信号bMSETENBとなって出力する。
【０１０２】図４は、図１のFCRAM で使用されるアッパー側のコマンドデコーダの一具体例を示している。
【０１０３】このアッパー側のコマンドデコーダは、図１４を参照して前述した従来のアッパー側のコマンドデコーダと比べて、図３を参照して前述したテストモードエントリコントローラで生成されたイネーブル制御信号bMSETENBが入力し、この信号bMSETENBと入力信号bACTUDSBとの論理処理を行うためのナンドゲート119 、インバータ117 が追加されている点が変更されており、インバータ111 〜117 、ナンドゲート118 、119 、ノアゲート120 からなる。
【０１０４】即ち、入力信号bCSLTCは、外部入力/CS を内部でバッファリングし、半クロックラッチした信号であり、入力信号bRASLTC は外部入力/RAS（FN）を内部でバッファリングし、半クロックラッチした信号であり、これらの信号bCSLTCおよびbRASLTC はそれぞれ対応してインバータ111 、114 に入力する。
【０１０５】入力信号bACTUDSBは、図１３を参照して前述したコマンドデコーダコントローラにおいて、RDA コマンドが入力されたことを表わす信号bCOLACTRU およびWRAコマンドが入力されたことを表わす信号bCOLACTWU から生成された信号である。この入力信号bACTUDSBおよび前述したテストモードエントリコントローラで生成されたイネーブル制御信号bMSETENBはナンドゲート119 に入力し、このナンドゲート119 の出力はインバータ117 により反転される。
【０１０６】そして、ナンドゲート118 の第１の入力として前記インバータ111 の出力が入力し、第２の入力として前記インバータ114 の出力が入力し、第３の入力として前記インバータ117 の出力が入力する。上記ナンドゲート118 の出力は、二段のインバータ112 、113 を経て信号bCOLACTWU となる。
【０１０７】また、前記インバータ117 の出力はインバータ115 により反転され、このインバータ115 の出力および前記インバータ114 の出力および前記入力信号bCSLTCは、ノアゲート120 に入力する。このノアゲート120 の出力はインバータ116 により反転されて信号bCOLACTRU となる。なお、ノアゲート120 で前記３つの信号を受けることにより、回路の段数を削減し、ランダムアクセスタイムtRACの高速化を図っている。
【０１０８】図５は、図１のFCRAM で使用されるロワー側のコマンドデコーダの一具体例を示している。
【０１０９】このロワー側のコマンドデコーダは、図１５を参照して前述した従来のロワー側のコマンドデコーダと比べて、図３を参照して前述したテストモードエントリコントローラで生成されたイネーブル制御信号bMSETENBが入力し、この信号bMSETENBと入力信号PCWRITE との論理処理を行うためのノアゲート136 が追加されている点が変更されており、インバータ121 〜129 、ナンドゲート130 〜133 およびノアゲート134 〜136 からなる。
【０１１０】即ち、図５において、入力信号PCWRITE 、PCREAD、NOPLTC、bCSLTCおよびbACTUDSBは、図１３を参照して前述したコマンドデコーダコントローラから出力される信号である。ここで、PCWRITE はPCREADに相補的な信号であり、PCWRITE をbPCREAD あるいはPCREAD をbPCWRITE と表してもよい。また、入力信号bMSETENBは図２および図３を参照して前述したテストモードエントリコントローラで生成された信号である。
【０１１１】上記信号PCWRITE(bPCREAD)およびbACTUDSBはノアゲート134 に入力し、このノアゲート134 の出力および信号NOPLTCはナンドゲート130 に入力する。このナンドゲート130 の出力は、二段のインバータ121 、122 を経て信号bCOLACTRとなる。この信号bCOLACTRは、リードコマンドRDA の次のクロックサイクルでローワアドレスラッチコマンドLAL が入力されたことを表わす信号である。
【０１１２】前記信号PCREAD (bPCWRITE)およびbACTUDSBは、ノアゲート135 に入力し、このノアゲート135 の出力および信号NOPLTCはナンドゲート131 に入力する。このナンドゲート131 の出力は、二段のインバータ123 、124 を経て信号bCOLACTWとなる。この信号bCOLACTWは、ライトコマンドWRA の次のクロックサイクルでコマンドLAL が入力されたことを表わす信号である。
【０１１３】前記信号bCSLTCはインバータ125 に入力し、このインバータ125 の出力および前記ノアゲート135 の出力はナンドゲート133 に入力する。このナンドゲート133 の出力は、二段のインバータ128 、129 を経て信号bREFR となる。この信号bREFR は、コマンドWRA の次のクロックサイクルでコマンドREF が入力されたことを表わす信号である。
【０１１４】前記信号PCWRITE(bPCREAD)および図３を参照して前述したテストモードエントリコントローラで生成されたイネーブル制御信号bMSETENBは、ノアゲート136 に入力し、このノアゲート136 の出力および前記インバータ125 の出力はナンドゲート132 に入力する。このナンドゲート132 の出力は、二段のインバータ126 、127 を経て信号bMSET となる。この信号bMSET は、コマンドRDA の次のクロックサイクルでコマンドMRS が入力されたことを表わす信号である。
【０１１５】＜テストモードエントリ動作＞図６は、図１のFCRAM におけるテストモードエントリ動作を示すタイミングチャートである。
【０１１６】次に、図２乃至図５に示した回路および図６に示したタイミングチャートを参照しながら、図１のFCRAM のテストモードエントリ動作を説明する。
【０１１７】ファーストサイクルにおいて、/CS ピンの電位VBCSを"L" 、FNピンの電位VFNを"H" にすることによりRDA コマンドを受け付ける。これにより、信号bCOLACTRU が"L" になり、これを受けて半クロック後に信号bCOLACTRUDが"L" になり、信号bCOLACTRUDが１クロック期間中"L" を保持する。
【０１１８】セカンドクロック以降は、/CS ピンの電位VBCSを"L" にすることによりMRS コマンドを受け付け、モードレジスタセット内部信号bMSET が出力される。このbMSET は、FNピンの"L"/"H" は関係なく出力される。この時、アドレスピンVA<7>を"H" 、バンクアドレスピンVBS<0,1>を共に"L" にすることにより、アドレス電位を１／２クロック期間または１クロック期間保持した内部信号AILTC<7>は"H"に固定され、また、バンクアドレス電位を１／２クロック期間または１クロック期間保持した内部信号BSILTC<0,1> は共に"L" に固定され、モードレジスタセットおよびエクステンデイッドモードレジスタセットコマンドは受け付けずに、テストモードエントリ制御を選択する。
【０１１９】図３を参照して前述したテストモードエントリコントローラのイネーブル制御信号bMSETENB出力は、前記信号bCOLACTRUDの"L" を受けて"L" になり、テストモードエントリ期間中は"L" を保持する。最終サイクルでテストモードエントリKEY3が入力されることにより、テストモード正常終了信号bTMOUTが一時的に"L" になり、これを受けて前記イネーブル制御信号bMSETENB出力は"H" に戻る。
【０１２０】前記イネーブル制御信号bMSETENBを図４に示したアッパー側のコマンドデコーダのナンドゲート119 に入力することにより、テストモードエントリ期間中のファーストコマンドの受付を禁止している。
【０１２１】また、同時に、前記イネーブル制御信号bMSETENBを図５に示したロワー側のコマンドデコーダのノアゲート136 に入力することにより、テストモード期間中のみ信号bMSET を毎サイクルに"L" にすることができ、これを受けて信号MSETTMが毎サイクルに"H" になる。
【０１２２】これにより、従来のSDRAM/DDR-SDRAM で使用しているキーコードによるエントリを用いた連続したテストモードエントリサイクルによるテストモードエントリ方法をFCRAM で実現することが可能になった。この場合、従来のテストモードエントリ回路は変更せずに、FCRAM のコマンドデコーダの制御を改善することにより実現している。なお、テストモードエントリ回路の動作は、従来のSDRAM/DDR-SDRAM のテストモードエントリ回路の動作と同じであるので、ここでの説明は割愛する。
【０１２３】＜テストモードエントリサイクル中にMRS を入力した時の動作＞図７は、図１のFCRAM におけるテストモードエントリサイクル中にモードレジスタセットコマンドMRS を入力した時の動作を示すタイミングチャートである。次に、図２乃至図５に示した回路および図７に示したタイミングチャートを参照しながら動作を説明する。
【０１２４】ここで、モードレジスタセットのコマンドピンの入力は、テストモードエントリのコマンドピンの入力と同一であるが、テストモードエントリではアドレスピンVA<7> が"H" であるのに対して、モードレジスタセットではアドレスピンVA<7> が"L" になる点が異なる。
【０１２５】ファーストサイクルにおいて、/CS ピンの電位VBCSを"L" 、FNピンの電位VFNを"H" にすることによりRDA コマンドを受け付ける。これにより、信号bCOLACTRU が"L" になり、これを受けて半クロック後に信号bCOLACTRUDが"L" になり、信号bCOLACTRUDが１クロック期間中"L" を保持する。
【０１２６】セカンドクロック以降は、/CS ピンの電位VBCSを"L" にすることによりMRS コマンドを受け付け、モードレジスタセット内部信号bMSET が出力される。このbMSET は、FNピンの"L"/"H" は関係なく出力される。この時、アドレスピンVA<7>を"H" 、バンクアドレスピンVBS<0,1>を共に"L" にすることにより、アドレス電位を１／２クロック期間または１クロック期間保持した内部信号AILTC<7>は"H"に固定され、また、バンクアドレス電位を１／２クロック期間または１クロック期間保持した内部信号BSILTC<0,1> は共に"L" に固定され、テストモードエントリの制御に切り換わる。
【０１２７】なお、図７では、一例として、ファーストコマンドRDA が入力され、キーエントリ1 （KEYl）、キーエントリ2 （KEY2）、テストモードエントリ1 （TMl ）が入力された後のサイクルでモードレジスタセットMRS が入力されている例を示しているが、テストモードエントリ中のどのサイクルにMRS が入力されても、テストモードエントリコントローラの動作は同一になる。
【０１２８】ここで、テストモードエントリ中にMRS が入力した時の動作を説明する。MRSが入力する、即ち、アドレスピンVA<7> が"L" になると、アドレスピンVA<7> の内部ラッチ信号AILTC <7> は"L" に切り変わる。これにより、信号bMSET は"L"を出力し、信号MSETMRは活性化("H") するが、この後に信号CLKINTを受けてテストモードエントリコントローラの内部信号bMRRSTは"L" になり、これを受けてテストモードエントリコントローラのイネーブル制御信号bMSETENB出力が"H" に戻る。
【０１２９】このイネーブル制御信号bMSETENBは、図４に示したアッパー側のコマンドデコーダに入力されているが、上記イネーブル制御信号bMSETENBが"H" に戻ることにより、次のサイクルからのファーストコマンドの受付を可能にしている。また、同時に、上記イネーブル制御信号bMSETENBは、図５に示したロワー側のコマンドデコーダにも入力されているが、上記イネーブル制御信号bMSETENBが"H" に戻ることにより、モードレジスタセットコマンドの受け付けを禁止し、次のサイクルではファーストコマンドのみを受け付け可能にしている。
【０１３０】また、テストモードエントリ回路は、テストモードエントリリセット信号CLRTM の"H" を受けて同時にリセットされる。
【０１３１】＜テストモードエントリサイクル中にEMRSを入力した時の動作＞図８は、図１のFCRAM におけるテストモードエントリサイクル中にエクステンデイッドモードレジスタセットコマンドEMRSを入力した時の動作を示すタイミングチャートである。
【０１３２】次に、図２乃至図５に示した回路および図８に示したタイミングチャートを参照しながら動作を説明する。
【０１３３】ここで、エクステンデイッドモードレジスタセットのコマンドピンの入力は、テストモードエントリのコマンドピンの入力と同一であるが、テストモードエントリではバンクアドレスピンVBS<0>が"L" であるのに対して、エクステンデイッドモードレジスタセットではバンクアドレスピンVBS<0>が"H" になる点が異なる。
【０１３４】ファーストサイクルにおいて、/CS ピンの電位VBCSを"L" 、FNピンの電位VFNを"H" にすることによりRDA コマンドを受け付ける。これにより、信号bCOLACTRU が"L" になり、これを受けて半クロック後に信号bCOLACTRUDが"L" になり、信号bCOLACTRUDが１クロック期間中"L" を保持する。
【０１３５】セカンドクロック以降は、/CS ピンの電位VBCSを"L" にすることによりMRS コマンドを受け付け、モードレジスタセット内部信号bMSET が出力される。このbMSET は、FNピンの"L"/"H" は関係なく出力される。この時、アドレスピンVA<7>を"H" 、バンクアドレスピンVBS<0,1>を共に"L" にすることにより、アドレス電位を１／２クロック期間または１クロック期間保持した内部信号AILTC<7>は"H"に固定され、また、バンクアドレス電位を１／２クロック期間または１クロック期間保持した内部信号BSILTC<0,1> は共に"L" に固定され、テストモードエントリの制御に切り換わる。
【０１３６】なお、図８では、一例として、ファーストコマンドRDA が入力され、キーエントリ1 （KEYl）、キーエントリ2 （KEY2）、テストモードエントリ1 （TMl ）が入力された後のサイクルでエクステンデイッドモードレジスタセットEMRSが入力されている例を示しているが、テストモードエントリ中のどのサイクルにEMRSが入力されても、テストモードエントリコントローラの動作は同一になる。
【０１３７】ここで、テストモードエントリ中にEMRSが入力した時の動作を説明する。EMRSが入力する、即ち、バンクアドレスピンVBS<0>が"H" になると、バンクアドレスピンVBS<0>の内部ラッチ信号BSILTC<0> は"H" に切り変わる。これにより、信号bMSET は"L" を出力し、信号MSETEXMRは活性化("H") するが、この後に信号CLKINTを受けてテストモードエントリコントローラの内部信号bMRRSTは"L" になり、これを受けてテストモードエントリコントローラのイネーブル制御信号bMSETENB出力が"H" に戻る。
【０１３８】このイネーブル制御信号bMSETENBは、図４に示したアッパー側のコマンドデコーダに入力されているが、上記イネーブル制御信号bMSETENBが"H" に戻ることにより、次のサイクルからのファーストコマンドの受付を可能にしている。また、同時に、上記イネーブル制御信号bMSETENBは、図５に示したロワー側のコマンドデコーダにも入力されているが、上記イネーブル制御信号bMSETENBが"H" に戻ることにより、モードレジスタセットコマンドの受け付けを禁止し、次のサイクルではファーストコマンドのみを受け付け可能にしている。
【０１３９】また、テストモードエントリ回路は、テストモードエントリリセット信号CLRTM の"H" を受けて同時にリセットされる。
【０１４０】なお、バンクアドレスVBS<1>は、モードレジスタセットMRS 、エクステンデイッドモードレジスタセットEMRS、テストモードエントリのどのコマンドにおいても"L" にする必要がある。よって、テストモードエントリ中にバンクアドレスVBS<1>が"H" になった場合も、バンクアドレスVBS<0>が"H" になった場合の制御と同様に、テストモードエントリがリセットされ、次のサイクルではファーストコマンドのみを受け付け可能にしている。
【０１４１】＜テストモードエントリサイクル中にLAL を入力した時の動作＞図９は、図１のFCRAM におけるテストモードエントリサイクル中にローワアドレスラッチコマンドLAL を入力した時の動作を示すタイミングチャートである。
【０１４２】次に、図２乃至図５に示した回路および図９に示したタイミングチャートを参照しながら動作を説明する。
【０１４３】ファーストサイクルにおいて、/CS ピンの電位VBCSを"L" 、FNピンの電位VFNを"H" にすることによりRDA コマンドを受け付ける。これにより、信号bCOLACTRU が"L" になり、これを受けて半クロック後に信号bCOLACTRUDが"L" になり、信号bCOLACTRUDが１クロック期間中"L" を保持する。
【０１４４】セカンドクロック以降は、/CS ピンの電位VBCSを"L" にすることによりMRS コマンドを受け付け、モードレジスタセット内部信号bMSET が出力される。このbMSET は、FNピンの"L"/"H" は関係なく出力される。この時、アドレスピンVA<7>を"H" 、バンクアドレスピンVBS<0,1>を共に"L" にすることにより、アドレス電位を１／２クロック期間または１クロック期間保持した内部信号AILTC<7>は"H"に固定され、また、バンクアドレス電位を１／２クロック期間または１クロック期間保持した内部信号BSILTC<0,1> は共に"L" に固定され、テストモードエントリの制御に切り換わる。
【０１４５】なお、図９では、一例として、ファーストコマンドRDA が入力され、キーエントリ1 （KEYl）、キーエントリ2 （KEY2）、テストモードエントリ1 （TMl ）が入力された後のLAL が入力されている例を示しているが、テストモードエントリ中のどのサイクルにLAL が入力されても、テストモードエントリコントローラの動作は同一になる。
【０１４６】ここで、テストモードエントリ中にLAL が入力した時の動作を説明する。
【０１４７】LAL が入力する、即ち、/CS ピンの電位VBCSが"H" になると、信号bMSET は"L" が出力されなくなり、"H" になる。この後、信号CLKINTを受けてテストモードエントリコントローラの内部信号bMRRSTは"L" になり、これを受けてテストモードエントリコントローラのイネーブル制御信号bMSETENB出力が"H" に戻る。
【０１４８】このイネーブル制御信号bMSETENBは、図４に示したアッパー側のコマンドデコーダに入力されているが、上記イネーブル制御信号bMSETENBが"H" に戻ることにより、次のサイクルからのファーストコマンドの受付を可能にしている。また、同時に、上記イネーブル制御信号bMSETENBは、図５に示したロワー側のコマンドデコーダにも入力されているが、上記イネーブル制御信号bMSETENBが"H" に戻ることにより、モードレジスタセットコマンドの受け付けを禁止し、次のサイクルではファーストコマンドのみを受け付け可能にしている。
【０１４９】また、テストモードエントリ回路は、テストモードエントリリセット信号CLRTM の"H" を受けて同時にリセットされる。
【０１５０】
【発明の効果】上述したように本発明の同期型半導体記憶装置によれば、外部クロック信号に同期して第１のコマンドおよび第２のコマンドが順に入力することでコマンドを決定しているFCRAM のコマンド体系において、従来のSDRAM/DDR-SDRAM で使用されている連続したテストモードサイクルによるキーエントリを使用したテストモードエントリ方法を実現することができる。
【０１５１】この方法は、１クロックにてテストモードエントリを終了することによりテストモードエントリ方法を簡単化することに伴う誤ったテストモードエントリ等を回避することができ、このことは市場にて意図しないテストモードが選択されるなどの市場不良を防御することができる。
【０１５２】また、同期型半導体記憶装置とSDRAM/DDR-SDRAM を同一チップで共有化し、メタルオプションまたはボンデイングにて切り替えを行った場合でも、連続したテストモードサイクルによるキーエントリを使用したテストモード回路の共有化を実現することができる。
【出願人】 【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【識別番号】０００２２１１９９
【氏名又は名称】東芝マイクロエレクトロニクス株式会社
【出願日】 平成１２年８月１０日（２０００．８．１０）
【代理人】 【識別番号】１０００５８４７９
【弁理士】
【氏名又は名称】鈴江 武彦 （外６名）
【公開番号】 特開２００２−５６６９５（Ｐ２００２−５６６９５Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２４２９８６（Ｐ２０００−２４２９８６）