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【発明の名称】 半導体記憶装置およびそれにおけるテスト方法
【発明者】 【氏名】佐伯 宰
【要約】 【課題】高速で読出しテストを行なうことができる半導体記憶装置およびテスト方法を提供する。

【解決手段】半導体記憶装置は、データ比較回路とラッチ回路１２０とを備える。データ比較回路は、メモリセルからの読出データを所定単位数ごとに相互比較し、その比較結果をラッチ回路へ出力する。ラッチ回路１２０は、比較結果信号ＲＤＯＲを入力し、ＮＡＮＤゲート１２９，１３３によって比較結果信号ＲＤＯＲを反映したＨレベルまたはＬレベルの信号ＲＤＴＨを出力する。そして、ＨレベルまたはＬレベルの信号ＲＤＴＨは、ＮＡＮＤゲート１２９へフィードバックされ、全ての読出データについての相互比較が終了するまでラッチ回路１２０に保持される。
【特許請求の範囲】
【請求項１】 複数の入出力端子と、複数のメモリセルと、外部クロックをｎ（ｎは２以上の自然数）分の１に分周した内部クロックを生成するクロック分周回路と、テストモードへのエントリーに伴い、同じデータが書込まれた前記複数のメモリセルから前記内部クロックに基づいて読出された複数のデータを所定単位数ごとに相互に比較し、少なくとも１つの読出データが他の読出データと不一致であることを示す第１の論理信号、または前記読出データが相互に一致していることを示す第２の論理信号を前記所定単位数ごとに出力するデータ比較回路と、前記第１の論理信号が少なくとも１回入力されたとき前記第１の論理信号を前記複数の読出データの比較が完了するまで保持し、前記第１の論理信号と同じ論理の第１の保持信号を出力し、前記第２の論理信号のみが入力されたとき前記第２の論理信号を前記複数の読出データの比較が完了するまで保持し、前記第２の論理信号と同じ論理の第２の保持信号を出力するラッチ回路と、前記第１または第２の保持信号を出力する１つの入出力端子を前記複数の入出力端子から選択する出力選択回路とを備える半導体記憶装置。
【請求項２】 前記ラッチ回路は、前記第１または第２の論理信号が複数回入力されたとき前記第１または第２の論理信号を重書きして保持する、請求項１に記載の半導体記憶装置。
【請求項３】 前記ラッチ回路は、前記テストモード信号を遅延させた遅延信号と、前記テストモード信号とに基づいて前記遅延信号と同じタイミングで活性化される受付信号を生成する信号生成回路と、前記受付信号が活性化されることによって前記第１または第２の論理信号を受付け、前記第１の論理信号が少なくとも１回入力されると前記第１の保持信号を生成し続け、前記第２の論理信号のみが入力される限り前記第２の保持信号を生成し続ける信号保持回路とを含む、請求項２に記載の半導体記憶装置。
【請求項４】 信号保持回路は、前記テストモード信号に基づいて生成され、かつ、前記受付信号よりも早いタイミングで活性化される活性化信号が入力されると、前記第１または第２の論理信号と前記第１または第２の保持信号との論理積を演算し、その演算結果を反転させた第３の論理信号を出力する第１の論理素子と、前記受付信号の活性化に伴い、前記第３の論理信号を反転させた前記第１または第２の保持信号を生成し、前記第１または第２の保持信号を前記第１の論理素子へ出力する第２の論理素子とから成る、請求項３に記載の半導体記憶装置。
【請求項５】 テストモードへのエントリーに伴い、活性化されたテストモード信号を生成するテストモード制御回路と、前記テストモード信号によって活性化され、前記内部クロックに同期してアドレスをカウントし、内部アドレスを生成する内部アドレスカウンタ回路と、活性化されたワード線に接続され、かつ、同じデータが書込まれた所定単位数のメモリセルから前記内部アドレスに基づいてデータを読出し、前記データ比較回路へ出力する読出回路とをさらに備え、前記ラッチ回路は、前記テストモード信号によって活性化される、請求項１に記載の半導体記憶装置。
【請求項６】 前記テストモード制御回路は、入出力端子選択信号をさらに生成し、前記出力選択回路は、前記入出力端子選択信号に基づいて前記１つの入出力端子を選択する、請求項５に記載の半導体記憶装置。
【請求項７】 前記ラッチ回路は、前記第１および第２の保持信号を単位ビット数の信号として保持する、請求項６に記載の半導体記憶装置。
【請求項８】 複数のメモリセルを有する半導体記憶装置のテストを行なうテスト方法であって、前記複数のメモリセルへ同一データを書込む第１のステップと、同一データが書込まれた複数のメモリセルからデータを読出し、その読出したデータを所定単数ごとに相互比較を行なう第２のステップと、データが相互に一致しているとき第１の論理信号を重書きして保持し、データが相互に不一致であるとき第２の論理信号を重書きして保持する第３のステップと、前記複数のメモリセルの全てについて、読出データの相互比較が終了したとき、前記第３のステップにおいて保持した第１または第２の論理信号を出力する第４のステップと、前記第４のステップにおいて出力された第１または第２の論理信号に基づいてテスト結果を判定する第５のステップとを含むテスト方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置に関し、特に、高速にテストを行なうことができる半導体記憶装置、およびテスト方法に関する。
【０００２】
【従来の技術】図１９を参照して、従来の半導体記憶装置２００は、コントロール回路２１０と、アドレスバッファ２２０と、ロウデコーダ２３０と、コラムデコーダ２４０と、読出／書込回路２５０と、メモリセルアレイ２６０と、出力バッファ２７０と、入力バッファ２８０とを備える。
【０００３】コントロール回路２１０は、外部ロウアドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および外部クロックＥＸＣＬＫ等を受けて、各種の内部制御信号を生成する。そして、コントロール回路２１０は、生成した各種の内部制御信号を制御信号バスＣＢＳ５，６を介してアドレスバッファ２２０、ロウデコーダ２３０、コラムデコーダ２４０、読出／書込回路２５０、出力バッファ２７０、および入力バッファ２８０へ出力する。
【０００４】アドレスバッファ２２０は、制御信号バスＣＢＳ５を介して内部制御信号である内部ロウアドレスストローブ信号をコントロール回路２１０から受ける。そして、アドレスバッファ２２０は、制御信号バスＣＢＳ７を介して内部ロウアドレスストローブ信号を出力してロウデコーダ２３０を活性化するとともに、内部ロウアドレス信号をロウデコーダ２３０へ出力する。
【０００５】ロウデコーダ２３０は、アドレスバッファ２２０からの内部ロウアドレスストローブ信号によって活性化されると、アドレスバッファ２２０から入力された内部アドレス信号をデコードし、デコードしたロウアドレスをワード線ドライバ（図示せず）へ出力する。そして、ワード線ドライバは、ロウアドレスに対応するワード線を活性化する。
【０００６】コラムデコーダ２４０は、コントロール回路２１０からの内部コラムアドレスストローブ信号によって活性化され、アドレスバッファ２２０からの内部コラムアドレス信号をデコードし、そのデコードしたコラムアドレスを読出／書込回路２５０へ出力する。
【０００７】読出／書込回路２５０は、センスアンプ、Ｔ／Ｏゲート、およびプリアンプを含む。そして、読出／書込回路２５０は、コラムデコーダ２４０からのコラムアドレスに対応するビット線対を活性化し、入力バッファ２８０からバスＢＳ４を介して入力されたデータを活性化されたビット線対へ出力してメモリセルにデータを書込むとともに、メモリセルからのデータをセンスアンプ、およびプリアンプによって増幅して読出し、バスＢＳ３を介して出力バッファ２７０へ出力する。
【０００８】メモリセルアレイ２６０は、複数のメモリセル、複数のワード線、および複数のビット線対を含む。出力バッファ２７０は、制御信号バスＣＢＳ６を介して読出コマンドを入力すると、バスＢＳ３を介して入力された読出データを入出力端子ＤＱ０〜ＤＱｊへ出力する。入力バッファ２８０は、入出力端子ＤＱ０〜ＤＱｊを介して入力されたデータをバスＢＳ４を介して読出／書込回路２５０へ出力する。
【０００９】図２０を参照して、半導体記憶装置、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のテスト時、テストボード４００には、複数のＤＲＡＭ１〜ＤＲＡＭｎが配置される。ＤＲＡＭ１〜ＤＲＡＭｎの各々は、試験装置３００からの４つのテスタＩ／Ｏ（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ（３）、および信号線３１０と接続される。
【００１０】試験装置３００は、外部ロウアドレスストローブ信号／ＲＡＳ、および外部コラムアドレスストローブ信号／ＣＡＳ等のクロック信号や外部クロック信号ＥＸＣＬＫ等の各種の信号を信号線３１０を介してＤＲＡＭ１〜ＤＲＡＭｎへ出力する。
【００１１】また、試験装置３００は、テスタＩ／Ｏ（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ（３）を介して書込みデータをＤＲＡＭ１〜ＤＲＡＭｎの各々へ出力し、ＤＲＡＭ１〜ＤＲＡＭｎからの読出しデータをテスタＩ／Ｏ（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ（３）を介して受取る。
【００１２】ＤＲＡＭ１〜ＤＲＡＭｎのテスト動作においては、試験装置３００は、外部ロウアドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを信号線３１０を介してＤＲＡＭ１〜ＤＲＡＭｎの各々へ出力し、Ｈ（論理ハイ）レベルまたはＬ（論理ロー）レベルの同一データ（書込データ）、およびアドレス信号Ａ０〜ＡｉをテスタＩ／Ｏ（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ（３）を介してＤＲＡＭ１〜ＤＲＡＭｎの各々へ出力する。そうすると、ＤＲＡＭ１〜ＤＲＡＭｎの各々、すなわち、図１９に示す半導体記憶装置２００のコントロール回路２１０は、入出力端子を介して外部ロウアドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥが入力される。そして、コントロール回路２１０は、半導体記憶装置２００をテストモードへ移行させるとともに、外部ロウアドレスストローブ信号／ＲＡＳに基づいて生成された内部ロウアドレスストローブ信号をアドレスバッファ２２０へ出力し、外部コラムアドレスストローブ信号に基づいて生成された内部コラムアドレスストローブ信号をコラムデコーダ２４０へ出力する。
【００１３】アドレスバッファ２２０は、制御信号バスＣＢＳ５を介して内部ロウアドレスストローブ信号が入力されると、内部ロウアドレスストローブ信号を制御信号バスＣＢＳ７を介してロウデコーダ２３０へ出力してロウデコーダ２３０を活性化する。また、アドレスバッファ２２０は、制御信号バスＣＢＳ７を介して、アドレス信号Ａ０〜Ａｉに基づいて生成された内部ロウアドレス信号および内部コラムアドレス信号を、それぞれ、ロウデコーダ２３０、コラムデコーダ２４０へ出力する。
【００１４】そうすると、ロウデコーダ２３０は、内部ロウアドレス信号をデコードし、ロウアドレスをワード線ドライバ（図示せず）へ出力し、ワード線ドライバはロウアドレスに対応するメモリセルアレイ２６０に含まれるワード線を活性化する。また、コラムデコーダ２４０は、内部コラムアドレス信号をデコードし、コラムアドレスを読出／書込回路２５０へ出力する。
【００１５】一方、入力バッファ２８０は、入出力端子ＤＱ０〜ＤＱｊを介して書込データが入力され、コントロール回路２１０からの書込コマンドに応じて書込データをバスＢＳ４を介して読出／書込回路２５０へ出力する。そうすると、読出／書込回路２５０は、Ｉ／Ｏゲートによってコラムアドレスに対応するビット線対を順に活性化し、書込データを活性化されたビット線対へ書込む。そして、書込データは、活性化されたビット線対上を伝達され、活性化されたワード線およびビット線対に接続されたメモリセルに書込まれる。
【００１６】メモリセルへ同一データが書込まれると、コントロール回路２１０は、制御信号バスＣＢＳ５を介して読出コマンドを読出／書込回路２５０へ出力する。そして、書込み時と同じ方法によってアドレスバッファ２２０はロウデコーダ２３０を活性化し、コントロール回路２１０はコラムデコーダ２４０を活性化する。活性化されたロウデコーダ２３０およびコラムデコーダ２４０は、書込み時と同じ方法によって、それぞれ、ロウアドレスおよびコラムアドレスをデコードする。そして、読出／書込回路２５０は、活性化されたワード線およびビット線対に接続されたメモリセルから、順次、データを読出し、読出データをバスＢＳ３を介して出力バッファ２７０へ出力する。
【００１７】そうすると、出力バッファ２７０は、コントロール回路２１０から制御信号バスＣＢＳ６を介して入力された読出コマンドに応じて、読出データを入出力端子ＤＱ０〜ＤＱｊを介して外部へ出力する。
【００１８】そして、試験装置３００は、ＤＲＡＭ１〜ＤＲＡＭｎの各々から読出された読出データをテスタＩ／Ｏ（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ（３）を介して受取り、読出データが書込データに一致するか否かによってＤＲＡＭ１〜ＤＲＡＭｎの各々をテストする。
【００１９】
【発明が解決しようとする課題】しかし、従来の半導体記憶装置２００のテストにおいては、試験装置３００が出力するクロック信号の周波数に依存してテストが行なわれるため、最小クロック長が非常に長いとき、長時間のテスト時間を要するという問題があった。すなわち、従来の半導体記憶装置のテスト動作時における半導体記憶装置２００からのデータの読出しは、図２１に示すように外部クロックＥＸＣＬＫに同期したアドレス信号ＡＤＤによって逐一行なわれる。つまり、読出しタイミングＴｃｏｍ１においてアドレスＹ０によって指定されたメモリセルからデータが読出され、読出データＱ０として外部へ出力される。また、読出しタイミングＴｃｏｍ２においてアドレスＹ１によって指定されたメモリセルからデータが読出され、読出データＱ１として外部へ出力される。さらに、タイミングＴｃｏｍ３においてアドレスＹ２によって指定されたメモリセルからデータが読出され、読出データＱ２として外部へ出力される。また、さらにタイミングＴｃｏｍ４においてアドレスＹ３によって指定されたメモリセルからデータが読出され、読出データＱ３として外部へ出力される。
【００２０】したがって、試験装置３００は、メモリセルからの読出データを外部クロックＥＸＣＬＫに同期して半導体記憶装置２００から受取るため、外部クロックＥＸＣＬＫの最小クロック長が非常に長いときは、テストに長時間を要する。
【００２１】また、図２０に示すように試験装置３００にＤＲＡＭ１〜ＤＲＡＭｎ、すなわち、複数の半導体記憶装置を配置してテストを行なう場合、試験装置３００は、各半導体記憶装置から、逐一、読出データを受取り、読出データが書込データに一致するか否かを判定し、１つの半導体記憶装置についてのテストを終了した後でなければ、次の半導体記憶装置のテストを行なうことができず、テストに非常に長時間を要するという問題があった。
【００２２】そこで、本発明は、かかる問題を解決するためになされたものであり、その目的は、高速で読出しテストを行なうことができる半導体記憶装置およびテスト方法を提供することである。
【００２３】
【課題を解決するための手段】この発明による半導体記憶装置は、複数の入出力端子と、複数のメモリセルと、外部クロックをｎ（ｎは２以上の自然数）分の１に分周した内部クロックを生成するクロック分周回路と、テストモードへのエントリーに伴い、同じデータが書込まれた複数のメモリセルから内部クロックに基づいて読出された複数のデータを所定単位数ごとに相互に比較し、少なくとも１つの読出データが他の読出データと不一致であることを示す第１の論理信号、または読出データが相互に一致していることを示す第２の論理信号を所定単位数ごとに出力するデータ比較回路と、第１の論理信号が少なくとも１回入力されたとき第１の論理信号を複数の読出データの比較が完了するまで保持し、第１の論理信号と同じ論理の第１の保持信号を出力し、第２の論理信号のみが入力されたとき第２の論理信号を複数の読出データの比較が完了するまで保持し、第２の論理信号と同じ論理の第２の保持信号を出力するラッチ回路と、第１または第２の保持信号を出力する１つの入出力端子を複数の入出力端子から選択する出力選択回路とを備える。
【００２４】この発明による半導体記憶装置においては、同一データが書込まれた複数のメモリセルから内部クロックに同期してデータが読出され、その読出されたデータは、所定単位数ごとに相互に比較される。そして、データ比較回路は所定単位数のデータが相互に不一致であることを示す第１の論理信号と、相互に一致していることを示す第２の論理信号とを出力し、第１または第２の論理信号は、全ての読出データについての相互比較が完了するまで半導体記憶装置内に保持され、全ての読出データについての相互比較が完了すると半導体記憶装置から出力される。
【００２５】したがって、この発明によれば、複数のメモリセルからの読出データを１つの第１または第２の論理信号として半導体記憶装置から出力できる。その結果、逐一、読出データが書込データに一致するか否かを判定する必要がなく、最後に第１または第２の論理信号に基づいてテスト結果を判定すれば良く、高速にテストを行なうことができる。
【００２６】また、この発明によれば、テストモード時は半導体記憶装置において生成された内部クロックに同期してメモリセルからデータを読出し、データの相互比較の結果を全てのデータ比較が終了するまで半導体記憶装置内に保持するので、試験装置の周波数に依存しない速度でテストを行なうことができる。
【００２７】好ましくは、半導体記憶装置のラッチ回路は、第１または第２の論理信号が複数回入力されたとき第１または第２の論理信号を重書きして保持する。
【００２８】ラッチ回路は、データ比較回路から、複数回、第１または第２の論理信号が入力されると、第１または第２の論理信号が入力されるごとに第１または第２の論理信号を重書きをし、全てのデータについての相互比較が完了するまで保持し続ける。
【００２９】したがって、この発明によれば、半導体記憶装置におけるテスト結果を単位ビットの信号として半導体記憶装置から取出すことができる。その結果、高速に半導体記憶装置のテストを行なうことができる。
【００３０】好ましくは、半導体記憶装置のラッチ回路は、テストモード信号を遅延させた遅延信号と、テストモード信号とに基づいて遅延信号と同じタイミングで活性化される受付信号を生成する信号生成回路と、受付信号が活性化されることによって第１または第２の論理信号を受付け、第１の論理信号が少なくとも１回入力されると第１の保持信号を生成し続け、第２の論理信号のみが入力される限り第２の保持信号を生成し続ける信号保持回路とを含む。
【００３１】ラッチ回路は、テストモード信号に基づいて生成された受付信号が活性化されることによってデータ比較結果である第１または第２の論理信号を受付ける。そして、ラッチ回路は、第１の論理信号を少なくとも１回受付けると第１の論理信号と同じ論理を有する第１の保持信号を生成し続け、第２の論理信号のみを受付けたときは第２の論理信号と同じ論理を有する第２の保持信号を生成し続ける。
【００３２】したがって、この発明によれば、第１の論理信号が少なくとも１回、ラッチ回路へ入力されると、読出データが相互に不一致であることを示す第１の保持信号を半導体記憶装置内に保持でき、第２の論理信号のみがラッチ回路へ入力されたときは、読出データが相互に一致していることを示す第２の保持信号を半導体記憶装置内に保持できる。
【００３３】好ましくは、半導体記憶装置に含まれるラッチ回路の信号保持回路は、テストモード信号に基づいて生成され、かつ、受付信号よりも早いタイミングで活性化される活性化信号が入力されると、第１または第２の論理信号と第１または第２の保持信号との論理積を演算し、その演算結果を反転させた第３の論理信号を出力する第１の論理素子と、受付信号の活性化に伴い、第３の論理信号を反転させた第１または第２の保持信号を生成し、第１または第２の保持信号を第１の論理素子へ出力する第２の論理素子とから成る。
【００３４】信号生成回路においては、データ比較回路から第１または第２の論理信号が入力されると、１つ前に入力された第１または第２の論理信号の論理を反映した第１または第２の保持信号と、新たに入力された第１または第２の論理信号との論理積が演算されて新たに第１または第２の保持信号が生成される。つまり、第１または第２の保持信号はフィードバックされて新たな第１または第２の保持信号の生成に反映される。
【００３５】したがって、この発明によれば、第１または第２の論理信号が繰り返して入力されると、第１または第２の論理信号を重書きして保持できる。
【００３６】好ましくは、半導体記憶装置は、テストモードへのエントリーに伴い、活性化されたテストモード信号を生成するテストモード制御回路と、テストモード信号によって活性化され、内部クロックに同期してアドレスをカウントし、内部アドレスを生成する内部アドレスカウンタ回路と、活性化されたワード線に接続され、かつ、同じデータが書込まれた所定単位数のメモリセルから内部アドレスに基づいてデータを読出し、データ比較回路へ出力する読出回路とをさらに備え、ラッチ回路は、テストモード信号によって活性化される。
【００３７】半導体記憶装置においては、テストモード信号の活性化に伴って内部アドレスカウンタ回路が活性化され、内部クロックに同期して内部アドレスが生成される。そして、内部アドレスによって指定されたメモリセルからデータが読出され、読出データは所定単位数ごとに相互に比較される。ラッチ回路は、全ての読出データについての相互比較が終了するまで比較結果を保持し続ける。
【００３８】したがって、この発明によれば、半導体記憶装置において生成された内部クロックに同期してデータを読出し、読出データの相互比較を行なうことができる。その結果、テスト時間を短縮できる。
【００３９】好ましくは、半導体記憶装置のテストモード制御回路は、入出力端子選択信号をさらに生成し、出力選択回路は、入出力端子選択信号に基づいて１つの入出力端子を選択する。
【００４０】ラッチ回路は、全ての読出データについての相互比較が終了すると、保持し続けた比較結果を出力選択回路へ出力する。出力選択回路は、テストモード制御回路からの入出力端子選択信号に基づいて比較結果を出力するための１つの入出力端子を選択し、その選択した入出力端子から比較結果を出力する。
【００４１】したがって、この発明によれば、半導体記憶装置におけるテスト結果は１つの入出力端子を介して外部へ出力されるので、一度に多くの半導体記憶装置を試験装置に配置してテストを行なうことができる。
【００４２】好ましくは、半導体記憶装置のラッチ回路は、第１および第２の保持信号を単位ビット数の信号として保持する。
【００４３】ラッチ回路は、全ての読出データについての比較結果を重書きすることによって単位ビット数の信号として保持する。
【００４４】したがって、この発明によれば、半導体記憶装置におけるテスト結果は、単位ビット数の信号として外部へ出力されるので、試験装置は、迅速にテスト結果を判定できる。また、試験装置は、一定期間内に、より多くの半導体記憶装置についてのテスト結果を判定できる。
【００４５】この発明によるテスト方法は、複数のメモリセルを有する半導体記憶装置のテストを行なうテスト方法であって、複数のメモリセルへ同一データを書込む第１のステップと、同一データが書込まれた複数のメモリセルからデータを読出し、その読出したデータを所定単数ごとに相互比較を行なう第２のステップと、データが相互に一致しているとき第１の論理信号を重書きして保持し、データが相互に不一致であるとき第２の論理信号を重書きして保持する第３のステップと、複数のメモリセルの全てについて、読出データの相互比較が終了したとき、第３のステップにおいて保持した第１または第２の論理信号を出力する第４のステップと、第４のステップにおいて出力された第１または第２の論理信号に基づいてテスト結果を判定する第５のステップとを含む。
【００４６】この発明によるテスト方法においては、同一データが書込まれた複数のメモリセルからデータが読出され、その読出されたデータは、所定単位数ごとに相互に比較される。そして、所定単位数のデータが相互に不一致であることを示す第１の論理信号と、相互に一致していることを示す第２の論理信号とがを出力され、第１または第２の論理信号は、全ての読出データについての相互比較が完了するまで保持され、全ての読出データについての相互比較が完了すると出力され、判定される。
【００４７】したがって、この発明によれば、全ての読出データについての相互比較は終了するまで、比較結果は半導体記憶装置内に保持されるので、一度に多くの半導体記憶装置についてのテストを平行して行なうことができる。その結果、テスト時間を短縮できる。
【００４８】
【発明の実施の形態】本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４９】図１を参照して、この発明による半導体記憶装置１００は、テストモードコントロール回路１０と、コントロール回路２０と、クロック分周回路３０と、アドレスバッファ４０と、内部アドレスカウンタ回路５０と、ロウデコーダ６０と、コラムデコーダ７０と、読出／書込回路８０と、メモリセルアレイ９０と、データ比較回路１１０と、ラッチ回路１２０と、出力選択回路１３０と、出力バッファ１４０と、入力バッファ１５０とを備える。
【００５０】テストモードコントロール回路１０は、入出力端子から入力された外部ロウアドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥに基づいて、後述する方法によってテストモード信号ＴＥＳＴＯＲおよび入出力端子選択信号ＴＥＳＴ０〜３を生成し、テストモード信号ＴＥＳＴＯＲをアドレスバッファ４０、内部アドレスカウンタ回路５０、データ比較回路１１０、およびラッチ回路１２０へ出力し、入出力端子選択信号ＴＥＳＴ０〜３を出力選択回路１３０へ出力する。
【００５１】コントロール回路２０は、外部ロウアドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および外部クロックＥＸＣＬＫ等の制御信号を入出力端子から入力する。そして、コントロール回路２０は、外部ロウアドレスストローブ信号／ＲＡＳに基づいて生成された内部ロウアドレスストローブ信号を制御信号バスＣＢＳ１を介してアドレスバッファ４０へ出力し、外部コラムアドレスストローブ信号／ＣＡＳに基づいて生成された内部コラムアドレスストローブ信号を制御信号バスＣＢＳ２を介してコラムデコーダ７０へ出力し、ライトイネーブル信号／ＷＥ等に基づいて生成された内部制御信号を制御信号バスＣＢＳ２を介して出力バッファ１４０および入力バッファ１５０へ出力する。
【００５２】クロック分周回路３０は、入出力端子から入力された外部クロックＥＸＣＬＫに基づいて、後述する方法によって内部クロックＩＮＣＬＫを生成し、その生成した内部クロックＩＮＣＬＫをコントロール回路２０および内部アドレスカウンタ回路５０へ出力する。
【００５３】アドレスバッファ４０は、通常動作時、内部ロウアドレスストローブ信号が制御信号バスＣＢＳ１を介してコントロール回路２０から入力されると、内部ロウアドレスストローブ信号に基づいてロウデコーダ６０を活性化する。また、アドレスバッファ４０は、入出力端子から入力されたアドレス信号Ａ０〜Ａｉに基づいて内部コラムアドレス信号と内部ロウアドレス信号とを選択し、制御信号バスＣＢＳ３を介して内部ロウアドレス信号をロウデコーダ６０へ出力し、内部コラムアドレス信号をコラムデコーダ７０へ出力する。さらに、アドレスバッファ４０は、テストモードコントロール回路１０からテストモード信号ＴＥＳＴＯＲを入力すると、入出力端子から入力されたアドレス信号Ａ０〜Ａｉに基づいて内部コラムアドレス信号をコラムデコーダ７０へ出力せず、アドレス信号Ａ０〜Ａｉに基づいて内部ロウアドレス信号のみをロウデコーダ６０へ出力する。
【００５４】内部アドレスカウンタ回路５０は、テストモードコントロール回路１０からのテストモード信号ＴＥＳＴＯＲとクロック分周回路３０からの内部クロックＩＮＣＬＫとに基づいて、後述する方法によって内部アドレスをカウントし、そのカウントした内部アドレス信号ＩＮＹをコラムデコーダ７０へ出力する。
【００５５】ロウデコーダ６０は、アドレスバッファ４０からの内部ロウアドレスストローブ信号によって活性化され、アドレスバッファ４０から制御信号バスＣＢＳ３を介して入力された内部ロウアドレス信号をデコードし、そのデコードしたロウアドレスをワード線ドライバ（図示せず）へ出力し、ワード線ドライバによってロウアドレスに対応するワード線を活性化する。
【００５６】コラムデコーダ７０は、コントロール回路２０からの内部コラムアドレスストローブ信号によって活性化され、アドレスバッファ４０から制御信号バスＣＢＳ３を介して入力された内部コラムアドレス信号または内部アドレスカウンタ回路５０から入力された内部アドレス信号ＩＮＹをデコードし、そのデコードしたコラムアドレスまたは内部アドレスを読出／書込回路８０へ出力する。
【００５７】読出／書込回路８０は、コントロール回路２０からの内部制御信号に基づいて、コラムデコーダ７０から入力されたコラムアドレスまたは内部アドレスに対応するビット線を活性化し、メモリセルアレイ９０に含まれるメモリセルにデータの書込み、または読出しを行なう。
【００５８】メモリセルアレイ９０は、複数のメモリセルと、複数のメモリセルにデータの書込み／読出しを行なうための複数のワード線および複数のビット線とを含む。
【００５９】データ比較回路１１０は、後述する方法により、テストモード時に読出／書込回路８０によってメモリセルから読出された所定単位数のデータを相互に比較し、その比較結果をラッチ回路１２０へ出力する。
【００６０】ラッチ回路１２０は、後述する方法により、データ比較回路１１０からの比較結果に基づいてメモリセルアレイ９０に含まれる複数のメモリセルのテスト結果を示す保持信号を生成し、その保持信号を出力選択回路１３０へ出力する。
【００６１】出力選択回路１３０は、テストモードコントロール回路１０からの入出力端子選択信号ＴＥＳＴ０〜３に基づいて選択された入出力端子を介して出力するためにラッチ回路１２０からの保持信号を出力バッファ１４０へ出力する。
【００６２】出力バッファ１４０は、通常動作時、読出／書込回路８０によって読出されたデータを入力し、入出力端子ＤＱ０〜ＤＱｊから外部へ出力する。また、出力バッファ１４０は、テストモード時、出力選択回路１３０からの保持信号を入出力端子選択信号ＴＥＳＴ０〜３によって選択された入出力端子から外部へ出力する。入力バッファ１５０は、データの書込み時、コントロール回路２０からの内部制御信号に基づいて、入出力端子ＤＱ０〜ＤＱｊからのデータを読出／書込回路８０へ出力する。
【００６３】図２，３を参照して、テストモードコントロール回路１０におけるテストモード信号ＴＥＳＴＯＲと、入出力端子選択信号ＴＥＳＴ０〜３との生成について説明する。テストモードコントロール回路１０は、ライトイネーブル信号／ＷＥ、外部コラムアドレスストローブ信号／ＣＡＳ、および外部ロウアドレスストローブ信号／ＲＡＳをＬ（論理ロー）レベルに設定した状態、いわゆる、ライトカスビフォアラスサイクル（ＷＣＢＲサイクル）になることに同期して、Ｈ（論理ハイ）レベルまたはＬレベルの外部アドレス信号ＡＤＤに基づいて、いずれか１つがＬレベルからＨレベルに切替わって活性化される入出力端子選択信号ＴＥＳＴ０〜３を生成する。図２においては、入出力端子選択信号ＴＥＳＴ０が活性化されている。
【００６４】また、テストモードコントロール回路１０は、図３に示すテストモード信号生成回路５を含む。テストモード信号生成回路５は、ＮＯＲゲート１，２とＮＡＮＤゲート３とから成る。ＮＯＲゲート１は、入出力端子選択信号ＴＥＳＴ０，１が入力され、ＮＯＲゲート２は、入出力端子選択信号ＴＥＳＴ２，３が入力される。そして、ＮＡＮＤゲート３は、ＮＯＲゲート１の出力およびＮＯＲゲート２の出力が入力される。
【００６５】入出力端子選択信号ＴＥＳＴ０がＨレベル、入出力端子選択信号ＴＥＳＴ１〜３がＬレベルのとき、ＮＯＲゲート１はＬレベルの信号を出力し、ＮＯＲゲート２はＨレベルの信号を出力する。その結果、ＮＡＮＤゲート３は、Ｈレベルのテストモード信号ＴＥＳＴＯＲ、すなわち、活性化されたテストモード信号ＴＥＳＴＯＲを出力する。入出力端子選択信号ＴＥＳＴ１〜３のいずれか１つがＨレベルのときも同様に、テストモード信号生成回路５は、活性化されたテストモード信号ＴＥＳＴＯＲを出力する。
【００６６】図４を参照して、クロック分周回路３０は、インバータ３１〜３８と、ＡＮＤゲート３９と、ＮＯＲゲート４１，４２とを備える。インバータ３１〜３８は、直列に接続され、外部クロックＥＸＣＬＫを入力して外部クロックＥＸＣＬＫを一定量だけ遅延させる。ＡＮＤゲート３９およびＮＯＲゲート４１は、外部クロックＥＸＣＬＫとインバータ３１〜３８の出力とが入力される。ＮＯＲゲート４２は、ＡＮＤゲート３９の出力とＮＯＲゲート４１の出力とが入力され、内部クロックＩＮＣＬＫを出力する。
【００６７】図５を参照して、インバータ３１〜３８は、外部クロックＥＸＣＬＫが入力され、外部クロックＥＸＣＬＫを４分の１周期分だけ遅延させた信号Ｂ１を出力する。ＡＮＤゲート３９は、外部クロックＥＸＣＬＫと信号Ｂ１とが入力され、外部クロックＥＸＣＬＫと信号Ｂ１との論理積を演算し、信号Ｂ２を出力する。また、ＮＯＲゲート４１は、外部クロックＥＸＣＬＫと信号Ｂ１とが入力され、外部クロックＥＸＣＬＫと信号Ｂ１との論理和を演算し、その演算結果を反転させた信号Ｂ３を出力する。そして、ＮＯＲゲート４２は、信号Ｂ２と信号Ｂ３とが入力され、信号Ｂ２と信号Ｂ３との論理和を演算し、その演算結果を反転させた内部クロックＩＮＣＬＫを出力する。これによりクロック分周回路３０は、外部クロックＥＸＣＬＫを２分の１に分周した内部クロックＩＮＣＬＫを生成する。
【００６８】図６を参照して、内部アドレスカウンタ回路５０は、ＮＡＮＤゲート５１と、インバータ５２と、カウンター５０１〜５０ｎとを備える。ＮＡＮＤゲート５１は、テストモードコントロール回路１０からのＨレベルのテストモード信号ＴＥＳＴＯＲ、およびクロック分周回路３０からの内部クロックＩＮＣＬＫが入力され、演算結果をインバータ５２へ出力する。インバータ５２は、入力信号を反転させてカウンタ５０１へ出力する。ＮＡＮＤゲート５１とインバータ５２とは、Ｈレベルのテストモード信号ＴＥＳＴＯＲと内部クロックＩＮＣＬＫとに基づいて信号ＣＯＵＮＴを生成し、カウンタ５０１へ出力する。
【００６９】カウンタ５０１〜５０ｎの個数は、メモリセルアレイ９０の１つのワード線に接続されたメモリセルの個数によって決定される。カウンタ５０１は、ＮＡＮＤゲート５１およびインバータ５２で演算された信号ＣＯＵＮＴに基づいてカウントし、カウンタ値ＩＮＹ０を出力する。また、カウンタ５０２は、カウント値ＩＮＴ０に基づいてカウントし、カウント値ＩＮＹ１を出力する。以下、同様にして、カウンタ５０３は、カウント値ＩＮＹ１に基づいてカウント値ＩＮＹ２を出力し、カウンタ５０４は、カウント値ＩＮＹ２に基づいてカウント値ＩＮＹ３を出力し、カウンタ５０ｎは、カウント値ＩＮＹｎ−２に基づいてカウント値ＩＮＹｎ−１を出力する。
【００７０】図７を参照して、カウンタ５０１〜５０ｎの各々は、インバータ５３，５５，６５，６６と、ＮＡＮＤゲート５４，５９，６３，６４と、ＮチャネルＭＯＳトランジスタ５７，５８，６１，６２とを備える。ＮＡＮＤゲート６３，６４は、フリップフロップの機能を果たすものである。また、ＮチャネルＭＯＳトランジスタ６１，６２のドレイン端子は接地端子６７に接続されている。そして、カウンタ５０１〜５０ｎの各々は、入力端子ＱＱから入力されたパルス信号の立下りに同期してパルス信号の周波数を２倍に分周したパルス信号を出力する。
【００７１】図６〜図８を参照して、１つのワード線に接続されたメモリセルの個数が４個の場合の内部アドレスカウンタ回路５０におけるカウント値ＩＮＹ０〜ＩＮＹ３の生成について説明する。この場合、内部アドレスカウンタ回路５０は、ＮＡＮＤゲート５１、インバータ５２、およびカウンタ５０１〜５０４で構成される。ＮＡＮＤゲート５１とインバータ５２とは、Ｈレベルのテストモード信号ＴＥＳＴＯＲと、内部クロックＩＮＣＬＫとを入力し、テストモード信号ＴＥＳＴＯＲと内部クロックＩＮＣＬＫとの論理積を演算した結果を２回反転して信号ＣＯＵＮＴを生成する。カウンタ５０１は、信号ＣＯＵＮＴを入力すると、インバータ５３は、信号ＣＯＵＮＴを反転させた信号Ｃ１を出力する。ＮチャネルＭＯＳトランジスタ５７，５８は、信号Ｃ１をゲート端子に受けてオン・オフされる。また、信号ＣＯＵＮＴは、ＮＡＮＤゲート５４，５９を介してフリップフロップを構成するＮＡＮＤゲート６３，６４に入力され、ＮＡＮＤゲート６４は信号Ｃ２を出力し、ＮＡＮＤゲート６３は信号Ｃ３を出力する。ＮチャネルＭＯＳトランジスタ６１は、信号Ｃ２をゲート端子に受けてオン・オフされる。また、ＮチャネルＭＯＳトランジスタ６２は、信号Ｃ３をゲート端子に受けてオン・オフされる。その結果、カウンタ５０１は、信号ＣＯＵＮＴが立ち下がるごとにＬレベルからＨレベルに、またはＨレベルからＬレベルに切替わるカウント値ＩＮＹ０を出力端子Ｑから出力する。
【００７２】カウンタ５０２は、カウンタ５０１からのカウント値ＩＮＹ０を入力して、カウンタ５０１におけるカウントと同じ方法によってカウントし、カウント値ＩＮＹ０が立ち下がるごとにＬレベルからＨレベルに、またはＨレベルからＬレベルに切替わるカウント値ＩＮＹ１を出力する。同様に、カウンタ５０３は、カウント値ＩＮＹ１の立下りに同期したカウント値ＩＮＹ２を出力し、カウンタ５０４は、カウント値ＩＮＹ２の立下りに同期したカウント値ＩＮＹ３を出力する。その結果、内部アドレスカウンタ回路５０は、カウント値ＩＮＹ０〜ＩＮＹ３から成るアドレス値がアップする内部アドレス信号ＩＮＹを出力する。
【００７３】図９を参照して、データ比較回路１１０は、ＮＡＮＤゲート１１１〜１１５と、ＮＯＲゲート１１６〜１１８と、インバータ１１９とを備える。ＮＡＮＤゲート１１１は、メモリセル（０）から低電位のビット線上へ出力された信号を増幅した信号ＲＤＦＬ（０）と、メモリセル（１）から低電位のビット線上へ出力された信号を増幅した信号ＲＤＦＬ（１）とが入力される。ＮＡＮＤゲート１１２は、メモリセル２から低電位のビット線上へ出力された信号を増幅した信号ＲＤＦＬ（２）と、メモリセル（３）から低電位のビット線上へ出力された信号を増幅した信号ＲＤＦＬ（３）とが入力される。ＮＡＮＤゲート１１３は、テストモードコントロール回路１０からのテストモード信号ＴＥＳＴＯＲと、ライトコントロール信号／ＷＣとが入力される。ＮＡＮＤゲート１１４は、メモリセル０から高電位のビット線上へ出力された信号を増幅した信号ＲＤＦＨ（０）と、メモリセル（１）から高電位のビット線上へ出力された信号を増幅した信号ＲＤＦＨ（１）とが入力される。ＮＡＮＤゲート１１５は、メモリセル２から高電位のビット線上へ出力された信号を増幅した信号ＲＤＦＨ（２）と、メモリセル（３）から高電位のビット線上へ出力された信号を増幅した信号ＲＤＦＨ（３）とが入力される。
【００７４】ＮＯＲゲート１１６は、ＮＡＮＤゲート１１１の出力信号Ｄ１と、ＮＡＮＤゲート１１２の出力信号Ｄ２とが入力される。ＮＯＲゲート１１７は、ＮＡＮＤゲート１１４の出力信号Ｄ３と、ＮＡＮＤゲート１１５の出力信号Ｄ４とが入力される。
【００７５】ＮＯＲゲート１１８は、ＮＯＲゲート１１６の出力信号Ｄ５と、ＮＯＲゲート１１７の出力信号Ｄ６と、ＮＡＮＤゲート１１３の出力信号とが入力される。インバータ１１９は、ＮＯＲゲート１１８の出力信号を反転した比較結果信号ＲＤＯＲを出力する。
【００７６】ライトコントロール信号／ＷＣは、メモリセル（０）〜（３）へのデータの書込時、Ｌレベルであり、メモリセル（０）〜（３）からのデータの読出し時、Ｈレベルである。その結果、テストモードにおけるメモリセル（０）〜（３）へのデータの書込時、ＮＡＮＤゲート１１３はＨレベルのテストモード信号ＴＥＳＴＯＲとＬレベルのライトコントロール信号／ＷＣとが入力され、Ｈレベルの信号をＮＯＲゲート１１８へ出力する。そうすると、ＮＯＲゲート１１８は、信号Ｄ５，Ｄ６がＨレベルかＬレベルかに拘わらずＬレベルの信号を出力する。したがって、この場合、データ比較回路１１０は、メモリセル（０）〜（３）から読出された読出しデータを相互に比較した比較結果を反映しない比較結果信号ＲＤＯＲを出力する。
【００７７】一方、テストモードにおけるメモリセル（０）〜（３）からのデータの読出時、ＮＡＮＤゲート１１３は、Ｈレベルのテストモード信号ＴＥＳＴＯＲと、Ｈレベルのライトコントロール信号／ＷＣとが入力され、Ｌレベルの信号をＮＯＲゲート１１８へ出力する。そうすると、ＮＯＲゲート１１８は、信号Ｄ５，Ｄ６の論理に依存した信号を出力する。したがって、この場合、データ比較回路１１０は、メモリセル（０）〜（３）から読出された読出しデータを相互に比較した比較結果を反映した比較結果信号ＲＤＯＲを出力する。
【００７８】図１０を参照して、メモリセル（０）〜（３）からのデータの読出しについて説明する。メモリセル（０）からビット線対ＢＬ（０），／ＢＬ（０）上に読出されたデータは、センスアンプ（０）によって増幅されて入出力線対ＩＯ（０），／ＩＯ（０）に出力される。そして、入出力線対ＩＯ（０），／ＩＯ（０）上のデータは、プリアンプ（０）によってさらに増幅されて読出線対ＲＤＦ（０），／ＲＤＦ（０）に信号ＲＤＦＨ（０），ＲＤＦＬ（０）として出力される。同様に、メモリセル（１）からの読出しデータは、ビット線対ＢＬ（１），／ＢＬ（１）を介してセンスアンプ（１）によって増幅され、入出力線対ＩＯ（１），／ＩＯ（１）を介してプリアンプ（１）によってさらに増幅されて出力線対ＲＤＦ（１），／ＲＤＦ（１）に信号ＲＤＦＨ（１），ＲＤＦＬ（１）として出力される。また、メモリセル（２）からの読出しデータは、ビット線対ＢＬ（２），／ＢＬ（２）を介してセンスアンプ（２）によって増幅され、入出力線対ＩＯ（２），／ＩＯ（２）を介してプリアンプ（２）によってさらに増幅されて出力線対ＲＤＦ（２），／ＲＤＦ（２）に信号ＲＤＦＨ（２），ＲＤＦＬ（２）として出力される。さらに、メモリセル（３）からの読出しデータは、ビット線対ＢＬ（３），／ＢＬ（３）を介してセンスアンプ（３）によって増幅され、入出力線対ＩＯ（３），／ＩＯ（３）を介してプリアンプ（３）によってさらに増幅されて出力線対ＲＤＦ（３），／ＲＤＦ（３）に信号ＲＤＦＨ（３），ＲＤＦＬ（３）として出力される。
【００７９】図９および図１１を参照して、データ比較回路１１０におけるデータの比較動作について説明する。メモリセル（０）〜（３）には同じデータが書込まれている。Ｌレベルの外部ロウアドレスストローブ信号／ＲＡＳ、およびＬレベルの外部コラムアドレスストローブ信号／ＣＡＳが入力されると、上述したようにテストモードコントロール回路１０は、Ｈレベルのテストモード信号ＴＥＳＴＯＲを生成し、データ比較回路１１０へＨレベルのテストモード信号ＴＥＳＴＯＲを出力する。また、コントロール回路２０は、Ｈレベルのライトコントロール信号／ＷＣ（「読出コマンド」とも言う。）を読出／書込回路８０へ制御信号バスＣＢＳ１を介して出力する。そして、読出／書込回路８０はメモリセル（０）〜（３）からデータを読出し、バスＢＳ２を介してデータ比較回路１１０へ出力する。
【００８０】そうすると、データ比較回路１１０は、上述した方法によってメモリセル（０）〜（３）から読出された信号ＲＤＦＬ（０），ＲＤＦＬ（１）、ＲＤＦＬ（２），ＲＤＦＬ（３）、ＲＤＦＨ（０），ＲＤＦＨ（１）、ＲＤＦＨ（２），ＲＤＦＨ（３）を、それぞれ、ＮＡＮＤゲート１１１，１１２，１１４，１１５に入力する。そうすると、ＮＡＮＤゲート１１１は、信号ＲＤＦＬ（０）と信号ＲＤＦＬ（１）との論理積を演算し、その演算結果を反転させた信号Ｄ１を出力する。ＮＡＮＤゲート１１２は、信号ＲＤＦＬ（２）と信号ＲＤＦＬ（３）との論理積を演算し、その演算結果を反転させた信号Ｄ２を出力する。ＮＡＮＤゲート１１４は、信号ＲＤＦＨ（０）と信号ＲＤＦＨ（１）との論理積を演算し、その演算結果を反転させた信号Ｄ３を出力する。ＮＡＮＤゲート１１５は、信号ＲＤＦＨ（２）と信号ＲＤＦＨ（３）との論理積を演算し、その演算結果を反転させた信号Ｄ４を出力する。
【００８１】そして、ＮＯＲゲート１１６は、信号Ｄ１を反転させた信号と信号Ｄ２を反転させた信号との論理積を演算した信号Ｄ５を出力する。ＮＯＲゲート１１７は、信号Ｄ３を反転させた信号と信号Ｄ４を反転させた信号との論理積を演算した信号Ｄ６を出力する。ＮＯＲゲート１１８は、信号Ｄ５、信号Ｄ６、およびＮＡＮＤゲート１１３からのＬレベルの出力信号が入力され、３つの信号の論理和を演算し、その演算結果を反転させた信号を出力する。インバータ１１９は、ＮＯＲゲート１１８の出力信号を反転させた比較結果信号ＲＤＯＲを出力する。
【００８２】図１１は、３つの読出し期間Ｔ１〜Ｔ３について示すが、データ「１」の読出し期間Ｔ１、およびデータ「０」の読出し期間Ｔ２においては、書込信号と同じ読出信号が得られているため、比較結果信号ＲＤＯＲはＨレベルを保持したままである。一方、データ「１」の読出し期間Ｔ３においては、信号ＲＤＦＬ（１）、ＲＤＦＨ（１）において誤りが発生している。ＮＡＮＤゲート１１１は、信号ＲＤＦＬ（０）と、誤っている信号ＲＤＦＬ（１）との論理積を演算し、その演算結果を反転させた信号Ｄ１の成分ＤＳ１を出力するが、この成分ＤＳ１は誤りが発生していない場合の成分ＤＳ０と同じ成分である。これに対し、ＮＡＮＤゲート１１４は、信号ＲＤＦＨ（０）と、誤っている信号ＲＤＦＨ（１）との論理積を演算し、その演算結果を反転させた信号Ｄ３の成分ＤＳ３を出力する。成分ＤＳ３は、信号ＲＤＦＨ（１）が正しければ現れない成分であるので、メモリセル（１）からのデータの読取りエラーは、成分ＤＳ３として現れる。そうすると、ＮＯＲゲート１１６は、誤りがない場合と同じ信号Ｄ５を出力し、ＮＯＲゲート１１７は、誤り成分ＤＳ６を有する信号Ｄ６を出力する。その結果、ＮＯＲゲート１１８はＨレベルの信号を出力し、インバータ１１９はＬレベルの信号ＦＡＩＬを出力する。
【００８３】よって、データ比較回路１１０は、メモリセル（０）〜（３）からデータを読出し、その読出したデータが書込みデータと一致していればＨレベルの信号ＰＡＳＳを出力し、読出しデータが書込みデータと不一致であればＬレベルの信号ＦＡＩＬを出力する。
【００８４】なお、信号ＰＡＳＳまたはＦＡＩＬは、半導体記憶装置１００から外部へ出力されるときの信号であり、データ比較回路１１０からラッチ回路１２０への信号へ出力される信号は、後述するようにＨレベルまたはＬレベルの比較結果信号ＲＤＯＲである。
【００８５】上記においては、同一のデータを書込んだメモリセル（０）〜（３）からデータを読出し、その読出したデータが書込んだデータと同じであるか否かを判定する場合について説明したが、実際には、ロウデコーダ６０によってデコードされたロウアドレスに対応するワード線をワード線ドライバ（図示せず）によって活性化し、その活性化したワード線に接続されたｎ個のメモリセルからデータを読出して読出しデータを相互に比較する。この場合、内部アドレスカウンタ回路５０によってカウントされた内部アドレスに対応するビット線対を順に活性化し、活性化されたワード線に接続されているメモリセルからデータを読出す。そして、データ比較回路１１０は、全てのワード線を順に活性化してメモリセルアレイ９０に含まれる複数のメモリセルから読出されたデータを、１つのワード線に接続されたメモリセルから読出されたデータごとに相互比較を行ない、読出データが相互に一致していることを示すＨレベルの信号ＰＡＳＳ、または読出データが相互に不一致であることを示すＬレベルの信号ＦＡＩＬを出力する。
【００８６】図１２を参照して、ラッチ回路１２０は、インバータ１２１〜１２８，１３２，１３４と、ＮＡＮＤゲート１２９，１３１，１３３とを備える。インバータ１２１〜１２８は直列に接続され、インバータ１２１〜１２４は、テストモード信号ＴＥＳＴＯＲを一定量だけ遅延させた信号Ｅ１を出力し、インバータ１２５〜１２８は、信号Ｅ１を一定量だけ遅延させた信号Ｅ２を出力する。ＮＡＮＤゲート１３１は、テストモード信号ＴＥＳＴＯＲと信号Ｅ２とが入力され、テストモード信号ＴＥＳＴＯＲと信号Ｅ２との論理積を演算し、その演算結果を反転させて出力する。インバータ１３２は、ＮＡＮＤゲート１３１の出力信号を反転させた信号Ｅ４を出力する。
【００８７】ＮＡＮＤゲート１２９は、データ比較回路１１０の出力信号である比較結果信号ＲＤＯＲと、インバータ１２１〜１２４の出力信号である信号Ｅ１と、ＮＡＮＤゲート１３３の出力信号である信号ＲＤＴＨとを入力し、比較結果信号ＲＤＯＲ、信号Ｅ１、および信号ＲＤＴＨの論理積を演算し、その演算結果を反転させた信号Ｅ３を出力する。ＮＡＮＤゲート１３３は、信号Ｅ４の反転信号と信号Ｅ３の反転信号との論理和を演算した信号ＲＤＴＨを出力する。インバータ１３４は、信号ＲＤＴＨを反転させた信号ＲＤＴＬを出力する。
【００８８】図１３を参照して、テストモードがリセットされているとき、ライトイネーブル信号／ＷＥがＨレベルを保持し、外部コラムアドレスストローブ信号／ＣＡＳがＬレベルになり、外部ロウアドレスストローブ信号／ＲＡＳがＬレベルになることによってテストモード信号ＴＥＳＴＯＲがＬレベルに切替わる。そして、テストモードコントロール回路１０がＬレベルのテストモード信号ＴＥＳＴＯＲをラッチ回路１２０へ出力すると、インバータ１２１〜１２４は、テストモード信号ＴＥＳＴＯＲを一定量だけ遅延させた信号Ｅ１を出力し、インバータ１２５〜１２８は、信号Ｅ１を一定量だけ遅延させた信号Ｅ２を出力する。
【００８９】そして、ＮＡＮＤゲート１３１およびインバータ１３２は、テストモード信号ＴＥＳＴＯＲと信号Ｅ２とに基づいて、テストモード信号ＴＥＳＴＯＲと同じタイミングでＬレベルに切替わる信号Ｅ４を出力する。その結果、ＮＡＮＤゲート１３３は、Ｌレベルの信号Ｅ４を反転させたＨレベルの信号が入力され、信号Ｅ３がＨレベルかＬレベルかに関係なく、必ず、Ｈレベルの信号ＲＤＴＨを出力する。
【００９０】テストモード信号ＴＥＳＴＯＲがＬレベルのとき、上述したようにデータ比較回路１１０はデータの比較結果を反映させないＨレベルの比較結果信号ＲＤＯＲを出力する。テストモード信号ＴＥＳＴＯＲがＬレベルに切替わった後に信号Ｅ１もＬレベルに切替わるため、ＮＡＮＤゲート１２９は、Ｌレベルの信号Ｅ１、Ｈレベルの比較結果信号ＲＤＯＲ、およびＨレベルの信号ＲＤＴＨに基づいてＨレベルの信号Ｅ３を出力する。そして、ＮＡＮＤゲート１３３は、信号Ｅ３の論理に関係なくＨレベルの信号ＲＤＴＨを出力し、インバータ１３４は、Ｌレベルの信号ＲＤＴＬを出力する。
【００９１】したがって、テストモードがリセット状態にあるとき、ラッチ回路１２０は、Ｈレベルの信号ＲＤＴＨとＬレベルの信号ＲＤＴＬとを出力する。
【００９２】一方、テストモードにセットされているとき、ライトイネーブル信号／ＷＥがＬレベルになり、外部コラムアドレスストローブ信号／ＣＡＳがＬレベルになり、外部ロウアドレスストローブ信号／ＲＡＳがＬレベルになることによって、上述したようにＨレベルのテストモード信号ＴＥＳＴＯＲがテストモードコントロール回路１０によって生成されてラッチ回路１２０へ入力される。そうすると、インバータ１２１〜１２４は、テストモード信号ＴＥＳＴＯＲを一定量だけ遅延させた信号Ｅ１を出力し、インバータ１２５〜１２８は信号Ｅ１を一定量だけ遅延さえた信号Ｅ２を出力する。
【００９３】ＮＡＮＤゲート１３１は、Ｈレベルのテストモード信号ＴＥＳＴＯＲと、信号Ｅ２との論理積を演算し、その演算結果を反転させた信号を出力し、インバータ１３２は、ＮＡＮＤゲート１３１の出力信号を反転させた信号Ｅ４を出力する。つまり、ＮＡＮＤゲート１３１とインバータ１３２とは、テストモード信号ＴＥＳＴＯＲと信号Ｅ２との論理積を演算した信号と同じ信号Ｅ４を出力する。
【００９４】ＮＡＮＤゲート１３３は、信号Ｅ４の反転信号を一方の入力端子に入力される。この場合、信号Ｅ４がＬレベルであるとき、ＮＡＮＤゲート１３３はＨレベルの信号が入力されることになり、信号Ｅ３がＬレベルかＨレベルかに関係なくＨレベルの信号ＲＤＴＨを出力する。ＮＡＮＤゲート１２９は、信号Ｅ３と、データ比較回路１１０の比較結果信号ＲＤＯＲと、信号ＲＤＴＨとの論理積を演算し、その演算結果を反転させた信号Ｅ３を出力するため、信号Ｅ１がＬレベルの期間に比較結果信号ＲＤＯＲが入力されると、ＮＡＮＤゲート１２９は、比較結果信号ＲＤＯＲがＨレベルかＬレベルかに関係なく、必ず、Ｈレベルの信号する。そうすると、データ比較回路１１０における比較結果が信号ＲＤＴＨに反映されないことになる。
【００９５】一方、信号Ｅ１がＨレベルに切替わった後に比較結果信号ＲＤＯＲが入力されると、ＮＡＮＤゲート１２９は、比較結果信号ＲＤＯＲの論理を反映した信号Ｅ３を出力する。したがって、ＮＡＮＤゲート１２９は、信号Ｅ１がＨレベルに切替わった後に比較結果信号ＲＤＯＲが入力される。
【００９６】このように信号Ｅ３は、データ比較回路１１０における比較結果信号ＲＤＯＲが反映された信号であるため、ＮＡＮＤゲート１３３が信号Ｅ３の論理を反映させた信号ＲＤＴＨを出力するためには、Ｈレベルの信号Ｅ４を反転させたＬレベルの信号がＮＡＮＤゲート１３３に入力されなければならない。したがって、Ｈレベルの信号Ｅ４は、データ比較回路１１０からの比較結果信号ＲＤＯＲを受付ける受付信号である。
【００９７】また、信号Ｅ１がＨレベルに切替わるタイミングｔ１と信号Ｅ４がＨレベルに切替わるタイミングｔ２とが同じであるとき、ＮＡＮＤゲート１２９が比較結果信号ＲＤＯＲを反映させた信号Ｅ３を出力できない期間、すなわち、信号Ｅ１がＬレベルである期間に比較結果信号ＲＤＯＲがＮＡＮＤゲート１２９に入力される可能性がある。このため、信号Ｅ４は、信号Ｅ１がＨレベルに切替わるタイミングｔ１よりも遅いタイミングｔ２でＨレベルに切替わるようにテストモード信号ＴＥＳＴＯＲをインバータ１２１〜１２４およびインバータ１２５〜１２８によって遅延させ、信号Ｅ１と信号Ｅ２とに位相差を持たせている。
【００９８】したがって、信号Ｅ１がタイミングｔ１でＨレベルに切替わり、信号Ｅ４がタイミングｔ２でＨレベルに切替わった後に、ラッチ回路１２０はデータ比較回路１１０からの比較結果信号ＲＤＯＲを受付ける。
【００９９】比較結果信号ＲＤＯＲがＨレベルのとき、ＮＡＮＤゲート１２９は、Ｈレベルの信号Ｅ１、Ｈレベルの信号ＲＤＴＨ、およびＨレベルの比較結果信号ＲＤＯＲに基づいてＬレベルの信号Ｅ３を出力する。そうすると、ＮＡＮＤゲート１３３は、Ｌレベルの信号Ｅ３とＨレベルの信号Ｅ４とに基づいてＨレベルの信号ＲＤＴＨを出力する。そして、インバータ１３４は、Ｌレベルの信号ＲＤＴＬを出力する。
【０１００】一方、比較結果信号ＲＤＯＲがＬレベルのとき、ＮＡＮＤゲート１２９は、Ｈレベルの信号Ｅ１、Ｈレベルの信号ＲＤＴＨ、およびＬレベルの比較結果信号ＲＤＯＲに基づいてＨレベルの信号Ｅ３を出力する。そうすると、ＮＡＮＤゲート１３３は、Ｈレベルの信号Ｅ３とＨレベルの信号Ｅ４とに基づいてＬレベルの信号ＲＤＴＨを出力する。そして、インバータ１３４は、Ｈレベルの信号ＲＤＴＬを出力する。
【０１０１】ラッチ回路１２０は、所定単位数のメモリセル、たとえば１つのワード線に接続されたメモリセルから読出されたデータを相互に比較した比較結果を比較結果信号ＲＤＯＲとしてデータ比較回路１１０から入力されるため、ＮＡＮＤゲート１２９は、Ｈレベルの比較結果信号ＲＤＯＲまたはＬレベルの比較結果信号ＲＤＯＲが入力される。上述したように、ＮＡＮＤゲート１２９は、Ｈレベルの比較結果信号ＲＤＯＲが入力されたとき、Ｌレベルの信号Ｅ３を出力し、ＮＡＮＤゲート１３３は、Ｈレベルの信号ＲＤＴＨを出力する。そして、ＮＡＮＤゲート１３３は、Ｈレベルの信号ＲＤＴＨをＮＡＮＤゲート１２９へも出力するため、ＮＡＮＤゲート１２９は、Ｈレベルの比較結果信号ＲＤＯＲが入力される限り、Ｌレベルの信号Ｅ３を出力し、ＮＡＮＤゲート１３３は、Ｈレベルの信号ＲＤＴＨを出力し続ける。
【０１０２】しかし、ＮＡＮＤゲート１２９は、Ｌレベルの比較結果信号ＲＤＯＲが入力されると、上述したようにＮＡＮＤゲート１３３はＬレベルの信号ＲＤＴＨを出力する。そして、Ｌレベルの信号ＲＤＴＨはＮＡＮＤゲート１２９に入力されるため、その後、Ｈレベルの比較結果信号ＲＤＯＲが入力されてもＮＡＮＤゲート１２９はＨレベルの信号Ｅ３を出力し、ＮＡＮＤゲート１３３はＬレベルの信号ＲＤＴＨを出力する。そして、ＮＡＮＤゲート１３３は、メモリセルアレイ９０に含まれる複数のメモリセルから読出されたデータの全部について相互比較が終了するまでＬレベルの信号ＲＤＴＨを出力し続ける。また、ＮＡＮＤゲート１２９にＬレベルの比較結果信号ＲＤＯＲが１回入力され、その後、複数回、Ｌレベルの比較結果信号ＲＤＯＲが入力されたときも、ＮＡＮＤゲート１３３は、全てのデータについて相互比較が終了するまでＬレベルの信号ＲＤＴＨを出力し続ける。これは、ラッチ回路１２０は、入力されたＬレベルの比較結果信号ＲＤＯＲを全てのデータについての相互比較が終了するまで保持することを意味するとともに、複数回、入力されたＬレベルの比較結果信号ＲＤＯＲを１つのＬレベルの信号ＲＤＴＨに重書きし、全てのデータについて相互比較が終了するまで保持することを意味する。
【０１０３】なお、インバータ１２１〜１２８，１３２、およびＮＡＮＤゲート１３１は、信号生成回路を構成し、ＮＡＮＤゲート１２９，１３３は、信号保持回路を構成する。また、信号Ｅ１は、ＮＡＮＤゲート１２９を活性化させる活性化信号である。
【０１０４】図１４を参照して、出力選択回路１３０は、トランスファゲート１４１〜１４８と、インバータ１４９，１５１〜１５３とから成る。トランスファゲート１４１とトランスファゲート１４２とは直列に接続される。インバータ１４９は、入出力端子選択信号ＴＥＳＴ０の反転信号をトランスファゲート１４１を構成するＰチャネルＭＯＳトランジスタのゲート端子とトランスファゲート１４２を構成するＰチャネルＭＯＳトランジスタのゲート端子とに与える。
【０１０５】トランスファゲート１４３とトランスファゲート１４４とは直列に接続される。インバータ１５１は、入出力端子選択信号ＴＥＳＴ１の反転信号をトランスファゲート１４３を構成するＰチャネルＭＯＳトランジスタのゲート端子とトランスファゲート１４４を構成するＰチャネルＭＯＳトランジスタのゲート端子とに与える。
【０１０６】トランスファゲート１４５とトランスファゲート１４６とは直列に接続される。インバータ１５２は、入出力端子選択信号ＴＥＳＴ２の反転信号をトランスファゲート１４５を構成するＰチャネルＭＯＳトランジスタのゲート端子とトランスファゲート１４６を構成するＰチャネルＭＯＳトランジスタのゲート端子とに与える。
【０１０７】トランスファゲート１４７とトランスファゲート１４８とは直列に接続される。インバータ１５３は、入出力端子選択信号ＴＥＳＴ３の反転信号をトランスファゲート１４７を構成するＰチャネルＭＯＳトランジスタのゲート端子とトランスファゲート１４８を構成するＰチャネルＭＯＳトランジスタのゲート端子とに与える。
【０１０８】そして、トランスファゲート１４１とトランスファゲート１４２とはＨレベルの入出力端子選択信号ＴＥＳＴ０によってオンされ、信号ＲＤＴＬ，ＲＤＴＨを、ぞれぞれ、信号ＲＤＬ（０），ＲＤＨ（０）として出力する。トランスファゲート１４３とトランスファゲート１４４とはＨレベルの入出力端子選択信号ＴＥＳＴ１によってオンされ、信号ＲＤＴＬ，ＲＤＴＨを、ぞれぞれ、信号ＲＤＬ（１），ＲＤＨ（１）として出力する。
【０１０９】トランスファゲート１４５とトランスファゲート１４６とはＨレベルの入出力端子選択信号ＴＥＳＴ２によってオンされ、信号ＲＤＴＬ，ＲＤＴＨを、ぞれぞれ、信号ＲＤＬ（２），ＲＤＨ（２）として出力する。トランスファゲート１４７とトランスファゲート１４８とはＨレベルの入出力端子選択信号ＴＥＳＴ３によってオンされ、信号ＲＤＴＬ，ＲＤＴＨを、ぞれぞれ、信号ＲＤＬ（３），ＲＤＨ（３）として出力する。
【０１１０】したがって、出力選択回路１３０は、テストモードコントロール回路１０から入力される入出力端子選択信号ＴＥＳＴ０〜３によって信号ＲＤＴＬ，ＲＤＴＨをＲＤＬ（０），ＲＤＨ（０）、ＲＤＬ（１），ＲＤＨ（１）、ＲＤＬ（２），ＲＤＨ（２）、およびＲＤＬ（３），ＲＤＨ（３）のいずれか１つとして出力する。
【０１１１】図１５を参照して、メモリセルアレイ９０に含まれる複数のメモリセルに対するテスト結果が１つの入出力端子から出力されるまでの動作について説明する。
【０１１２】メモリセルアレイ９０に含まれる複数のメモリセルは、１つのワード線に接続された所定単位数のメモリセルごとにデータが読出される。そして、データ比較回路１１０は、読出されたデータを入力して所定単位数ごとに比較を行ない、データが相互に一致しているときＨレベルの比較結果信号ＲＤＯＲを出力し、データが相互に不一致であるときＬレベルの比較結果信号ＲＤＯＲを出力する。
【０１１３】読出されたデータが相互に一致しているとき、ラッチ回路１２０は、Ｈレベルの比較結果信号ＲＤＯＲが入力される。そうすると、ＮＡＮＤゲート１２９は、Ｈレベルの信号Ｅ１、Ｈレベルの比較結果信号ＲＤＯＲ、およびＨレベルの信号ＲＤＴＨに基づいてＬレベルの信号Ｅ３を出力する。そして、ＮＡＮＤゲート１３３は、Ｌレベルの信号Ｅ３、およびＨレベルの信号Ｅ４に基づいてＨレベルの信号ＲＤＴＨを出力し、インバータ１３４は、Ｌレベルの信号ＲＤＴＬを出力する。そして、複数のメモリセルからデータを読出し、その読出した全てのデータについての相互比較が終了するまで、すなわち、図１５の期間ＴＲＥ、ラッチ回路１２０は、Ｈレベルの信号ＲＤＴＨおよびＬレベルの信号ＲＤＴＬを重書きして保持し続ける。そして、データ比較回路１１０が読出した全てのデータについての相互比較が終了すると、ラッチ回路１２０はコントロール回路２０からの読出コマンドに応じてＨレベルの信号ＲＤＴＨとＬレベルのＲＤＴＬとを判定期間ＴＤＥに出力選択回路１３０へ出力する。
【０１１４】出力選択回路１３０は、テストモードコントロール回路１０からの入出力端子選択信号ＴＥＳＴ０〜３のいずれかによって選択されたトランスファゲート１４１〜１４８のいずれか１つからＨレベルの信号ＲＤＴＨとＬレベルのＲＤＴＬとをＲＤＬ（０），ＲＤＨ（０）、ＲＤＬ（１），ＲＤＨ（１）、ＲＤＬ（２），ＲＤＨ（２）、およびＲＤＬ（３），ＲＤＨ（３）のいずれか１つとして出力バッファ１４０へ出力する。そうすると、出力バッファ１４０は、ＲＤＬ（０），ＲＤＨ（０）、ＲＤＬ（１），ＲＤＨ（１）、ＲＤＬ（２），ＲＤＨ（２）、およびＲＤＬ（３），ＲＤＨ（３）の各々に対応する入出力端子ＤＱ０〜ＤＱ３のいずれか１つの入出力端子を介してＲＤＬ（０），ＲＤＨ（０）、ＲＤＬ（１），ＲＤＨ（１）、ＲＤＬ（２），ＲＤＨ（２）、およびＲＤＬ（３），ＲＤＨ（３）のいずれか１つをＨレベルの信号ＰＡＳＳに変換して出力する。
【０１１５】読出データが相互に一致した比較結果信号ＲＤＯＲがラッチ回路１２０へ入力されているときに、読出データが相互に不一致であることを示すＬレベルの比較結果信号ＲＤＯＲ（図１５の信号ＢＤＳ）がラッチ回路１２０へ入力されると、ＮＡＮＤゲート１２９は、Ｈレベルの信号Ｅ１、Ｌレベルの比較結果信号ＲＤＯＲ、およびＨレベルの信号ＲＤＴＨに基づいてＨレベルの信号Ｅ３（図１５の信号Ｅ３Ｈ）を出力する。そうすると、ＮＡＮＤゲート１３３は、Ｈレベルの信号Ｅ３，Ｅ４に基づいてＬレベルの信号ＲＤＴＨ（図１５の信号ＲＤＴＨＬ）を出力する。インバータ１３４は、Ｈレベルの信号ＲＤＴＬ（図１５の信号ＲＤＴＬＨ）を出力する。上述したように、ラッチ回路１２０は、一度、Ｌレベルの比較結果信号ＲＤＯＲが入力されると、全ての読出データについての相互比較が終了するまで、すなわち、図１５の期間ＴＲＥＢ、Ｈレベルの信号ＲＤＴＨおよびＬレベルの信号ＲＤＴＬを重書きして保持し続ける。そして、データ比較回路１１０が読出した全てのデータについての相互比較が終了すると、ラッチ回路１２０はコントロール回路２０からの読出コマンドに応じてＬレベルの信号ＲＤＴＨとＨレベルのＲＤＴＬとを判定期間ＴＤＥＢに出力選択回路１３０へ出力する。
【０１１６】出力選択回路１３０は、テストモードコントロール回路１０からの入出力端子選択信号ＴＥＳＴ０〜３のいずれかによって選択されたトランスファゲート１４１〜１４８のいずれか１つからＬレベルの信号ＲＤＴＨとＨレベルのＲＤＴＬとをＲＤＬ（０），ＲＤＨ（０）、ＲＤＬ（１），ＲＤＨ（１）、ＲＤＬ（２），ＲＤＨ（２）、およびＲＤＬ（３），ＲＤＨ（３）のいずれか１つとして出力バッファ１４０へ出力する。そうすると、出力バッファ１４０は、ＲＤＬ（０），ＲＤＨ（０）、ＲＤＬ（１），ＲＤＨ（１）、ＲＤＬ（２），ＲＤＨ（２）、およびＲＤＬ（３），ＲＤＨ（３）の各々に対応する入出力端子ＤＱ０〜ＤＱ３のいずれか１つの入出力端子を介してＲＤＬ（０），ＲＤＨ（０）、ＲＤＬ（１），ＲＤＨ（１）、ＲＤＬ（２），ＲＤＨ（２）、およびＲＤＬ（３），ＲＤＨ（３）のいずれか１つをＬレベルの信号ＦＡＩＬに変換して出力する。
【０１１７】再び、図１を参照して、半導体記憶装置１００のテスト動作について説明する。Ｌレベルのライトイネーブル信号／ＷＥ、Ｌレベルの外部ロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳ、および特定パターンのアドレス信号Ａ０〜Ａｊに応じて、テストモードコントロール回路１０は、上述したように、いずれか１つがＨレベルである入出力端子選択信号ＴＥＳＴ０〜３と、Ｈレベルのテストモード信号ＴＥＳＴＯＲとを生成し、入出力端子選択信号ＴＥＳＴ０〜３を出力選択回路１３０へ出力し、テストモード信号ＴＥＳＴＯＲをアドレスバッファ４０、内部アドレスカウンタ回路５０、データ比較回路１１０、およびラッチ回路１２０へ出力する。
【０１１８】クロック分周回路３０は、外部クロックＥＸＣＬＫに基づいて、上述したように内部クロックＩＮＣＬＫを生成し、コントロール回路２０および内部アドレスカウンタ回路５０へ出力する。
【０１１９】内部アドレスカウンタ回路５０は、上述したように、内部クロックＩＮＣＬＫに同期して内部アドレス信号ＩＮＹを生成し、コラムデコーダ７０へ出力する。制御信号バスＣＢＳ１を介して内部制御信号がコントロール回路２０から入力され、テストモードコントロール回路１０から活性化されたテストモード信号ＴＥＳＴＯＲが入力されると、アドレスバッファ４０は、入力した外部ロウアドレス信号Ａ０〜Ａｉに基づいて内部ロウアドレス信号をロウデコーダ６０へ出力する。この場合、アドレスバッファ４０は外部コラムアドレス信号を内部へ取込まない。
【０１２０】ロウデコーダ６０は、内部ロウアドレス信号をデコードし、ワード線ドライバ（図示せず）へデコードしたロウアドレスを出力する。そして、ワード線ドライバは、ロウアドレスに対応するワード線を活性化する。コラムデコーダ７０は、内部アドレス信号ＩＮＹをデコードし、コラムアドレスを読出／書込回路８０へ出力する。
【０１２１】一方、コントロール回路２０は、ライトイネーブル信号／ＷＥを入力すると、データの書込コマンドを内部クロックＩＮＣＬＫに同期して制御信号バスＣＢＳ２へ出力する。そして、制御信号バスＣＢＳ２は書込コマンドを入力バッファ１５０へ入力する。そうすると、入力バッファ１５０は、入出力端子ＤＱ０〜ＤＱｊを介して入力された同一のデータをバスＢＳ１を介して読出／書込回路８０へ出力する。読出／書込回路８０は、入力された内部アドレスに対応するビット線対を順に活性化し、入力バッファ１５０からのデータを活性化したビット線対へ出力してメモリセルアレイ９０に含まれる複数のメモリセル（図示せず）に同一のデータを書込む。
【０１２２】メモリセルアレイ９０に含まれる複数のメモリセルに同一データが書き込まれると、コントロール回路２０は、内部クロックＩＮＣＬＫに同期して、書込コマンドと、内部ロウアドレス信号をロウデコーダ６０へ出力するための内部制御信号とを制御信号バスＣＢＳ１へ出力する。制御信号バスＣＢＳ１は、内部ロウアドレス信号をロウデコーダ６０へ出力するための内部制御信号をアドレスバッファ４０へ入力し、読出コマンドを読出／書込回路８０へ入力する。
【０１２３】アドレスバッファ４０は、外部アドレス信号Ａ０〜Ａｉに基づいて内部ロウアドレス信号をロウデコーダ６０へ出力する。ロウデコーダ６０は、内部ロウアドレス信号をデコードし、ロウアドレスをワード線ドライバ（図示せず）へ出力する。ワード線ドライバは、ロウアドレスに対応するワード線を順に活性化する。また、コラムデコーダ７０は、内部アドレス信号ＩＮＹをデコードし、コラムアドレスを読出／書込回路８０へ出力する。なお、上述したように、半導体記憶装置１００のテスト期間中、アドレスバッファ４０は、アドレス信号Ａ０〜Ａｉから外部コラムアドレス信号を内部へ取込まない。
【０１２４】そうすると、読出／書込回路８０は、コントロール回路２０からの読出コマンドに応じて、コラムアドレスに対応するビット線対を順に活性化して１つのワード線に接続されたメモリセルからデータを読出す。そして、読出／書込回路８０は、読出したデータをバスＢＳ２を介してデータ比較回路１１０へ出力する。読出／書込回路８０は、全てのワード線を順に活性化して読出された複数のメモリセルからのデータを、１つのワード線に接続されたメモリセルから読出された所定単位数のデータごとにデータ比較回路１１０へバスＢＳ２を介して出力する。
【０１２５】データ比較回路１１０は、上述した方法によって所定単位数のデータを相互に比較し、Ｈレベルの比較結果信号ＲＤＯＲまたはＬレベルの比較結果信号を、順次、ラッチ回路１２０へ出力する。ラッチ回路１２０は、上述した方法によって、全ての読出データについての相互比較が終了するまで、比較結果信号ＤＲＯＲを重書きして保持し続ける。そして、ラッチ回路１２０は、コントロール回路２０から制御信号バスＣＢＳ２を介して読出コマンドが入力されると、保持し続けたＬレベルの信号ＲＤＴＬおよびＨレベルの信号ＲＤＴＨ、またはＨレベルの信号ＲＤＴＬおよびＬレベルの信号ＲＤＴＨを出力選択回路１３０へ出力する。
【０１２６】出力選択回路１３０は、上述したように、いずれか１つがＨレベルである入出力端子選択信号ＲＥＳＴ０〜３によって選択されたトランスファゲート１４１〜１４８のいずれか１つから信号ＲＤＬ０〜３，ＲＤＨ０〜３のいずれか１組を出力バッファ１４０へ出力する。
【０１２７】出力バッファ１４０は、制御信号バスＣＢＳ２を介して入力された読出コマンドに基づいて、出力選択回路１３０からの信号ＲＤＬ０〜３，ＲＤＨ０〜３のいずれか１組に対応する入出力端子ＤＱ０〜ＤＱｊのいずれか１つから信号ＰＡＳＳまたは信号ＦＡＩＬを出力する。試験装置は、半導体記憶装置１００から出力された信号ＰＡＳＳまたは信号ＦＡＩＬに基づいて、半導体記憶装置１００からの読出データが書込データと一致しているか不一致であるかを判断する。これによって、半導体記憶装置１００におけるテスト動作は終了する。
【０１２８】半導体記憶装置１００におけるテスト動作においては、図１６に示すように内部クロックＩＮＣＬＫに同期した内部アドレス信号ＩＮＹによってデータがメモリセルから読出され、全てのメモリセルからデータが読出されるまで、読出されたデータの相互比較が重書きされて１ビットの信号ＱORとして保持される。そして、内部クロックＩＮＣＬＫのタイミングＴｃｏｍに同期してコントロール回路２０から読出コマンドがラッチ回路１２０へ入力されると、１ビットの信号ＱORが試験装置へ出力される。
【０１２９】したがって、本発明による半導体記憶装置１００を用いれば、外部クロックＥＸＣＬＫに依存せずにテスト動作を行なうことができ、試験装置の周波数に律速されずに高速なテストを行なうことができる。すなわち、図１７に示すように、従来は期間ＴＴ１において４つの半導体記憶装置、たとえば、ＤＲＡＭ１〜４に一括で同じデータを書込み、期間ＴＴ２〜ＴＴ５の各々において、それぞれ、ＤＲＡＭ１，ＤＲＡＭ２，ＤＲＡＭ３，ＤＲＡＭ４からデータを読出して書込データと読出データとが一致しているか不一致であるかを判定していた。これに対し、本発明の場合には、期間ＴＴ１において従来と同じようにＤＲＡＭ１〜４に同じデータを一括で書込み、期間ＴＴ２においてＤＲＡＭ１〜４の各々は、独立に全てのメモリセルからデータを読出し、データの相互比較を行ない、その比較結果を、逐一、外部へ出力せずに全てのデータについての相互比較が完了するまで保持し続ける。そして、期間ＴＴ３において、ＤＲＡＭ１〜４の各々から比較結果が１ビットの信号として出力される。この結果、本発明による半導体記憶装置１００を用いれば、試験装置の周波数に依存せずにテスト時間を大幅に短縮できる。
【０１３０】また、再び図１を参照して、テストモード外の通常動作においては、半導体記憶装置１００は、従来と同じように動作してメモリセルへのデータの書込み／読出しが行なわれる。この場合、テストモードコントロール回路１０は、Ｌレベルのテストモード信号ＴＥＳＴＯＲ、すなわち、不活性化されたテストモード信号ＴＥＳＴＯＲを生成するので、内部アドレスカウンタ回路５０は、内部アドレス信号ＩＮＹを生成せず、アドレスバッファ４０は外部コラムアドレス信号Ａ０〜Ａｉに基づいて内部コラムアドレス信号をコラムデコーダ７０へ出力する。また、データ比較回路１１０およびラッチ回路１２０は不活性化される。そして、出力選択回路１３０へ入力される入出力端子選択信号ＲＥＳＴ０〜３は、全てＬレベルであるので、出力選択回路１３０はデータを出力バッファ１４０へ出力しない。
【０１３１】したがって、読出／書込回路８０は、メモリセルから読出したデータをバスＢＳ２を介して出力バッファ１４０へ出力する。
【０１３２】図１８を参照して、半導体記憶装置１００におけるテスト動作時のフローチャートについて説明する。テスト動作がスタートすると、メモリセルアレイ９０に含まれる全てのメモリセルに同一データが書込まれる（ステップＳ１）。そして、ワード線を順に活性化し、１つのワード線に接続されたメモリセルからデータを読出し、その読出データを相互に比較する（ステップＳ２）。比較結果は、全てのメモリセルについての相互比較が終了するまで重書きされて半導体記憶装置１００内に保持し続けられる（ステップＳ３）。全てのメモリセルについてデータの相互比較が終了すると、保持した比較結果が出力されて判定される（ステップＳ４）。これによって、半導体記憶装置１００におけるテスト動作は終了する。
【０１３３】本発明の実施の形態によれば、半導体記憶装置は、メモリセルから読出したデータを所定単位数で相互に比較し、全てのメモリセルについての相互比較が終了するまで比較結果を保持してから外部へ出力するので、試験装置の周波数に依存せずに高速にテストを行なうことができる。
【０１３４】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３５】
【発明の効果】本発明によれば、半導体記憶装置は、メモリセルから読出したデータを所定単位数で相互に比較し、全てのメモリセルについての相互比較が終了するまで比較結果を保持してから外部へ出力するので、試験装置の周波数に依存せずに高速にテストを行なうことができる。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【識別番号】５９１０３６４５７
【氏名又は名称】三菱電機エンジニアリング株式会社
【出願日】 平成１２年８月８日（２０００．８．８）
【代理人】 【識別番号】１０００６４７４６
【弁理士】
【氏名又は名称】深見 久郎 （外４名）
【公開番号】 特開２００２−５６６９４（Ｐ２００２−５６６９４Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２３９５３６（Ｐ２０００−２３９５３６）