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【発明の名称】 半導体記憶装置
【発明者】 【氏名】中岡 義人
【要約】 【課題】冗長メモリセルによる置換後あっても、潜在化した不良モードを加速試験により顕在化させることが可能な半導体記憶装置を提供する。

【解決手段】冗長判定部１２００．０は、正規メモリセルアレイ中の不良メモリセルアドレスを予め記憶し、通常動作モードにおいて、正規メモリセルの代わりに冗長メモリセルを選択する。冗長判定部１２００．０は、テストモード信号ＴＭと冗長制御信号ＲＡｒが活性である場合に、アドレス信号に応じて、指定された冗長メモリセル行を選択する。一方、信号ＴＭが活性で、信号ＲＡｒが不活性ならば、正規メモリセルと前記冗長メモリセルとの置換動作を停止する。
【特許請求の範囲】
【請求項１】 複数の行列状に配置されるメモリセルを有するメモリセルアレイを備え、前記メモリセルアレイは、正規メモリセルが配置される正規メモリセルアレイと、前記正規メモリセルアレイを置換するための冗長メモリセルアレイとを含み、外部からの指示にしたがって、所定の動作モードが指定されたことを検知するための動作モード検知手段と、前記メモリセルを選択するためのアドレス信号を受けるアドレス信号入力端子群と、前記所定の動作モードにおいて、前記アドレス信号に応じて、前記正規メモリセルと前記冗長メモリセルとを、独立かつ連続的に選択することが可能なメモリセル選択手段とを備える、半導体記憶装置。
【請求項２】 前記メモリセル選択手段は、前記アドレス信号に応じて、前記正規メモリセルを選択するための正規セル選択手段と、前記正規メモリセルアレイ中の不良メモリセルアドレスを予め記憶し、通常動作モードにおいて、前記正規メモリセルの代わりに前記冗長メモリセルを選択するための冗長セル選択手段と含み、前記冗長セル選択手段は、前記所定の動作モードにおいて、冗長選択動作が指示されている場合に、前記アドレス信号に応じて、指定された冗長メモリセルを選択するため選択信号発生手段と、前記所定の動作モードにおいて、前記冗長選択動作が指示されていない場合に、前記正規メモリセルと前記冗長メモリセルとの置換動作を停止するための置換停止手段とを有する、請求項１記載の半導体記憶装置。
【請求項３】 前記所定の動作モードにおいて、外部からの冗長選択動作の指示を受けるための制御信号入力端子と、前記制御信号入力端子からの信号に基づいて、冗長選択制御信号を生成するための制御信号入力手段とをさらに備える、請求項２記載の半導体記憶装置。
【請求項４】 前記制御信号入力端子は、前記通常動作モードにおいて、前記半導体記憶装置の通常動作を制御するための信号を受ける、請求項３記載の半導体記憶装置。
【請求項５】 前記通常動作を制御するための信号は、出力イネーブル信号である、請求項４記載の半導体記憶装置。
【請求項６】 前記制御信号入力端子は、前記アドレス信号入力端子群のうちの未使用のアドレス信号入力端子である、請求項３記載の半導体記憶装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、冗長機能を有する半導体記憶装置の構成に関する。
【０００２】
【従来の技術】従来の半導体記憶装置においては、メモリセルアレイ中に含まれるメモリセルに不良が発生することによる歩留りの低下を補償するために、メモリセルアレイに予め冗長部分を設けておくことが一般的である。
【０００３】図１０は、このような従来のメモリセルアレイの構成を説明するための概念図である。
【０００４】図１０を参照して、メモリセルアレイ１００は、正規メモリセルアレイ部１００ｎと、冗長メモリセルアレイ部１００Ｒとを含む。
【０００５】冗長メモリセルアレイ部１００Ｒは、冗長メモリセル行部１００ＲＲと、冗長メモリセル列部１００ＲＣと、冗長部の冗長部１００ＲＲＣとを含む。
【０００６】正規のモリセルアレイ部１００ｎのメモリセル空間について、半導体記憶装置の製造工程中において試験することにより、不良メモリセルの検出が行なわれる。このようにして検出された不良メモリセルは、冗長メモリセルアレイ部１００Ｒのメモリセルと置換される。
【０００７】このような置換を行なう方法としては、ヒューズ回路を用いてこの不良メモリセルに対応する不良アドレスをプログラミングしておくことが一般的である。このような不良アドレスのプログラミングは、電気やレーザ等を用いて、ヒューズを切断することにより行なわれる。
【０００８】さらに、冗長メモリセルアレイ部１００Ｒのメモリ空間にも、不良メモリセルが存在する場合がある。したがって、上述したような製造工程中におけるメモリセル空間の試験においては、冗長メモリセルアレイ部１００Ｒの試験を行なうことも必要である。
【０００９】図１１は、図１０に示したメモリセルアレイ１００の構成をより詳細に説明するための概略ブロック図である。
【００１０】図１１を参照して、正規メモリセルアレイ部１００ｎには、そのメモリセル行に対応して、ワード線ＷＬ０〜ＷＬ１５が設けられ、冗長メモリセル行部分１００ＲＲには、そのメモリセル行に対応して、スペアワード線ＳＷＬ０〜ＳＷＬ３が設けられる。ワード線ＷＬ０〜ＷＬ１５は、行アドレス信号をデコードする行デコーダ１１０により選択的に活性化される。
【００１１】一方、スペアワード線ＳＷＬ０〜ＳＷＬ３に対応して設けられるスペア行デコーダ１１２´は、上述したように、ヒューズ素子等により不揮発的に不良メモリセルが存在する不良行アドレスを記憶し、この不良行アドレスがアクセスされたときには、この不良行アドレスに対応するワード線ＷＬｎの代わりに、スペアワード線ＳＷＬ０〜ＳＷＬ３のうちの１つ、たとえばスペアワード線ＳＷＬ２を活性化する。
【００１２】また、正規メモリセルアレイ部１００ｎと冗長メモリセル行部分１００ＲＲとに共通に、そのメモリセル列に対応して、ビット線対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５が設けられる。一方、冗長メモリセル列部分１００ＲＣには、そのメモリセル列に対応して、スペアビット線対ＳＢＬ０，／ＳＢＬ０〜ＳＢＬ３，／ＳＢＬ３が設けられている。このビット線対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５およびスペアビット線ＳＢＬ０，／ＳＢＬ０〜ＳＢＬ３，／ＳＢＬ３と、ワード線ＷＬ０〜ＷＬ１５およびスペアワード線ＳＷＬ０〜ＳＷＬ３の交点に対応して、メモリセルＭＣが設けられている。
【００１３】コラムデコーダ１２０は、列アドレス信号をデコードし、選択されたメモリセル列に対するセンスアンプおよびＩ／Ｏ回路（以下、ＳＡ＋Ｉ／Ｏ回路と呼ぶ）１４０を選択的に活性化して、選択されたメモリセル列に対応するビット線対上に読出されたデータを、ＩＯ線対ＩＯ，／ＩＯに選択的に伝達させる。
【００１４】なお、図１１においては、ＳＡ＋Ｉ／Ｏ回路１４０は、ビット線対の電位差を増幅するための差動アンプと、選択されたビット線対とＩＯ線対ＩＯ，／ＩＯとを選択的に接続するためのゲート回路とを備えている。
【００１５】一方、スペア列デコーダ１２２´は、ヒューズ素子等により不良メモリセルが存在する不良列アドレスを記憶し、不良列アドレスがアクセスされたときには、この不良列アドレスに対応するビット線対、たとえば、ビット線対ＢＬ１２，／ＢＬ１２の代わりに、スペアビット線対のうちの１つ、たとえば、スペアビット線対ＳＢＬ０，／ＳＢＬ０を選択的に、ＩＯ線対ＩＯ，／ＩＯと接続する。
【００１６】次に、図１１に示したようなメモリセルアレイ１００を有する半導体記憶装置に対する不良メモリセルの検出のための試験動作について説明する。
【００１７】図１１に示したような従来のメモリセルアレイ１００により構成されるメモリセル空間の試験は、以下のような複数種類の試験から構成される。
【００１８】（１） 冗長部分の置換処理前の試験としては、以下のものがある。
（1-1） メモリセル空間の正規メモリセルアレイ部１００ｎに対する試験（1-2） メモリセル空間の冗長メモリセルアレイ部１００Ｒに対する試験（２） 冗長部分による置換処理後の試験としては、以下のものがある。
【００１９】（2-1） メモリセル空間の正規部分（冗長部分により置換されたアドレスを含む）に対する試験図１１を参照すると、冗長部分の置換処理前の上述したメモリセル空間の正規メモリセルアレイ部に対する試験（1-1）では、ワード線ＷＬ０〜ＷＬ１５とビット線対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５に対応するメモリセル空間の試験を行なう。
【００２０】冗長部分の置換処理前のメモリセル空間の冗長メモリセルアレイ部に対する試験（1-2）では、以下の３つの部分に対する試験が行なわれる。
【００２１】ｉ） スペアワード線ＳＷＬ０〜ＳＷＬ３とビット線対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５により構成されるメモリセル空間に対する試験ii） ワード線ＷＬ０〜ＷＬ１５とスペアビット線対ＳＢＬ０，／ＳＢＬ０〜ＳＢＬ３，／ＳＢＬ３により構成されるメモリセル空間に対する試験iii） スペアワード線ＳＷＬ０〜ＳＷＬ３とスペアビット線対ＳＢＬ０，／ＳＢＬ０〜ＳＢＬ３，／ＳＢＬ３により構成されるメモリセル空間に対する試験このような冗長メモリセルアレイ部分の試験により、冗長メモリセルアレイ部分１００ＲＲ，１００ＲＣに不良ビットがあれば、冗長の冗長部分１００ＲＲＣで置換して救済を行う。この場合、冗長部分１００ＲＲ、１００ＲＣは必ずしも完全に救済されている必要はなく、少なくとも正規メモリセルアレイ部分の不良ビットを救済するのに必要な数だけ、置換可能なスペア行またはスペア列が存在すれば十分である。
【００２２】さらに、冗長メモリセルアレイ部による置換処理後の試験（２-１）においては、たとえばワード線ＷＬｎをサブワード線ＳＷＬ２により置換した場合は、ワード線ＷＬ０〜ＷＬｎ−１，ＳＷＬ２，ＷＬｎ＋１〜ＷＬ１５と、ビット線対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５により構成されるメモリセル空間に対する試験が行なわれることになる。
【００２３】図１２は、図１１に示したスペア行デコーダ１１２´の構成を説明するための概略ブロック図である。
【００２４】図１２を参照して、スペア行デコーダ１１２´は、スペアワード線ＳＷＬ０〜ＳＷＬ３にそれぞれ対応して設けられる冗長判定部２０００．０〜２０００．３を備える。スペアワード線ＳＷＬ０〜ＳＷＬ３は、初期状態においてはすべてが選択されうる状態（活性状態）に設定されている。このような初期状態のもとに、冗長判定部２０００．０〜２０００．３は、通常動作において、記憶している欠陥アドレスと選択されるメモリセルのアドレスが一致しない場合は、対応するスペアワード線ＳＷＬ０〜ＳＷＬ３を不活性化するために、それぞれワード線ドライバに対する制御信号／ＳＲＤ＜０＞〜／ＳＲＤ＜３＞を不活性化する。一方、通常動作において、冗長判定部２０００．０〜２０００．３のうち、記憶している欠陥アドレスと選択されるメモリセルのアドレスが一致した冗長判定部は、制御信号／ＳＲＤ＜０＞〜／ＳＲＤ＜３＞のうちの対応する信号を活性状態に維持する。
【００２５】スペア行デコーダ１１２´は、さらに、テストモード（信号ＴＭは”Ｈ”）において、スペアワード線ＳＷＬ０〜ＳＷＬ３をそれぞれ選択するための信号ＳＲ０〜ＳＲ３を生成し、冗長判定部２０００．０〜２０００．３に与えるためのスペアワード線選択信号発生回路２１００を備える。
【００２６】スペアワード線選択信号発生回路２１００は、行アドレス信号に基づいて生成された内部行アドレス信号／ＲＡ＜０＞および／ＲＡ＜１＞を受けるＮＡＮＤ回路２０１０．０と、ＮＡＮＤ回路２０１０．０の出力を受けて、冗長判定部２０００．０に対する制御信号ＳＲ０を出力するためのインバータ２０１２．０と、内部行アドレス信号／ＲＡ＜０＞の反転信号である内部アドレス信号ＲＡ＜０＞および内部アドレス信号／ＲＡ＜１＞を受けるＮＡＮＤ回路２０１０．１と、ＮＡＮＤ回路２０１０．１の出力を受けて、冗長判定部２０００．１に対する制御信号ＳＲ１を出力するインバータ２０１２．１と、内部行アドレス信号／ＲＡ＜１＞の反転信号である内部アドレス信号ＲＡ＜１＞および内部アドレス信号／ＲＡ＜０＞を受けるＮＡＮＤ回路２０１０．２と、ＮＡＮＤ回路２０１０．２の出力を受けて、冗長判定部２０００．２に対する制御信号ＳＲ２を出力するインバータ２０１２．２と、内部行アドレス信号ＲＡ＜０＞およびＲＡ＜１＞を受けるＮＡＮＤ回路２０１０．３と、ＮＡＮＤ回路２０１０．３の出力を受けて、冗長判定部２０００．３に対する制御信号ＳＲ３を出力するためのインバータ２０１２．３とを含む。
【００２７】スペア行デコーダ１１２´は、さらに、冗長判定部２０００．０〜２０００．３から出力される信号ＳＨ０〜ＳＨ３を受けて、正規の行デコーダ１１０に対して、デコーダ動作の活性化を指示するための信号ＮＲＥを出力するＮＯＲ回路２０２０とを備える。
【００２８】冗長判定部２０００．０は、ノードｎ１１と電源電位Ｖｃｃとの間に設けられ、信号／ＳＲＰに応じて導通状態となって、ノードｎ１１のプリチャージを行なうためのＰチャネルＭＯＳトランジスタＴＰ１１と、ノードｎ１１と接地電位ＧＮＤとの間に並列に設けられるプログラミング素子ＭＲ１１〜ＭＲ１８とを含む。
【００２９】プログラミング素子ＭＲ１１は、ノードｎ１１と接地電位ＧＮＤとの間に直列に設けられるヒューズ素子Ｆ１１とＮチャネルＭＯＳトランジスタＴＮ１１とを含む。トランジスタＴＮ１１のゲートは、内部アドレス信号／ＲＡ＜０＞を受ける。
【００３０】他のプログラミング素子ＭＲ１２〜ＭＲ１８の構成も、入力される内部アドレス信号が異なるのみで、基本的にはプログラミング素子ＭＲ１１と同様の構成である。ここで、プログラミング素子ＭＲ１２〜ＭＲ１８は、それぞれ、内部アドレス信号ＲＡ＜０＞、／ＲＡ＜１＞、ＲＡ＜１＞、／ＲＡ＜２＞、ＲＡ＜２＞、／ＲＡ＜３＞およびＲＡ＜３＞を受ける。
【００３１】冗長判定部２０００．０は、さらに、ノードｎ１１と電源電位Ｖｃｃとの間に設けられるＰチャネルＭＯＳトランジスタＴＰ１２と、ノードｎ１１とノードｎ１２との間に設けられるインバータＩＮＶ１１とを含む。ノードｎ１１とトランジスタＴＰ１２のゲートが接続され、トランジスタＴＰ１２とインバータＩＮＶ１１とでハーフラッチが構成される。
【００３２】冗長判定部２０００．０は、さらに、テストモード信号ＴＭを受けるインバータＩＮＶ１２と、インバータＩＮＶ１２の出力とノードｎ１２の電位レベルとを受けて、信号ＳＨ０を出力するＮＡＮＤ回路ＧＮＡ１１と、信号ＳＲ０とテストモード信号ＴＭとを受けるＮＡＮＤ回路ＧＮＡ１２と、ＮＡＮＤゲートＧＮＡ１２の出力とノードｎ１２の電位とを入力に受け、信号／ＳＲＤ＜０＞を出力するＮＡＮＤ回路ＧＮＡ１３とを含む。
【００３３】信号／ＳＲＤ＜０＞に応じて、ワード線ＳＷＬ０を駆動するワード線ドライバ回路（図示せず）が制御される。
【００３４】他の冗長判定部２０００．１〜２０００．３も基本的には同様の構成を有する。
【００３５】次に、図１２に示したスペア行デコーダ１１２´の動作を簡単に説明する。置換を行ないたい不良アドレスは、プログラミング素子ＭＲ１１〜ＭＲ１８中のヒューズ素子Ｆ１１〜Ｆ１８を切断することによりプログラミングされる。
【００３６】アドレス信号が、このプログラムされた不良アドレスと一致して、スペアワード線のうち、たとえばＳＷＬ０が選択される場合の動作は、以下のとおりである。
【００３７】ｉ）通常動作モードでの動作予め、ノードｎ１１は、信号／ＳＲＰが“Ｌ”レベルとなることにより、“Ｈ”レベルに充電されている。内部アドレス信号が、プログラムされた不良アドレスと一致する場合には、ノードｎ１１の電位レベルはこの“Ｈ”レベルのまま保たれ、ノードｎ１２の電位レベルは“Ｌ”レベルとなる。
【００３８】テストモード動作でないときには信号ＴＭは“Ｌ”レベルであるために、ＮＡＮＤ回路ＧＮＡ１２の出力は“Ｈ”レベルである。したがって、ノードｎ１２の電位レベルが“Ｌ”レベルであることに応じて、信号／ＳＲＤ＜０＞は活性状態（“Ｈ”レベル）となって、スペアワード線ＳＷＬ０が選択される。ここで、ノードｎ１２の電位レベルが“Ｌ”レベルであって、インバータＩＮＶ１２の出力レベルが“Ｈ”レベルであることにより、ＮＡＮＤ回路ＧＮＡ１１の出力である信号ＳＨ０は“Ｈ”レベルとなる。これに応じて、信号ＮＲＥが“Ｌ”レベルとなって、正規の行デコーダ１１０の動作が停止される。
【００３９】一方で、４組のスペアワード線ＳＷＬ０〜ＳＷＬ３のいずれも非使用である場合は、信号ＮＲＥは“Ｈ”レベルであって、行デコーダ１１０により、正規のワード線ＷＬ０〜ＷＬ１５のいずれかが選択される。
【００４０】ｉｉ）テスト動作モードでの動作さらに、スペアワード線ＳＷＬをテストする際には、テストモード信号ＴＭが“Ｈ”レベルとされる。これに応じて、内部行アドレス信号／ＲＡ＜０＞〜／ＲＡ＜１＞、ＲＡ＜０＞〜ＲＡ＜１＞により、テストモードにおいてスペアワード線ＳＷＬ０〜ＳＷＬ３のいずれかを選択することが可能となる。
【００４１】たとえば、内部行アドレス信号／ＲＡ＜０＞と／ＲＡ＜１＞とがともに”Ｈ”レベルであれば、インバータ２０１２．０の出力は”Ｈ”レベルとなる。信号ＴＭが”Ｈ”レベルであるから、このとき、ＮＡＮＤ回路ＧＮＡ１２の出力は”Ｌ”となる。つまり、ノードｎ１２のレベルにかかわらず、ＮＡＮＤ回路ＧＮＡ１３からの信号／ＳＲＤ＜０＞が”Ｈ”レベルとなる。
【００４２】また、テストモード信号ＴＭが“Ｈ”レベルであるときは、インバータＩＮＶ１２の出力は“Ｌ”レベルであって、ＮＡＮＤ回路ＧＮＡ１１の出力である信号ＳＨ０〜ＳＨ３は、いずれも“Ｈ”レベルとなるため、信号ＮＲＥは“Ｌ”レベルであって、正規ワード線の選択動作は停止される。
【００４３】したがって、スペア行デコーダ１１２´のような構成により、（１−１）冗長置換前におけるメモリセル空間の正規メモリセルアレイ部の試験、（１−２）冗長置換前におけるメモリセル空間の冗長メモリセルアレイ部の試験、（２−１）冗長置換後におけるメモリセル空間の正規メモリセルアレイ部の試験を行なうことが可能となる。
【００４４】
【発明が解決しようとする課題】図１１を参照すると、メモリセル空間において、正規メモリセルアレイ部と冗長メモリセルアレイ部とは、物理的にはその境界は隣接している。したがって、行デコーダ１１０および列デコーダ１２０により駆動されるか、あるいは冗長行デコーダ１１２´および冗長列デコーダ１２２´により駆動されるかという点のみが異なるだけであって、それらの構成は基本的に同様である。
【００４５】言い換えれば、正規メモリセルアレイ部１００ｎには、このメモリセルアレイをアクセスする際に与えられるアドレスの割付が行なわれているが、冗長メモリセルアレイ部１００Ｒは、この正規メモリセルアレイ部１００ｎ中のメモリセル行またはメモリセル列と置換することを目的とするため、アドレスの割付が行なわれていない点で異なる。
【００４６】ここで、上述したように、たとえばワード線ＷＬｎとスペアワード線ＳＷＬ２が置換されれば、ワード線ＷＬ２に対応するメモリセル行に存在する不良メモリセルは救済されることになる。しかしながら、ワード線ＷＬｎに対応する不良メモリセルＭＣｆ１の故障の原因が、たとえば、隣のワード線ＷＬｎ−１に対応し、かつ、この不良メモリセルＭＣｆ１に隣接するメモリセルＭＣｆ２との間の干渉（たとえば微弱リーク）等による場合がある。この場合、ワード線ＷＬｎをスペアワード線ＳＷＬ２により置換すれば、不良メモリセルＭＣｆ１の救済を行なうことはできる。
【００４７】しかしながら、その後の加速試験では、この不良メモリセルＭＣｆ１と干渉を持っているメモリセルＭＣｆ２が存在するワード線ＷＬｎ−１については置換が行なわれていないにもかかわらず、ワード線ＷＬｎが加速試験中に選択されることがない。このため、このようなメモリセル間（ＭＣｆ１、ＭＣｆ２）に存在する相互干渉の影響を加速して顕在化させることが困難になる。
【００４８】言い換えると、冗長メモリセル行による置換を行なったために、その後に行なわれる加速試験において、本来顕在化されるべき不良が潜在化したままになってしまう可能性がある。
【００４９】以上説明したのと同様なことは、置換先のメモリセルに不良メモリセルが隣接している場合にも起こりうる。
【００５０】さらに、冗長メモリセルアレイ部を使用しない場合でも、正規メモリセルアレイ部１００ｎに隣接する冗長メモリセルアレイ部１００Ｒに、不良メモリセルが存在する場合には、同様に、冗長メモリセルアレイ部が加速試験によっては選択されず、このような不良が加速試験により顕在化されないということが生じ得る。
【００５１】つまり、以上説明したとおり、正規メモリセルアレイ部１００ｎに対応して、冗長メモリセルアレイ部１００Ｒを設けることにより、半導体記憶装置の歩留りを向上させることは可能である。しかしながら、現在では、このような単純な歩留り向上だけでは十分でなく、デバイス構造が微細化するに従って、メモリセル間等に存在する干渉が理由となって、不良モードが潜在化している場合がある。
【００５２】このような場合に、単純に不良メモリセルを冗長メモリセルと置換するだけでは、故障箇所を加速試験により顕在化させることをかえって困難にしてしまうという問題がある。
【００５３】一方で、仮に、このような加速試験を行ない難い不良モードを顕在化させるためには、長大な試験時間が必要となってしまうという問題がある。
【００５４】本発明は、上記のような問題点を解決するためになされたものであって、その目的は、正規メモリセルアレイ部に存在する不良メモリセルを、冗長メモリセルアレイ部のメモリセルと置換した場合であっても、メモリセル間等に存在する潜在化した不良モードを加速試験により顕在化させることが可能な半導体記憶装置を提供することである。
【００５５】
【課題を解決するための手段】請求項１記載の半導体記憶装置は、複数の行列状に配置されるメモリセルを有するメモリセルアレイを備え、メモリセルアレイは、正規メモリセルが配置される正規メモリセルアレイと、正規メモリセルアレイを置換するための冗長メモリセルアレイとを含み、外部からの指示にしたがって、所定の動作モードが指定されたことを検知するための動作モード検知手段と、メモリセルを選択するためのアドレス信号を受けるアドレス信号入力端子群と、所定の動作モードにおいて、アドレス信号に応じて、正規メモリセルと冗長メモリセルとを、独立かつ連続的に選択することが可能なメモリセル選択手段とを備える。
【００５６】請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成において、メモリセル選択手段は、アドレス信号に応じて、正規メモリセルを選択するための正規セル選択手段と、正規メモリセルアレイ中の不良メモリセルアドレスを予め記憶し、通常動作モードにおいて、正規メモリセルの代わりに冗長メモリセルを選択するための冗長セル選択手段と含み、冗長セル選択手段は、所定の動作モードにおいて、冗長選択動作が指示されている場合に、アドレス信号に応じて、指定された冗長メモリセルを選択するため選択信号発生手段と、所定の動作モードにおいて、冗長選択動作が指示されていない場合に、正規メモリセルと冗長メモリセルとの置換動作を停止するための置換停止手段とを有する。
【００５７】請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置の構成において、所定の動作モードにおいて、外部からの冗長選択動作の指示を受けるための制御信号入力端子と、制御信号入力端子からの信号に基づいて、冗長選択制御信号を生成するための制御信号入力手段とをさらに備える。
【００５８】請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、制御信号入力端子は、通常動作モードにおいて、半導体記憶装置の通常動作を制御するための信号を受ける。
【００５９】請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置の構成において、通常動作を制御するための信号は、出力イネーブル信号である。
【００６０】請求項６記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、制御信号入力端子は、アドレス信号入力端子群のうちの未使用のアドレス信号入力端子である。
【００６１】
【発明の実施の形態】［実施の形態１］図１は、本発明の半導体記憶装置１０００の構成を説明するための概略ブロック図である。
【００６２】なお、以下の説明では、半導体記憶装置１０００は、１チップ上に設けられるダイナミック型半導体記憶装置（ＤＲＡＭ）であるものとして説明するが、本発明はこのような場合に限定されることなく、冗長メモリセルが設けられる他の半導体記憶装置や、半導体記憶回路が論理回路とともに１チップ上に搭載される場合にも適用可能なものである。
【００６３】図１を参照して、半導体チップ１上に、各々が行列状に配置された複数のメモリセルを有するメモリセルアレイ１００．０〜１００．３を備える。
【００６４】また、メモリセルアレイ１００．０〜１００．３のそれぞれに対応して、正規行デコーダ１１０、スペア行デコーダ１１２、正規列デコーダ１２０、スペア列デコーダ１２２が設けられる。
【００６５】半導体記憶装置１０００は、さらに、アドレス信号Ａ０〜Ａｎを入力するためのアドレス入力端子群２と、クロック信号ＣＬＫを入力するためのクロック信号入力端子４と、行アドレスストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、出力イネーブル信号ＯＥ等の外部制御信号を受ける出力信号入力端子群６を備える。
【００６６】半導体記憶装置１０００は、さらに、アドレス信号入力端子２から与えられるアドレス信号をバッファ処理して、内部アドレス信号を生成するためのアドレスバッファ１２と、クロック信号入力端子４からのクロック信号ＣＬＫを受けてバッファ処理するためのクロックバッファ１４と、外部制御信号を受けてバッファ処理するための制御信号入力バッファ１６と、クロックバッファ１４からの出力と制御信号入力バッファ１６からの出力ＣＮＴとを受けて、半導体記憶装置１０００の動作を制御するための内部制御信号信号を生成するためのクロック生成回路２０と、クロック生成回路２０からの内部制御信号に応じて動作し、アドレスバッファ１２からの内部アドレス信号と外部制御信号との組合せに応じて、テストモード信号ＴＭおよび／ＴＭを生成するテストモード信号生成回路３０とを備える。
【００６７】行デコーダ１１０およびスペア行デコーダ１１２は、アドレスバッファ１２からの内部アドレス信号に応じて対応するメモリセル行の選択を行ない、列デコーダ１２０およびスペア列デコーダ１２２は、アドレスバッファ１２からの内部アドレス信号に応じて対応するメモリセル列の選択を行なう。
【００６８】各メモリセルアレイ１００．０〜１００．３には、それぞれ選択されたメモリセルからの読出データを増幅し、ＩＯバス３２に出力するためのＳＡ＋ＩＯ回路１４０が設けられる。
【００６９】ＩＯバス３２から読出されたデータは、データ出力バッファ４０を介して、データ入出力端子群５０に対して出力される。
【００７０】一方、データ書込の際には、データ入出力端子群５０に与えられた書込データは、入力バッファ４２を介してＩＯバス３２に与えられ、さらにＩＯバス３２から選択されたメモリセルに、センスアンププラスＩＯ回路１４０を介して伝達される。
【００７１】図２は、図１に示したメモリセルアレイ１００．０におけるアドレス割付の構成を示すための概念図である。
【００７２】他のメモリセルアレイ１００．１〜１００．３においても同様である。メモリセルアレイ１００．０は、正規メモリセルアレイ部１００ｎと、冗長メモリセル行１００ＲＲと、冗長メモリセル列１００ＲＣと、冗長の冗長部分１００ＲＲＣとを含む。
【００７３】正規メモリセルアレイ部１００ｎの行アドレスは、アドレス信号ＲＡ３に応じてメモリセル行が２分割され、さらに行アドレス信号ＲＡ２に応じて、アドレス信号ＲＡ３によって分割されたメモリセル行がさらに２分割される。
【００７４】行アドレス信号ＲＡ２によって分割されたメモリセル行は、さらに、行アドレスＲＡ１により２分割され、行アドレスＲＡ１によって分割されたメモリセル行は、さらに行アドレスＲＡ０に応じて２分割される。
【００７５】以上により、行アドレス信号ＲＡ０〜ＲＡ３に応じて、１６個のメモリセル行が識別される。
【００７６】同様にして、列アドレス信号ＣＡ０〜ＣＡ３に応じて、１６個のメモリセル列が識別される。
【００７７】さらに、冗長行においては、信号ＲＡ１およびＲＡ０により４個の冗長行が識別され、冗長列においては、列アドレス信号ＣＡ０およびＣＡ１により、４個の冗長メモリセル列が識別される。
【００７８】なお、正規メモリセルアレイ１００ｎと冗長メモリセル行１００ＲＲとは、信号ＲＡｒと信号／ＲＡｒとにより区別される。一方、正規メモリセルアレイ１００ｎと冗長メモリセル列１００ＲＣとは、信号ＣＡｒと信号／ＣＡｒとにより区別される。
【００７９】図３は、図１に示した制御信号入力端子群６およびアドレス信号入力端子群２と、それに対応するバッファ回路の構成を説明するための概略ブロック図である。
【００８０】図１において説明したとおり、アドレス信号入力端子群２に与えられた信号は、アドレスバッファ１２により、内部アドレス信号ＲＡ＜０＞〜ＲＡ＜ｎ＞，／ＲＡ＜０＞〜／ＲＡ＜ｎ＞（本実施の形態では、ｎ＝３）の相補信号に変換される。同様に、列アドレス信号もアドレスバッファ１２により、内部アドレス信号ＣＡ＜０＞〜ＣＡ＜ｎ＞，／ＣＡ＜０＞〜／ＣＡ＜ｎ＞の相補信号に変換される。
【００８１】制御信号入力端子６．１に与えられる行アドレスストローブ信号ＲＡＳは、バッファ１６．１により行アドレスコントロールクロック信号ＲＡＣＣＳに変換され、制御信号入力端子６．２に与えられる列アドレスストローブ信号はバッファ回路１６．２により列アドレスコントロールクロック信号ＣＡＣＣＳに変換される。
【００８２】さらに、制御信号入力端子６．３に与えられるライトイネーブル信号ＷＥは、バッファ回路１６．３により入力データ制御信号ＩＤＣＣに変換される。
【００８３】制御信号入力端子６．４に与えられる出力イネーブル信号ＯＥは、テストモード信号の反転信号／ＴＭにより制御されるトランスファゲートＴＧ１１を介して通常動作モードにおいてはバッファ回路１８．０に与えられ、出力データコントロールクロック信号ＯＤＣＣに変換される。
【００８４】一方、制御信号入力端子６．４に与えられる出力イネーブル信号ＯＥは、テストモード信号ＴＭによって制御されるトランスファゲートＴＧ１２を介して、テストモードにおいてはバッファ回路１８．１に与えられる。バッファ回路１８．１からは、冗長アドレス制御信号ＲＡｒおよび冗長列アドレス信号ＣＡｒ、それらの反転信号である信号／ＲＡｒおよび／ＣＡｒがそれぞれ出力される。
【００８５】図４は、図３に示したアドレスバッファ１４のうち、行アドレスとして与えられるうちの１ビットの信号Ａ０に関わる部分回路１２．Ｒ０の構成を説明するための回路図である。
【００８６】同様の構成が行アドレスの他のビットに対応しても設けられる。図４を参照して、部分回路１２．Ｒ０は、クロック生成回路２０から出力される信号／ＲＡＬを受けるインバータＩＮＶＲ１と、インバータＩＮＶＲ１の出力および信号／ＲＡＬにより制御されて、アドレス信号Ａ０を受けるトランスファゲートＴＧＲ１と、トランスファゲートＴＧＲ１の出力を受けてそのレベルをラッチするためのラッチ回路ＬＴＲ１を含む。
【００８７】ラッチ回路ＬＴＲ１は、トランスファゲートＴＧＲ１の出力を受けるインバータＩＮＶＲ２と、インバータＩＮＶＲ２の出力を受けて、反転してインバータＩＮＶＲ２の入力ノードに与えるインバータＩＮＶＲ３を含む。
【００８８】部分回路１２．Ｒ０は、さらに、ラッチ回路ＬＴＲ１の出力を受けるインバータＩＮＶＲ５と、クロック信号生成回路２０からの信号ＲＡＤＥを一方入力ノードに、ラッチ回路ＬＴＲ１の出力を他方入力ノードに受けるＮＡＮＤ回路ＧＮＡＲ１と、インバータＩＮＶＲ５の出力を一方入力ノードに、他方入力ノードに信号ＲＡＤＥを受けるＮＡＮＤ回路ＧＮＡＲ２と、ＮＡＮＤ回路ＧＮＡＲ１の出力を受けて、内部アドレス信号／ＲＡ＜０＞を出力するためのインバータＩＮＶＲ６と、ＮＡＮＤ回路ＧＮＡＲ２の出力を受けて、内部アドレス信号ＲＡ＜０＞を出力するためのインバータＩＮＶＲ７とを含む。
【００８９】図５は、図３に示したアドレスバッファ１２に含まれる列アドレスの１ビット分に相当する部分回路１２．Ｃ０を説明するための回路図である。
【００９０】同様の構成が列アドレスの他のビットに対応しても設けられる。図５を参照して、部分回路１２．Ｃ０は、クロック生成回路２０から出力される信号／ＣＡＬを受けるインバータＩＮＶＣ１と、インバータＩＮＶＣ１の出力および信号／ＣＡＬにより制御されて、アドレス信号Ａ０を受けるトランスファゲートＴＧＣ１と、トランスファゲートＴＧＣ１の出力を受けてそのレベルをラッチするためのラッチ回路ＬＴＣ１を含む。
【００９１】ラッチ回路ＬＴＣ１は、トランスファゲートＴＧＣ１の出力を受けるインバータＩＮＶＣ２と、インバータＩＮＶＣ２の出力を受けて、反転してインバータＩＮＶＣ２の入力ノードに与えるインバータＩＮＶＣ３を含む。
【００９２】部分回路１２．Ｃ０は、さらに、ラッチ回路ＬＴＣ１の出力を受けるインバータＩＮＶＣ５と、クロック信号生成回路２０からの信号ＣＡＤＥを一方入力ノードに、ラッチ回路ＬＴＣ１の出力を他方入力ノードに受けるＮＡＮＤ回路ＧＮＡＣ１と、インバータＩＮＶＣ５の出力を一方入力ノードに、他方入力ノードに信号ＣＡＤＥを受けるＮＡＮＤ回路ＧＮＡＣ２と、ＮＡＮＤ回路ＧＮＡＣ１の出力を受けて、内部アドレス信号／ＣＡ＜０＞を出力するためのインバータＩＮＶＣ６と、ＮＡＮＤ回路ＧＮＡＣ２の出力を受けて、内部アドレス信号ＣＡ＜０＞を出力するためのインバータＩＮＶＣ７とを含む。
【００９３】なお、バッファ回路１８．１にも、部分回路１２．Ｒ０と１２．Ｃ０に相当する回路が設けられ、制御信号ＯＥから、冗長アドレス制御信号ＲＡｒおよび冗長列アドレス信号ＣＡｒ、それらの反転信号である信号／ＲＡｒおよび／ＣＡｒが生成される。
【００９４】図６は、図１に示したスペア行デコーダ１１２の構成を説明するための概略ブロック図である。
【００９５】図６を参照して、スペア行デコーダ１１２は、スペアワード線ＳＷＬ０〜ＳＷＬ３にそれぞれ対応して設けられる冗長判定部１２００．０〜１２００．３を備える。スペアワード線ＳＷＬ０〜ＳＷＬ３は、初期状態においてはすべてが選択されうる状態（活性状態）に設定されている。このような初期状態のもとに、冗長判定部１２００．０〜１２００．３は、通常動作において、記憶している欠陥アドレスと選択されるメモリセルのアドレスが一致しない場合は、対応するスペアワード線ＳＷＬ０〜ＳＷＬ３を不活性化するために、それぞれワード線ドライバに対する制御信号／ＳＲＤ＜０＞〜／ＳＲＤ＜３＞を不活性化する。一方、通常動作において、冗長判定部１２００．０〜１２００．３のうち、記憶している欠陥アドレスと選択されるメモリセルのアドレスが一致した冗長判定部は、制御信号／ＳＲＤ＜０＞〜／ＳＲＤ＜３＞のうちの対応する信号を活性状態に維持する。
【００９６】スペア行デコーダ１１２は、さらに、テストモードにおいて、スペアワード線ＳＷＬ０〜ＳＷＬ３をそれぞれ選択するための信号ＳＲ０〜ＳＲ３を生成し、冗長判定部１２００．０〜１２００．３に与えるためのスペアワード線選択信号発生回路１４００を備える。
【００９７】スペアワード線選択信号発生回路１４００は、行アドレス信号に基づいて生成された内部行アドレス信号／ＲＡ＜０＞および／ＲＡ＜１＞と信号ＲＡｒとを受ける３入力ＮＡＮＤ回路１４１０．０と、３入力ＮＡＮＤ回路１４１０．０の出力を受けて、冗長判定部１２００．０に対する制御信号ＳＲ０を出力するためのインバータ１４１２．０と、内部行アドレス信号／ＲＡ＜０＞の反転信号である内部アドレス信号ＲＡ＜０＞および内部アドレス信号／ＲＡ＜１＞と信号ＲＡｒとを受ける３入力ＮＡＮＤ回路１４１０．１と、３入力ＮＡＮＤ回路１４１０．１の出力を受けて、冗長判定部１２００．１に対する制御信号ＳＲ１を出力するインバータ１４１２．１と、内部行アドレス信号／ＲＡ＜１＞の反転信号である内部アドレス信号ＲＡ＜１＞および内部アドレス信号／ＲＡ＜０＞と信号ＲＡｒとを受ける３入力ＮＡＮＤ回路１４１０．２と、３入力ＮＡＮＤ回路１４１０．２の出力を受けて、冗長判定部１２００．２に対する制御信号ＳＲ２を出力するインバータ１４１２．２と、内部行アドレス信号ＲＡ＜０＞およびＲＡ＜１＞と信号ＲＡｒとを受ける３入力ＮＡＮＤ回路１４１０．３と、３入力ＮＡＮＤ回路１４１０．３の出力を受けて、冗長判定部１２００．３に対する制御信号ＳＲ３を出力するためのインバータ１４１２．３とを含む。
【００９８】スペア行デコーダ１１２は、さらに、冗長判定部１２００．０〜１２００．３から出力される信号ＳＨ０〜ＳＨ３を受けて、正規の行デコーダ１１０に対して、デコーダ動作の活性化を指示するための信号ＮＲＥを出力するＮＯＲ回路２０２０とを備える。
【００９９】冗長判定部１２００．０は、ノードｎ１１と電源電位Ｖｃｃとの間に設けられ、信号／ＳＲＰに応じて導通状態となって、ノードｎ１１のプリチャージを行なうためのＰチャネルＭＯＳトランジスタＴＰ１１と、ノードｎ１１と接地電位ＧＮＤとの間に並列に設けられるプログラミング素子ＭＲ１１〜ＭＲ１８とを含む。
【０１００】プログラミング素子ＭＲ１１〜ＭＲ１８の構成は、図１０において説明したのと同様であるのその説明は繰り返さない。
【０１０１】冗長判定部１２００．０は、さらに、ノードｎ１１と電源電位Ｖｃｃとの間に設けられるＰチャネルＭＯＳトランジスタＴＰ１２と、ノードｎ１１とノードｎ１２との間に設けられるインバータＩＮＶ１１とを含む。ノードｎ１１とトランジスタＴＰ１２のゲートが接続され、トランジスタＴＰ１２とインバータＩＮＶ１１とでハーフラッチが構成される。
【０１０２】冗長判定部１２００．０は、さらに、信号ＳＲ０を受けて反転するインバータＩＮＶ１３と、インバータＩＮＶ１３の出力および信号／ＴＭの論理和とノードｎ１２の電位レベルおよび信号ＴＭの論理和との否定論理積演算を行なって信号／ＳＲＤ＜０＞を出力するための複合ゲートＧＣＭ１１と、信号／ＲＡｒおよび信号／ＴＭの論理和とノードｎ１２の電位レベルおよび信号ＴＭの論理和との否定論理積演算を行なって信号ＳＨ０を出力するための複合ゲートＧＣＭ１２とを含む。
【０１０３】信号／ＳＲＤ＜０＞に応じて、ワード線ＳＷＬ０を駆動するワード線ドライバ回路（図示せず）が制御される。
【０１０４】他の冗長判定部１２００．１〜１２００．３も基本的には同様の構成を有する。
【０１０５】図７および図８は、図６に示した複合ゲートＧＣＭ１１または複合ゲートＧＣＭ１２の構成を説明する図である。複合ゲートＧＣＭ１１または複合ゲートＧＣＭ１２の構成を説明する便宜上、以下では、これらと同等の構成を有する復号ゲートＧＣＭの構成を説明することとする。図７に示すとおり、復号ゲートＧＣＭは、信号Ａ１および信号Ａ２の論理和と信号Ｂ１および信号Ｂ２の論理和との否定論理積演算を行なって信号Ｙを出力する。
【０１０６】図８を参照して、復号ゲートＧＣＭは、電源電位Ｖｃｃと出力ノードｎ０との間に直列に設けられるＰチャネルＭＯＳトランジスタＱＰ１１およびＱＰ１２と、電源電位Ｖｃｃと出力ノードｎ０との間に直列に設けられるＰチャネルＭＯＳトランジスタＱＰ２１およびＱＰ２２と、出力ノードｎ０と接地電位ＧＮＤとの間に直列に設けられるＮチャネルＭＯＳトランジスタＱＮ１１およびＱＮ１２と、出力ノードｎ０と接地電位ＧＮＤとの間に直列に設けられるＮチャネルＭＯＳトランジスタＱＮ２１およびＱＮ２２とを備える。
【０１０７】トランジスタＱＮ１２のドレインとトランジスタＱＮ２２のドレインとが接続される。
【０１０８】また、トランジスタＱＰ２１およびＱＮ２１のゲートはともに信号Ａ１を受け、トランジスタＱＰ２２およびＱＮ１１のゲートはともに信号Ａ２を受け、トランジスタＱＰ１１およびＱＮ２２のゲートはともに信号Ｂ１を受け、トランジスタＱＰ１２およびＱＮ１２のゲートはともに信号Ｂ２を受ける。
【０１０９】次に、図６に示したスペア行デコーダ１１２の動作を簡単に説明する。図６に示したスペア行デコーダの動作について説明する。スペア行デコーダ１１２の動作は、基本的な部分では、図１２に示したスペア行デコーダ１１２´の動作と同様である。
【０１１０】ｉ）通常動作モードの動作すなわち、テスト信号ＴＭが“Ｌ”レベル、信号／ＴＭが“Ｈ”レベルであって、テストモード動作でない場合は、図１２に示したスペア行デコーダ１１２´の動作と同様に、冗長判定回路１２００．０〜１２００．３においてスペアワード線による置換を行うかの判定が行われる。
【０１１１】ｉｉ）テスト動作モードの動作一方、テストモード信号ＴＭが“Ｈ”レベル、信号／ＴＭが“Ｌ”レベルであって、テストモード動作である場合には、信号ＲＡｒが“Ｈ”レベルに設定されたときは、行アドレスＲＡ＜０＞、ＲＡ＜１＞、／ＲＡ＜０＞、／ＲＡ＜１＞の組合せにより、外部からスペアワード線を自由に選択することが可能となる。このとき、信号／ＲＡｒが“Ｌ”レベルであることにより信号ＮＲＥは”Ｌ”レベルとなって正規ワード線の選択動作は非活性とされる。
【０１１２】一方、テストモード動作である場合（テストモード信号ＴＭが“Ｈ”レベル、信号／ＴＭが“Ｌ”レベル）で、信号／ＲＡｒが“Ｈ”レベルに設定されたときは、行アドレスＲＡ＜０＞、ＲＡ＜１＞等（／ＲＡ＜０：３＞、ＲＡ＜０：３＞）の組合せにより、外部から正規ワード線を自由に選択することが可能となる。このとき、信号ＲＡｒが“Ｌ”レベルであることにより冗長ワード線の選択動作は非活性とされる。
【０１１３】より詳しく説明すると以下の通りである。
ｉｉ−１）テスト動作モードでの冗長メモリセル行の選択動作たとえば、テスト動作モードにおいて、内部行アドレス信号／ＲＡ＜０＞と／ＲＡ＜１＞とがともに”Ｈ”レベルであって、信号ＲＡｒのレベルも”Ｈ”レベルであれば、インバータ１４１２．０の出力は”Ｈ”レベルとなる。信号ＴＭが”Ｈ”レベルであるから、ノードｎ１２のレベルにかかわらず、複合ゲートＧＣＭ１１からの信号／ＳＲＤ＜０＞が”Ｈ”レベルとなる。
【０１１４】また、テストモード信号ＴＭが“Ｈ”レベル、信号／ＴＭが“Ｌ”レベル、かつ信号／ＲＡｒが“Ｌ”レベルであるときは、複合ゲートＧＣＭ１２の出力は“Ｈ”レベルであって、信号ＮＲＥは“Ｌ”レベルとなり、正規ワード線の選択動作は停止される。
【０１１５】ｉｉ−２）テスト動作モードでの正規メモリセル行の選択動作一方、テストモード信号ＴＭが“Ｈ”レベル、かつ信号ＲＡｒが“Ｌ”レベルであるときは、信号ＳＲ０〜ＳＲ３はいずれも”Ｌ”となって、スペアワード線選択信号発生回路１４００の動作は不活性化される。さらに、複合ゲートＧＣＭ１１の出力信号／ＳＲＤ＜０＞〜／ＳＲＤ＜３＞は、ノードｎ１２のレベルとはかかわりなく、”Ｌ”レベルとなる。
【０１１６】さらに、信号ＴＭが”Ｈ”レベルであって、信号／ＲＡｒが”Ｈ”レベルであることにより復号ゲートＧＣＭ１２の出力レベルは、ノードｎ１２の電位レベルに関わりなく”Ｌ”レベルである。つまり、ノードｎ１２の電位レベルに関わりなく、信号ＮＲＥは”Ｈ”レベルとなる。したがって、冗長置換後、言いかえるとヒューズの切断後であっても、アドレス信号に応じて、正規メモリセルアレイ部１００ｎのメモリセルが選択されることになる。
【０１１７】なお、同様の構成が、スペア列デコーダ１２２に対しても設けられているものとする。
【０１１８】図１２に示した冗長判定回路１１２´の構成では、冗長置換後のテストモードにおいて、冗長メモリセルアレイ部分のみを選択的に活性化することは可能であるが、正規メモリセルアレイ部分のみを選択的に活性化することはできない。
【０１１９】これに対して、図６に示した冗長判定回路１１２では、以上のような構成とすることで、リード・ライトといった半導体記憶装置へのアクセス動作において、搭載されている全メモリセル空間の正規メモリセルアレイ部と冗長メモリセルアレイ部を同等に扱い、正規メモリセルアレイ部と冗長メモリセルアレイ部を等価に連続的にアクセスすることが可能となる。
【０１２０】したがって、メモリセル空間の正規メモリセルアレイ部と冗長メモリセルアレイ部が隣接する境界部分についても加速試験を行なうことが可能となる。
【０１２１】なお、以上の説明では、出力イネーブル信号ＯＥを受ける出力信号入力端子を用いる場合について説明したが、他の制御信号入力端子を用いる構成としてもよい。
【０１２２】［実施の形態２］実施の形態１においては、信号ＲＡｒおよびＣＡｒ等を生成するために制御信号入力端子群６中の１つの端子、たとえば、出力イネーブル信号入力端子を用いる構成について説明した。実施の形態２においては、他の端子からの信号に基づいて、信号ＲＡｒおよびＣＡｒ等を生成する構成について説明する。
【０１２３】図９は、本発明の実施の形態２のアドレスバッファ１２の構成を説明するための概略ブロック図である。
【０１２４】アドレスバッファ１２は、アドレス信号Ａ０〜Ａｎ−１を受けて、内部アドレス信号ＲＡ＜０＞〜ＲＡ＜ｎ−１＞，／ＲＡ＜０＞〜／ＲＡ＜ｎ−１＞を出力するためのアドレスバッファ１２．０と、アドレス信号Ａｎを受けて、通常動作においては、内部アドレス信号ＲＡ＜ｎ＞，／ＲＡ＜ｎ＞とＣＡ＜ｎ＞，／ＣＡ＜ｎ＞を生成し、テスト動作モードにおいては、冗長行アドレス制御信号ＲＡｒおよび冗長列アドレス制御信号ＣＡｒを出力するアドレスバッファ１２．１とを含む。
【０１２５】アドレスバッファ１２．１は、アドレス信号Ａｎを受けてバッファ処理するためのバッファ回路１２０と、信号／ＴＭにより制御され、通常動作において、バッファ回路１２０からの出力を信号ＲＡ＜ｎ＞，／ＲＡ＜ｎ＞、ＣＡ＜ｎ＞，／ＣＡ＜ｎ＞として出力するためのトランスファゲートＴＧ２１およびＴＧ２２と、信号ＴＭにより制御されてテスト動作モードにおいて、バッファ回路１２０の出力を信号ＲＡｒ，／ＲＡｒ、ＣＡｒ，／ＣＡｒとして出力するためのトランスファゲートＴＧ２３およびＴＧ２４とを含む。
【０１２６】半導体記憶装置においては、その語構成やリフレッシュサイクルがアセンブリ時のワイヤーボンディングで固定的に切りかえられることが多い。これら語構成・リフレッシュサイクルによっては未使用のアドレス入力ピンやデータ入出力ピンが発生する場合がある。
【０１２７】たとえば、６４ＭｂＤＲＡＭにおいては、リフレッシュモードとして４Ｋリフレッシュサイクルモードと８Ｋリフレッシュサイクルモードの２つがある。
【０１２８】このとき、語構成が×２以上となる場合としては、通常、×４、×８、×１６等の場合がある。
【０１２９】この語構成が×２以上となる場合であって、たとえば、×４，８Ｋリフレッシュサイクルモードで動作する場合は、アドレス信号ＲＡ＜０＞〜ＲＡ＜１２＞、ＣＡ＜０＞〜ＣＡ＜１０＞等の内部アドレスを生成するために、アドレス入力端子にはアドレス信号Ａ０〜Ａ１２が与えられる。
【０１３０】一方、この同じ半導体チップを×４，４Ｋリフレッシュサイクル動作モードで使用する場合には、内部アドレスとしてはＲＡ＜０＞〜ＲＡ＜１１＞，ＣＡ＜０＞〜ＣＡ＜１１＞が必要となり、アドレス入力端子にはアドレス信号Ａ０〜Ａ１１が与えられることになる。したがって、この場合は、アドレスピンＡ１２は未使用となる。
【０１３１】図９に示したアドレス信号Ａｎはこのように、未使用のアドレスとなったアドレス入力ピンに対応するもので、入力ピンの数を増加させることなく、実施の形態１と同様の効果を奏することが可能となる。
【０１３２】すなわち、メモリセル空間の正規メモリセルアレイ部と冗長メモリセルアレイ部とを区別して、外部から任意のメモリセルを選択することが可能となるため、不良メモリセルを冗長メモリセルにより置換する、あるいは置換しないに拘らず冗長メモリセル部分を含むすべてのメモリセル空間の不具合を加速試験することができる。したがって、不良メモリセルを高い検出力で試験することが容易に実現可能となる。
【０１３３】なお、未使用のアドレス入力ピンを用いる代わりに、未使用のデータ入出力ピンを用いる構成としてもよい。
【０１３４】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３５】
【発明の効果】請求項１〜６記載の半導体記憶装置は、メモリセル空間の正規メモリセルアレイ部と冗長メモリセルアレイ部とを区別して、外部から任意のメモリセルを選択することが可能となるため、不良メモリセルを冗長メモリセルにより置換する、あるいは置換しないに拘らず冗長メモリセル部分を含むすべてのメモリセル空間の不具合を加速試験することができる。したがって、不良メモリセルを高い検出力で試験することが容易に実現可能となる。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【出願日】 平成１２年８月１０日（２０００．８．１０）
【代理人】 【識別番号】１０００６４７４６
【弁理士】
【氏名又は名称】深見 久郎 （外４名）
【公開番号】 特開２００２−５６６９３（Ｐ２００２−５６６９３Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２４２６４９（Ｐ２０００−２４２６４９）