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【発明の名称】 不揮発性半導体記憶装置
【発明者】 【氏名】武田 景一郎

【氏名】原田 晃宏
【要約】 【課題】データの読み出し動作の高速化が図られた不揮発性半導体記憶装置を提供する。

【解決手段】不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。セルバイアス回路１は，メモリセルアレイ３を構成する各メモリセルのドレインにバイアス電圧を供給する。検出回路６は，第１検出部６ａおよび第２検出部６ｂから構成されている。これら第１検出部６ａと第２検出部６ｂは相互に略同一の回路構成を有する。第１検出部６ａ，第２検出部６ｂは，セルバイアス回路１から出力されるバイアス電圧に等しい電圧をノード１７ａ，１７ｂを経由してビットラインに出力する。
【特許請求の範囲】
【請求項１】 複数のメモリセルと，前記各メモリセルのドレインが接続される複数のドレインラインと，前記各メモリセルのソースが接続される複数のソースラインと，第１の定電圧を出力する定電圧出力部と，前記複数のドレインラインを選択的に前記定電圧出力部に接続する第１ドレインライン選択部と，前記複数のソースラインを選択的に前記定電圧出力部に接続する第１ソースライン選択部と，前記複数のドレインラインを選択的に複数のビットラインに接続する第２のドレインライン選択部と，前記複数のソースラインを選択的に複数のメインソースラインに接続する第２のソースライン選択部と，第１のノードに対して第２の定電圧を出力するとともに，前記第１のノードにおける電流電圧変動を増幅して第２のノードに出力する検出部と，前記複数のビットラインを選択的に前記第１のノードに接続するビットライン選択部と，を備えたことを特徴とする，不揮発性半導体記憶装置。
【請求項２】 前記複数のメモリセルの中で隣接する２個のメモリセルの各ドレインに接続されている２本のドレインラインは，１本のビットラインに接続されることを特徴とする，請求項１に記載の不揮発性半導体記憶装置。
【請求項３】 前記第１の定電圧と前記第２の定電圧は，略同一のレベルであることを特徴とする，請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】 前記検出部は，前記第１の定電圧を参照して，前記第２の定電圧を生成することを特徴とする，請求項１，２，または３に記載の不揮発性半導体記憶装置。
【請求項５】 基準電圧を出力する基準電圧出力部を備え，前記定電圧出力部は，前記基準電圧を参照して，前記第１の定電圧を生成し，前記検出部は，前記基準電圧を参照して，前記第２の定電圧を生成する，ことを特徴とする，請求項１，２，または３に記載の不揮発性半導体記憶装置。
【請求項６】 前記定電圧出力部は，前記第１の定電圧を生成する第１の定電圧生成部と，前記第２の定電圧を生成する第２の定電圧生成部とを備え，少なくとも前記第１の定電圧生成部は，モード信号に応じてイネーブル状態／ディスエーブル状態に切り替わる，ことを特徴とする，請求項１，２，３，４，または５に記載の不揮発性半導体記憶装置。
【請求項７】 前記検出部は，モード信号に応じてイネーブル状態／ディスエーブル状態に切り替わる，ことを特徴とする，請求項１，２，３，４，５，または６に記載の不揮発性半導体記憶装置。
【請求項８】 前記メモリセルに対する電気的なデータ書き込みが可能であることを特徴とする，請求項１，２，３，４，５，６，または７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は，不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】特開昭６１−１８０９９９号公報，特開昭６１−１８１０００号公報には，従来の不揮発性半導体記憶装置としてのＥＰＲＯＭ(Erasable Programmable ReadOnly Memory)に関する技術が開示されている。
【０００３】これらの文献に記載されているように，ＥＰＲＯＭは，ＮＯＲ型メモリセルを有するものとＮＡＮＤ型メモリセルを有するものに分類される。データの読み出し速度を重視する場合にはＮＯＲ型メモリセルの方が有利となるが，ＮＯＲ型メモリセルは，ＮＡＮＤ型メモリセルに比べてレイアウト面積が大きくなるという問題も抱えている。そこで，メモリセルのレイアウト面積を縮小させることを目的として，ＮＯＲ型メモリセルのレイアウト方式を発展させたＸセル方式が用いられる場合がある。
【０００４】Ｘセル方式によれば，カラムラインには同じロウアドレスによって選択される一対のメモリセルの各ソースが接続される。この一対のメモリセルのドレインは，カラムラインに隣接する２本のビットラインにそれぞれ接続される。そして，一対のメモリセルは同時に選択されるため，少なくとも２本のデータバスが必要となる。
【０００５】Ｘセル方式を採用したＥＰＲＯＭは，データを格納するメモリセルがマトリクス状に配置されて成るメモリセルブロックを有する。メモリセルブロックは，交互に配置された複数のビットラインおよびカラムライン，ならびに，これらに直交する複数のロウラインを備えている。各ビットラインと各カラムラインの間には，ＭＯＳトランジスタから構成されたメモリセルが備えられている。
【０００６】複数のロウラインには，その中の１本を選択するロウアドレスデコーダが接続されており，ビットラインおよびカラムラインの一端には，それらの電位を所定のレベルに設定するバイアス回路が備えられている。ビットラインおよびカラムラインの他端には，カラムアドレスデコーダによって制御され，ビットラインおよびカラムラインのいずれか一組を選択するカラムスイッチが接続されている。カラムスイッチを介して，ビットラインとデータバスが接続される。各データバスにはビットラインに流れる電流に応じた電圧を出力する検出回路が接続されている。
【０００７】
【発明が解決しようとする課題】しかしながら，従来のＥＰＲＯＭによれば，カラムアドレスデコーダに選択されていないビットライン（非選択ビットライン）は，選択されたメモリセル（選択メモリセル）と同じロウアドレスに属する選択メモリセル以外のメモリセル（非選択メモリセル）によって，バイアス回路の出力電圧（セルバイアス電圧）レベルまで充電される。したがって，図１６に示すように，選択されたビットラインの電圧は，カラムアドレスの切り替わりの後，セルバイアス電圧から検出回路のセンス電圧にある程度の時間をかけて推移することになる。
【０００８】さらに，バイアス回路から切離されているメモリセルのドレインラインは，いわゆる浮遊ノードとなる。このため，非選択セル電流やジャンクションリーク等によって，選択された直後のビットラインは，セルバイアス電圧を保持しているとは限らない。
【０００９】このように，従来のＥＰＲＯＭによれば，ビットラインを切り替えてデータを読み出す場合，図１６に示すように，バイアス回路に接続されたメモリセルのドレインラインがセルバイアス電圧に安定し，ビットラインの電圧が検出回路のセンス電圧に安定するまで待機する必要であった。この待機時間は，データ読み出し動作の高速化を阻む一因となっていた。
【００１０】本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，データの読み出し動作の高速化が図られた不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するために，請求項１に記載の不揮発性半導体記憶装置が提供される。この不揮発性半導体記憶装置は，複数のメモリセルと，各メモリセルのドレインが接続される複数のドレインラインと，各メモリセルのソースが接続される複数のソースラインと，第１の定電圧を出力する定電圧出力部と，複数のドレインラインを選択的に定電圧出力部に接続する第１ドレインライン選択部と，複数のソースラインを選択的に定電圧出力部に接続する第１ソースライン選択部と，複数のドレインラインを選択的に複数のビットラインに接続する第２のドレインライン選択部と，複数のソースラインを選択的に複数のメインソースラインに接続する第２のソースライン選択部と，第１のノードに対して第２の定電圧を出力するとともに，第１のノードにおける電流電圧変動を増幅して第２のノードに出力する検出部と，複数のビットラインを選択的に第１のノードに接続するビットライン選択部とを備えたことを特徴としている。かかる構成によれば，データの読み出し対象となるメモリセル以外のメモリセルのドレインおよびソースに対して，第１の定電圧を印加しイコライズすることが可能となる。さらに，検出部から出力される第２の定電圧が，第１のノードを介して各ビットラインに印加される。これによって，メインソースラインの充放電時間が短縮される。また，データ読み出し動作におけるビットラインの充放電時間が短縮され，高速なデータ読み出しが実現する。
【００１２】請求項２に記載の不揮発性半導体記憶装置は，複数のメモリセルの中で隣接する２個のメモリセルの各ドレインに接続されている２本のドレインラインが，１本のビットラインに接続されることを特徴としている。かかる構成によれば，ビットラインの本数が低減され，装置の小型化が可能となる。
【００１３】請求項３に記載のように，第１の定電圧と第２の定電圧を略同一のレベルに調整することによって，メインソースラインおよびビットラインの充放電時間を最小限に抑えることが可能となる。
【００１４】請求項４に記載のように，検出部は，第１の定電圧を参照して，第２の定電圧を生成することを特徴とすることが好ましい。第１の定電圧に変動が生じた場合であっても，第２の定電圧との電圧差を一定に保つことが可能となる。
【００１５】請求項５に記載の不揮発性半導体記憶装置は，基準電圧を出力する基準電圧出力部を備えたことを特徴としている。そして，定電圧出力部は，基準電圧を参照して，第１の定電圧を生成し，検出部は，基準電圧を参照して，第２の定電圧を生成する。かかる構成によれば，第１の定電圧および第２の定電圧を常に一定レベルに保持することが可能となる。
【００１６】請求項６によれば，定電圧出力部は，第１の定電圧を生成する第１の定電圧生成部と，第２の定電圧を生成する第２の定電圧生成部とを備える。そして，少なくとも第１の定電圧生成部は，モード信号に応じてイネーブル状態／ディスエーブル状態に切り替わることを特徴としている。かかる構成によれば，例えば，モード信号がＬレベルのとき，第１の定電圧生成部と第２の定電圧生成部の両方を第１の定電圧の生成源として機能させ，モード信号がＨレベルのとき，第２の定電圧生成部のみを第１の定電圧の生成源として機能させることが可能となる。モード信号がＨレベルのときは，第１の定電圧生成部が機能しない分，定電圧出力部の消費電力の低減が図られる。なお，第２の定電圧生成部を，第１の定電圧生成部に対して消費電力が小さくなるように構成し，イネーブル状態／ディスエーブル状態に切り替わりに関して，第１の定電圧生成部と逆の状態を取るように構成してもよい。具体的には，第１の定電圧生成部がイネーブル状態のとき，第２の定電圧生成部をディスエーブル状態とする。
【００１７】請求項７によれば，検出部は，モード信号に応じてイネーブル状態／ディスエーブル状態に切り替わることを特徴としている。かかる構成にれば，例えば，モード信号がＨレベルのとき，検出部をディスエーブル状態とし，検出部において消費される電力量を最小限に抑えることが可能となる。
【００１８】請求項８に記載のように，請求項１〜７に記載の不揮発性半導体記憶装置を，メモリセルに対する電気的なデータ書き込みが可能なように構成してもよい。この場合，定電圧出力部は，データ書き込み動作時には第１の定電圧以外の定電圧を出力する機能を備える。また，検出部は，第２の定電圧以外の書き込みデータに基づく電圧を第１のノードに対して出力する機能を備える。
【００１９】
【発明の実施の形態】以下に添付図面を参照しながら，本発明にかかる不揮発性半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００２０】［第１の実施の形態］本発明の第１の実施の形態にかかる不揮発性半導体記憶装置の構成を図１，図２，図３に示す。
【００２１】第１の実施の形態にかかる不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。
【００２２】セルバイアス回路１は，メモリセルアレイ３を構成する各メモリセルのドレインにバイアス電圧を供給する。
【００２３】メモリセルアレイ３は，バイアス電圧供給ライン２を介してセルバイアス回路１に接続され，ソースイコライズ選択ライン群１０，ドレインイコライズ選択ライン群１１，およびサブメモリセルアレイ選択ライン群１２を介してサブメモリセルアレイ選択回路７に接続され，ワードライン群１３を介してワードライン選択回路８に接続されている。また，メモリセルアレイ３は，メインソースライン群１５およびビットライン群１４に接続されている。
【００２４】メモリセルアレイ３は，マトリクス状に配置されたＮＯＲ型メモリセルａ１，ａ２，ａ３，・・・から構成されており，所定本数（ｋ本）のワードライン１３１〜１３ｋごとにサブメモリセルアレイ３Ａ，３Ｂ，・・・，３Ｎに分割されている。サブメモリセルアレイ３Ａ，３Ｂ，・・・，３Ｎは，相互に略同一の構成とされている。図２に示すように，各サブメモリセルアレイ３Ａ，３Ｂ，・・・，３Ｎは，複数の基本メモリセルアレイブロック３０を備えている。
【００２５】各基本メモリセルアレイブロック３０は，次のように構成されている。
【００２６】メモリセルブロック３３において，メモリセルａ１，ｂ１，ｃ１，・・・のゲートは，ワードライン１３１に接続されている。同様に，メモリセルａ２，ｂ３，ｃ２，・・・のゲートは，ワードライン１３２に接続され，メモリセルａｋ，ｂｋ，ｃｋ，・・・のゲートは，ワードライン１３ｋに接続されている。
【００２７】メモリセルｂ１，ｂ２，・・・のドレインとソースはそれぞれ，ドレインライン３６１，ソースライン３６２に接続されている。同様に，メモリセルｃ１，ｃ２，ｃ３，・・・のドレインとソースはそれぞれ，ドレインライン３６３，ソースライン３６２に接続され，メモリセルｄ１，ｄ２，ｄ３，・・・のドレインとソースはそれぞれ，ドレインライン３６３，ソースライン３６４に接続されている。
【００２８】ソースラインイコライズトランジスタ群３１（第１のソースライン選択部）を構成するＮチャネル型のソースラインイコライズトランジスタ３１１，３１２のソースはそれぞれソースライン３６２，３６４に接続され，ゲートはそれぞれソースイコライズ選択ライン１０１，１０２に接続され，ドレインはセルバイアス回路１の出力電圧ラインであるバイアス電圧供給ライン２に接続されている。
【００２９】ドレインラインイコライズトランジスタ群３２（第２のドレインライン選択部）を構成するＮチャネル型のドレインラインイコライズトランジスタ３２１，３２２，３２３のソースはそれぞれ，ドレインライン３６１，３６３，３６５に接続され，ゲートはドレインイコライズ選択ライン１１に接続され，ドレインはバイアス電圧供給ライン２に接続されている。なお，ドレインラインイコライズトランジスタ群３２を構成する各トランジスタ３２１，３２２，３２３，・・・は，コンダクタンスが十分に小さくなるように形成されている。
【００３０】ソース選択トランジスタ群３４（第２のソースライン選択部）を構成するＮチャネル型のソース選択トランジスタ３４１，３４２のドレインはそれぞれソースライン３６２，３６４に接続され，ゲートはそれぞれサブメモリセルアレイ選択ライン１２１，１２２に接続され，ソースはメインソースライン１５１に接続されている。
【００３１】ドレイン選択トランジスタ群３５（第２のドレインライン選択部）を構成するＮチャネル型のドレイン選択トランジスタ３５２，３５３，３５４，３５５のドレインはそれぞれドレインライン３６１，３６３，３６３，３６５に接続され，ゲートはそれぞれサブメモリセルアレイ選択ライン１２１，１２２，１２１，１２２に接続され，ソースはビットライン１４１，１４１，１４２，１４２に接続されている。
【００３２】メインソースライン１５１およびビットライン１４１，１４２は，サブメモリセルアレイ３Ａ，３Ｂ，・・・，３Ｎにおいて共有される。
【００３３】各サブメモリセルアレイ３Ａ，３Ｂ，・・・，３Ｎに配置される基本メモリセルアレイブロック３０の数は，メモリセルアレイ３に形成されるビットラインの本数に応じて調整される。なお，ある基本メモリセルアレイブロックに属するドレインラインイコライズトランジスタ３２１とドレインライン３６１を，隣接する基本メモリアレイブロックに属するドレインラインイコライズトランジスタ３２３とドレインライン３６５と共通化することも可能である。
【００３４】カラムスイッチ群４は，ドレインがビットライン群１４に接続されるＮチャネル型トランジスタ４１１，４１２，・・・，４ｍ１，４ｍ２から成るビットラインカラムスイッチ群４ａ（ビットライン選択部）と，ドレインがメインソースライン群１５に接続されるＮチャネル型トランジスタ４１３〜４ｍ３から成るソースラインカラムスイッチ群４ｂによって構成されている。
【００３５】ビットラインカラムスイッチ群４ａに属するトランジスタ４１１，４１２，・・・，４ｍ１，４ｍ２の各ゲート，および，ソースラインカラムスイッチ群４ｂに属するトランジスタ４１３〜４ｍ３の各ゲートは，カラム選択ライン群１６を構成するカラム選択ライン１６１〜１６ｍに接続されている。
【００３６】ビットラインカラムスイッチ群４ａに属するトランジスタ４１１，４２１，・・・，４ｍ１のソースは，ノード１７ａ（第１のノード）を介して，検出回路６を構成する第１検出部６ａに接続されており，トランジスタ４１２，４２２，・・・，４ｍ２のソースは，ノード１７ｂ（第１のノード）を介して，検出回路６を構成する第２検出部６ｂに接続されている。
【００３７】ソースラインカラムスイッチ群４ｂに属するトランジスタ４１３〜４ｍ３のソースは，グランドラインに接続されている。
【００３８】非選択ソースラインイコライズトランジスタ群５を構成するＮチャネル型のトランジスタ５１，５２，・・・，５ｍの各ソースはメインソースライン群１５を構成するメインソースラインに接続されており，各ゲートは非選択カラム選択ライン群１９を構成する非選択カラム選択ライン１９１，１９２，・・・，１９ｍに接続されており，各ドレインはバイアス電圧供給ライン２に接続されている。
【００３９】サブメモリセルアレイ選択回路７は，入力されるアドレス信号に従って，ソースイコライズ選択ライン群１０を構成するソースイコライズ選択ライン１０１，１０２のいずれか一方，ドレインイコライズ選択ライン１１，サブメモリセルアレイ選択ライン群１２を構成するサブメモリセルアレイ選択ライン１２１，１２２のいずれか一方をそれぞれアサートする論理回路である。
【００４０】ワードライン選択回路８は，入力されるアドレス信号に従って，ワードライン群１３を構成するワードライン１３１，１３２，・・・１３ｋの中から一のワードラインを選択しアサートする論理回路である。
【００４１】カラムアドレスデコーダ９は，入力されるアドレス信号に従って，カラム選択ライン群１６を構成するカラム選択ライン１６１〜１６ｍの中から一のカラム選択ラインを選択し，非選択カラム選択ライン群１９を構成する非選択カラム選択ライン１９１，１９２，・・・，１９ｍの中から一の非選択カラム選択ラインを選択し，それぞれアサートする論理回路である。
【００４２】セルバイアス回路１と検出回路６の回路構成を図３を用いて説明する。
【００４３】セルバイアス回路１は，Ｐチャネル型のトランジスタＴｒ１１，Ｔｒ１３，Ｎチャネル型のトランジスタＴｒ１２，Ｔｒ１４から構成されている。
【００４４】トランジスタＴｒ１１のソースは電源ラインに接続され，ドレインとゲートはノードＮ１２に接続されている。トランジスタＴｒ１２のドレインはノードＮ１２に接続され，ゲートはノードＮ１１に接続され，ソースはノードＮ１３に接続されている。
【００４５】トランジスタＴｒ１３のソースは電源ラインに接続され，ゲートはグランドラインに接続され，ドレインはノードＮ１１に接続されている。トランジスタＴｒ１４のドレインはノードＮ１１に接続され，ゲートはノードＮ１３に接続され，ソースはグランドラインに接続されている。
【００４６】ノードＮ１３は，セルバイアス回路１の出力ノードであって，バイアス電圧供給ライン２に接続されている。
【００４７】検出回路６は，上述のように，第１検出部６ａおよび第２検出部６ｂから構成されている。これら第１検出部６ａと第２検出部６ｂは相互に略同一の回路構成を有するものであり，ここでは代表として第１検出部６ａの回路構成を説明する。
【００４８】第１検出部６ａは，Ｐチャネル型のトランジスタＴｒ６１，Ｔｒ６３，Ｎチャネル型のトランジスタＴｒ６２，Ｔｒ６４から構成されている。
【００４９】トランジスタＴｒ６１のソースは電源ラインに接続され，ドレインとゲートはノードＮ６２に接続されている。トランジスタＴｒ６２のドレインはノードＮ６２に接続され，ゲートはノードＮ６１に接続され，ソースはノードＮ６３に接続されている。
【００５０】トランジスタＴｒ６３のソースは電源ラインに接続され，ゲートはグランドラインに接続され，ドレインはノードＮ６１に接続されている。トランジスタＴｒ６４のドレインはノードＮ６１に接続され，ゲートはノードＮ６３に接続され，ソースはグランドラインに接続されている。
【００５１】ノードＮ６３は，ノード１７ａに接続されており，ノードＮ６２は，第１検出部６ａの出力ノード２０ａ（第２のノード）に接続されている。第１検出部６ａは，ビットライン１４１からノード１７ａを介して流れ込む電流の変化に応じた電圧を生成し，出力ノード２０ａから出力する。
【００５２】なお，第１検出部６ａの出力ノード２０ａおよび第２検出部６ｂの出力ノード２０ｂ（第２のノード）は，後段の回路（例えば増幅回路）に接続される。
【００５３】以上のように構成された第１の実施の形態にかかる不揮発性半導体記憶装置の動作について説明する。
【００５４】セルバイアス回路１は，定電圧源であり，メモリセルのドレインに印加されるバイアス電圧をバイアス電圧供給ライン２に出力する。
【００５５】一方，検出回路６に属する第１検出部６ａおよび第２検出部６ｂは，セルバイアス回路１と相似形の回路構成を有しており，それぞれノード１７ａ，１７ｂをバイアス電圧供給ライン２と同電位に調整する。
【００５６】サブメモリセルアレイ３Ａが非選択の場合，サブメモリセルアレイ３Ａに属するすべてのソースライン３６２，３６４，・・・およびドレインライン３６１，３６３，・・・をイコライズするため，サブメモリセルアレイ選択回路７は，ソースイコライズ選択ライン群１０の中のサブメモリセルアレイ３Ａに接続されているソースイコライズ選択ライン１０１，１０２をＨレベルとし，ドレインイコライズ選択ライン１１をＨレベルとする。これによって，サブメモリセルアレイ３Ａに属するすべてのソースラインイコライズトランジスタ３１１，３１２，・・・およびすべてのドレインラインイコライズトランジスタ３２１，３２２，３２３，・・・はオン状態（導通状態）となる。
【００５７】また，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ３Ａのドレインライン３６１，３６３，・・・をビットライン群１４から切離すため，および，ソースライン３６２，３６４，・・・をメインソースライン群１５から切離すため，サブメモリセルアレイ選択ライン群１２の中のサブメモリセルアレイ３Ａに接続されているサブメモリセルアレイ選択ライン１２１，１２２をＬレベルとして，サブメモリセルアレイ３Ａに属するすべてのソース選択トランジスタ３４１，３４２，・・・およびすべてのドレイン選択トランジスタ３５１，３５２，・・・をオフ状態（非導通状態）とする。
【００５８】サブメモリセルアレイ３Ａに属するメモリセルｂ２，ｃ２から格納データを読み出す場合の第１の実施の形態にかかる不揮発性半導体記憶装置の動作を説明する。
【００５９】ワードライン選択回路８は，メモリセルｂ２，ｃ２のゲートに接続されているワードライン１３２をＨレベルとし，ワードライン１３２以外のワードライン１３１，１３３，・・・１３ｋをＬレベルとする。
【００６０】これと同時に，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ選択ライン１２１をＨレベルとして，ドレイン選択トランジスタ３５２，３５４およびソース選択トランジスタ３４１をオン状態（導通状態）とする。これによってメモリセルｂ２，ｃ２のドレインに接続されているドレインライン３６１，３６３とビットライン１４１，１４２が接続され，メモリセルｂ２，ｃ２のソースに共通接続されているソースライン３６２とメインソースライン１５１が接続される。
【００６１】さらに，サブメモリセルアレイ選択回路７は，ソースライン３６２に対してイコライズ電圧が印加されないようにソースイコライズ選択ライン１０１をＬレベルとしてソースラインイコライズトランジスタ３１１をオフ状態（非導通状態）とする。また，サブメモリセルアレイ選択回路７は，メモリセルｂ２，ｃ２以外の非選択メモリセルが接続されているソースラインをイコライズするため，ソースイコライズ選択ライン１０２をＨレベルとし，非選択メモリセルが接続されているドレインラインをイコライズするため，ドレインイコライズ選択ライン１１をＨレベルとする。
【００６２】なお，ドレインラインに接続されているドレインラインイコライズトランジスタ３２１，３２２のコンダクタンスは，それぞれがオン状態となったときにデータ読み出し動作に影響を及ぼさない値に設定されている。すなわち，ドレインラインイコライズトランジスタ３２１，３２２は，直流電流を流さない小さなコンダクタンスとなるように形成される。
【００６３】ビットライン１４１は，選択されたメモリセルｂ２に隣接する非選択メモリセルａ２のドレインにドレインライン３６１を介して接続されており，ビットライン１４２は，選択されたメモリセルｃ２に隣接する非選択メモリセルｄ２のドレインにドレインライン３６３を介して接続されているが，各ドレインライン３６１，３６２はイコライズされているため，検出回路６による選択メモリセルｂ２，ｃ２からのデータ読み出し動作に影響を及ぼすことはない。
【００６４】カラムアドレスデコーダ９は，カラム選択ライン１６２をＨレベルとして，ビットラインカラムスイッチ群４ａに属するトランジスタ４２１およびソースラインカラムスイッチ群４ｂに属するトランジスタ４２３をオン状態とする。これによって，ビットライン１４１とノード１７ａが接続され，ビットライン１４２とノード１７ｂが接続され，メインソースライン１５１とグランドラインに接続されているノード１８が接続される。
【００６５】同時にカラムアドレスデコーダ９は，カラム選択ライン１６２以外のカラム選択ライン１６１，１６３，・・・，１６ｍをＬレベルとして，ビットラインカラムスイッチ群４ａに属するトランジスタ４２１以外のトランジスタおよびソースラインカラムスイッチ群４ｂに属するトランジスタ４２３以外のトランジスタをオフ状態とする。これによって，選択されたビットライン１４１，１４２以外の非選択ビットラインと，選択されたメインソースライン１５１以外の非選択メインソースラインが検出回路６から切断される。
【００６６】さらに，カラムアドレスデコーダ９は，非選択カラム選択ライン１９１，１９３，・・・，１９ｍをＨレベルとして非選択ソースラインイコライズトランジスタ群５を構成するトランジスタ５１，５３，・・・，５ｍをオン状態（導通状態）とする。これによって，非選択メモリセルに接続されたソースラインであって，ソースイコライズ選択ライン１０１に制御されるソースラインイコライズトランジスタによってバイアス電圧供給ライン２から切離されているソースラインも，セルバイアス回路１から出力されるバイアス電圧が印加されイコライズされる。なお，バイアス電圧供給ライン２と選択されたメインソースライン１５１が接続されないように非選択カラム選択ライン１９２はＬレベルとされ，トランジスタ５２はオフ状態（非導通状態）とされている。
【００６７】ワードライン１３２がＨレベルとなって，メモリセルｂ２がオン状態となると，ノード１７ａとグランドラインに接続されているノード１８が導通すると，ノード１７ａからノード１８への電流経路が形成され，ノード１７ａに”１”データに対応する電圧が現れる。
【００６８】対して，ワードライン１３２がＨレベルとなってもメモリセルｂ２がオフ状態であると，ノード１７ａからノード１８への電流経路は形成されず，ノード１７ａは”０”データに対応する電圧，すなわちイコライズ電圧を維持する。この実施例では，メモリセルがオン状態で”１”データに対応する電圧，メモリセルがオフ状態で”０”データに対応する電圧がノードに現れているが，これらを逆の関係にしても良い。
【００６９】検出回路６は，電流経路のインピーダンスの変化に伴うビットラインの電圧の変化に応答して，ビットラインの電圧を負帰還制御する。具体的には，第１検出部６ａは，電流経路のインピーダンスが小さくなりノード１７ａの電圧が低下すると，ノード１７ａを元の電圧に復帰させるために電流経路に流れる電流量を増やすように作用する。このとき，第１検出部６ａに備えられたトランジスタＴｒ６２のインピーダンスが小さくなるため，出力ノード２０ａの電圧が低下する。一方，電流経路のインピーダンスが大きくなりノード１７ａの電圧が上昇すると，第１検出部６ａは，ノード１７ａを元の電圧に復帰させるために電流経路に流れる電流量を減らすように作用する。このとき，第１検出部６ａに備えられたトランジスタＴｒ６２のインピーダンスが大きくなるため，出力ノード２０ａの電圧が上昇する。
【００７０】以上説明したように，第１の実施の形態にかかる不揮発性半導体記憶装置によれば，非選択メモリセルに接続されているドレインラインおよびソースラインは，検出回路６の入力電圧（センス電圧）にイコライズされる。さらに，検出回路６は，イコライズ電圧に等しい電圧をビットラインに出力するため，選択状態から非選択状態（あるいはその逆）に切り替わったときのメインソースラインの電位変動，すなわちメインソースラインに蓄積されている電荷の充放電時間が最小限に抑えられる。また，図４に示すように，データ読み出し時に不必要なビットラインの充放電が防止される。したがって，データ読み出し動作の高速化が実現する。
【００７１】［第２の実施の形態］本発明の第２の実施の形態にかかる不揮発性半導体記憶装置の構成を図５に示す。
【００７２】第２の実施の形態にかかる不揮発性半導体記憶装置は，第１の実施の形態にかかる不揮発性半導体記憶装置に対して，隣接する２本のビットラインが共通化された構成を有する。共通化されるビットラインの条件は次の通りである。隣接しているビットラインであって，異なるカラム選択ライン１６１〜１６ｍがゲートに接続されているトランジスタ４１１，４１２，・・・，４ｍ１，４ｍ２に接続されているビットラインが共通化される。例えば，第１の実施の形態にかかる不揮発性半導体記憶装置において，ビットライン１４２とビットライン１４３はそれぞれビットラインカラムスイッチ群４ａに属するトランジスタ４２２，４３１に接続されている。トランジスタ４２２とトランジスタ４３１のゲートは，異なるカラム選択ライン１６２，１６３が接続されている。したがって，ビットライン１４２とビットライン１４３は，第２の実施の形態にかかる不揮発性半導体記憶装置において共通化される。
【００７３】次に，第２の実施の形態にかかる不揮発性半導体記憶装置の動作を説明する。ここでは，サブメモリセルアレイ３Ａに備えられたメモリセルｂ２，ｃ２から格納データを読み出す動作について説明する。
【００７４】ワードライン選択回路８は，メモリセルｂ２，ｃ２のゲートに接続されているワードライン１３２をＨレベルとし，ワードライン１３２以外のワードライン１３１，１３３，・・・１３ｋをＬレベルとする。
【００７５】これと同時に，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ選択ライン１２１をＨレベルとして，ドレイン選択トランジスタ３５２，３５４およびソース選択トランジスタ３４１をオン状態（導通状態）とする。これによってメモリセルｂ２，ｃ２のドレインに接続されているドレインライン３６１，３６３とビットライン１４１，１４３が接続され，メモリセルｂ２，ｃ２のソースに共通接続されているソースライン３６２とメインソースライン１５１が接続される。
【００７６】さらに，サブメモリセルアレイ選択回路７は，ソースライン３６２に対してイコライズ電圧が印加されないようにソースイコライズ選択ライン１０１をＬレベルとしてソースラインイコライズトランジスタ３１１をオフ状態（非導通状態）とする。また，サブメモリセルアレイ選択回路７は，メモリセルｂ２，ｃ２以外の非選択メモリセルが接続されているソースラインをイコライズするため，ソースイコライズ選択ライン１０２をＨレベルとし，非選択メモリセルが接続されているドレインラインをイコライズするため，ドレインイコライズ選択ライン１１をＨレベルとする。
【００７７】このとき，ドレインラインに接続されているドレインラインイコライズトランジスタ３２０，３２１，３２２，３２３，・・・およびドレイン選択トランジスタ３５０，３５２，３５４，・・・はオン状態（導通状態）である。ドレインラインイコライズトランジスタ３２０，３２１のコンダクタンスは，ビットライン１４１からのデータ読み出し動作に影響を及ぼさない値に設定され，ドレインラインイコライズトランジスタ３２２，３２３のコンダクタンスは，ビットライン１４３からのデータ読み出し動作に影響を及ぼさない値に設定される。すなわち，ドレインラインイコライズトランジスタ３２０，３２１，３２２，３２３，・・・は，直流電流を流さない小さなコンダクタンスとなるように形成される。
【００７８】また，ドレイン選択トランジスタ３５０，３５２，３５４，３５６がオンするため，ビットライン１４１は，非選択メモリセルｘ２，ｙ２，ｚ２のドレインに接続されているドレインラインに接続され，ビットライン１４３は，非選択メモリセルｄ２，ｅ２，ｆ２のドレインに接続されているドレインラインに接続される。ただし，各ドレインラインは，セルバイアス回路１から出力されるバイアス電圧が印加されているため，バイアス電圧と同一レベルの電圧が検出回路６から印加されているビットライン１４１，１４３に対して，影響を及ぼすことはない。
【００７９】以上説明したように，第２の実施の形態にかかる不揮発性半導体記憶装置によれば，第１の実施の形態にかかる不揮発性半導体記憶装置に対して，ビットラインの本数が減少しており，ビットラインのラインピッチがメモリセルの配列ピッチよりも大きい場合であっても，メモリセルアレイの面積を増やすことなく第１の実施の形態にかかる不揮発性半導体記憶装置と同様の効果が得られる。
【００８０】また，ビットラインが共通化されたことによって得られるスペースを他の回路に割り当てることも可能となる。さらに，ビットラインのライン抵抗やビットライン間に生じる容量を低減させることも可能となる。
【００８１】［第３の実施の形態］第３の実施の形態にかかる不揮発性半導体記憶装置は，第１，２の実施の形態にかかる不揮発性半導体記憶装置に対して，検出回路６を構成する第１検出部６ａ，第２検出部６ｂをそれぞれ第１検出部７６ａ，第２検出部７６ｂに置き換えた構成を有する。
【００８２】これら第１検出部７６ａと第２検出部７６ｂは相互に略同一の回路構成を有するものであり，ここでは代表として第１検出部７６ａの回路構成を図６を用いて説明する。なお，図６は，第１検出部７６ａに接続されるセルバイアス回路１を参考として示している。
【００８３】セルバイアス回路１は，Ｐチャネル型のトランジスタＴｒ１１，Ｔｒ１３，Ｎチャネル型のトランジスタＴｒ１２，Ｔｒ１４から構成されている。
【００８４】トランジスタＴｒ１１のソースは電源ラインに接続され，ドレインとゲートはノードＮ１２に接続されている。トランジスタＴｒ１２のドレインはノードＮ１２に接続され，ゲートはノードＮ１１に接続され，ソースはノードＮ１３に接続されている。
【００８５】トランジスタＴｒ１３のソースは電源ラインに接続され，ゲートはグランドラインに接続され，ドレインはノードＮ１１に接続されている。トランジスタＴｒ１４のドレインはノードＮ１１に接続され，ゲートはノードＮ１３に接続され，ソースはグランドラインに接続されている。
【００８６】ノードＮ１３は，セルバイアス回路１の出力ノードであって，バイアス電圧供給ライン２に接続されている。
【００８７】第１検出部７６ａは，Ｐチャネル型のトランジスタＴｒ６１，Ｔｒ６３，Ｔｒ７６１，Ｎチャネル型のトランジスタＴｒ６２，Ｔｒ６４，Ｔｒ７６２から構成されている。
【００８８】トランジスタＴｒ６１のソースは電源ラインに接続され，ドレインとゲートはノードＮ６２に接続されている。トランジスタＴｒ６２のドレインはノードＮ６２に接続され，ゲートはノードＮ６１に接続され，ソースはノードＮ６３に接続されている。
【００８９】トランジスタＴｒ６３のソースは電源ラインに接続され，ゲートはノードＮ７６１に接続され，ドレインはノードＮ６１に接続されている。トランジスタＴｒ６４のドレインはノードＮ６１に接続され，ゲートはノードＮ６３に接続され，ソースはグランドラインに接続されている。
【００９０】トランジスタＴｒ７６１のソースは電源ラインに接続され，ドレインとゲートはノードＮ７６１に接続されている。トランジスタＴｒ７６２のドレインはノードＮ７６１に接続され，ゲートはノードＮ７６２に接続され，ソースはグランドラインに接続されている。
【００９１】ノードＮ６３は，ノード１７ａに接続されており，ノードＮ６２は，第１検出部６ａの出力ノード２０ａに接続されている。ノードＮ７６２は，バイアス電圧供給ライン２に接続されている。
【００９２】以上のように構成された第３の実施の形態にかかる不揮発性半導体記憶装置の動作，主に検出回路（第１検出部７６ａ）とセルバイアス回路１の動作について説明する。
【００９３】第１検出部７６ａ，第２検出部７６ｂは，トランジスタＴｒ６３，Ｔｒ６４，Ｔｒ７６１，Ｔｒ７６２によって構成されるカレントミラー回路を備えている。そして，セルバイアス回路１からバイアス電圧供給ライン２に出力されるバイアス電圧が，このカレントミラー回路のリファレンス電圧となる。
【００９４】バイアス電圧供給ライン２に出力されるバイアス電圧は約１Ｖに調整されている。したがって，カレントミラー回路を構成するトランジスタＴｒ６３，Ｔｒ６４，Ｔｒ７６１，Ｔｒ７６２は飽和状態にあり，カレントミラー回路は，大きな電圧増幅率を有する。
【００９５】例えば，カレントミラー回路のリファレンス電圧（バイアス電圧）に対して，ノード１７ａにおける電圧が下回った場合，トランジスタＴｒ６４のコンダクタンスが低下する。一方，トランジスタＴｒ６３は，リファレンス電圧（バイアス電圧）に基づいた定電流を流しているため，ノードＮ６１の電位は急速に上昇する。トランジスタＴｒ６２は，ノードＮ６１の電位上昇に応じて，コンダクタンスを急速に上昇させる。そして，トランジスタＴｒ６１，Ｔｒ６２を経由して電荷がノード１７ａに供給される。したがって，ノード１７ａの電位は，セルバイアス回路１の出力電圧と等しいレベルに復帰する。
【００９６】これとは逆に，第１検出部７６ａに備えられたカレントミラー回路のリファレンス電圧（バイアス電圧）に対して，ノード１７ａにおける電圧が上回った場合も，ノード１７ａの電圧上昇は最小限に抑えられる。
【００９７】ところで，特性が揃った複数のトランジスタを形成するためには，これらのトランジスタを近接した領域に配置することが好ましい。トランジスタＴｒ７６１とトランジスタＴｒ７６２を第１検出部７６ａの内部に形成し，トランジスタＴｒ６３，Ｔｒ６４とともにカレントミラー回路を構成することによって，他のトランジスタのスレショルド電圧Ｖｔのばらつきを，この特性が揃ったトランジスタから成るカレントミラー回路によって吸収することが可能となる。したがって，ノード１７ａ，ノード１７ｂの電圧は，セルバイアス回路１が出力するバイアス電圧に一致することになる。
【００９８】以上説明したように，第３の実施の形態にかかる不揮発性半導体記憶装置によれは，ビットラインの電位変動が最小限に抑えられる。また，回路の微細化が進むとともに大きな問題となるトランジスタの仕上りバラツキに対するマージンが確保される。さらに，検出回路６の入力電圧の変化が抑えられるため，寄生容量における充放電が小さくなり，データ読み出しの高速化が実現する。
【００９９】［第４の実施の形態］第４の実施の形態にかかる不揮発性半導体記憶装置は，第３の実施の形態にかかる不揮発性半導体記憶装置に対して，セルバイアス回路１をセルバイアス回路８１に置き換え，基準電圧出力回路９１を追加した構成を有する。セルバイアス回路８１および基準電圧出力回路９１を，第１検出部７６ａとともに図７に示す。
【０１００】セルバイアス回路８１は，Ｐチャネル型のトランジスタＴｒ１１，Ｔｒ１３，Ｔｒ８１１，Ｎチャネル型のトランジスタＴｒ１２，Ｔｒ１４，Ｔｒ８１２から構成されている。
【０１０１】トランジスタＴｒ１１のソースは電源ラインに接続され，ドレインとゲートはノードＮ１２に接続されている。トランジスタＴｒ１２のドレインはノードＮ１２に接続され，ゲートはノードＮ１１に接続され，ソースはノードＮ１３に接続されている。
【０１０２】トランジスタＴｒ１３のソースは電源ラインに接続され，ゲートはノードＮ８１１に接続され，ドレインはノードＮ１１に接続されている。トランジスタＴｒ１４のドレインはノードＮ１１に接続され，ゲートはノードＮ１３に接続され，ソースはグランドラインに接続されている。
【０１０３】トランジスタＴｒ８１１のソースは電源ラインに接続され，ドレインとゲートはノードＮ８１１に接続されている。トランジスタＴｒ８１２のドレインはノードＮ８１１に接続され，ゲートはノードＮ８１２に接続され，ソースはグランドラインに接続されている。
【０１０４】ノードＮ１３は，バイアス電圧供給ライン２に接続されており，ノードＮ８１２は，基準電圧出力回路９１の出力ノードＮ９１に接続されている。
【０１０５】第１検出部７６ａは，Ｐチャネル型のトランジスタＴｒ６１，Ｔｒ６３，Ｔｒ７６１，Ｎチャネル型のトランジスタＴｒ６２，Ｔｒ６４，Ｔｒ７６２から構成されている。
【０１０６】トランジスタＴｒ６１のソースは電源ラインに接続され，ドレインとゲートはノードＮ６２に接続されている。トランジスタＴｒ６２のドレインはノードＮ６２に接続され，ゲートはノードＮ６１に接続され，ソースはノードＮ６３に接続されている。
【０１０７】トランジスタＴｒ６３のソースは電源ラインに接続され，ゲートはノードＮ７６１に接続され，ドレインはノードＮ６１に接続されている。トランジスタＴｒ６４のドレインはノードＮ６１に接続され，ゲートはノードＮ６３に接続され，ソースはグランドラインに接続されている。
【０１０８】トランジスタＴｒ７６１のソースは電源ラインに接続され，ドレインとゲートはノードＮ７６１に接続されている。トランジスタＴｒ７６２のドレインはノードＮ７６１に接続され，ゲートはノードＮ７６２に接続され，ソースはグランドラインに接続されている。
【０１０９】ノードＮ６３は，ノード１７ａに接続されており，ノードＮ６２は，第１検出部６ａの出力ノード２０ａに接続されている。ノードＮ７６２は，基準電圧出力回路９１の出力ノードＮ９１に接続されている。
【０１１０】以上のように構成された第４の実施の形態にかかる不揮発性半導体記憶装置の動作，主に検出回路（第１検出部７６ａ）とセルバイアス回路８１の動作について説明する。
【０１１１】セルバイアス回路８１は，トランジスタＴｒ１３，Ｔｒ１４，Ｔｒ８１１，Ｔｒ８１２によって構成されるカレントミラー回路を備えている。そして，基準電圧出力回路９１から出力ノードＮ９１に出力される基準電圧が，このカレントミラー回路のリファレンス電圧となる。
【０１１２】基準電圧出力回路９１から出力される基準電圧は約１Ｖに調整されている。したがって，カレントミラー回路を構成するトランジスタＴｒ１３，Ｔｒ１４，Ｔｒ８１１，Ｔｒ８１２は飽和状態にあり，カレントミラー回路は，大きな電圧増幅率を有する。
【０１１３】例えば，カレントミラー回路のリファレンス電圧（基準電圧）に対して，ノードＮ１３に接続されているバイアス電圧供給ライン２の電圧が下回った場合，トランジスタＴｒ１４のコンダクタンスが低下する。一方，トランジスタＴｒ１３は，リファレンス電圧（基準電圧）に基づいた定電流を流しているため，ノードＮ１１の電位は急速に上昇する。トランジスタＴｒ１２は，ノードＮ１１の電位上昇に応じて，コンダクタンスを急速に上昇させる。そして，トランジスタＴｒ１１，Ｔｒ１２を経由して電荷がノードＮ１３に供給される。したがって，ノードＮ１３に接続されているバイアス電圧供給ライン２の電位は，基準電圧と等しいレベルに復帰する。
【０１１４】これとは逆に，セルバイアス回路８１に備えられたカレントミラー回路のリファレンス電圧（基準電圧）に対して，ノードＮ１３に接続されているバイアス電圧供給ライン２の電圧が上回った場合も，バイアス電圧供給ライン２の電圧上昇は最小限に抑えられる。
【０１１５】このように，セルバイアス回路８１は，バイアス電圧供給ライン２を基準電圧出力回路９１から出力される基準電圧と等しい電圧レベルに保つように作用する。
【０１１６】第１検出部７６ａ，第２検出部７６ｂは，トランジスタＴｒ６３，Ｔｒ６４，Ｔｒ７６１，Ｔｒ７６２によって構成されるカレントミラー回路を備えている。そして，基準電圧出力回路９１から出力ノードＮ９１に出力される基準電圧が，このカレントミラー回路のリファレンス電圧となる。
【０１１７】基準電圧出力回路９１から出力される基準電圧は約１Ｖに調整されている。したがって，カレントミラー回路を構成するトランジスタＴｒ６３，Ｔｒ６４，Ｔｒ７６１，Ｔｒ７６２は飽和状態にあり，カレントミラー回路は，大きな電圧増幅率を有する。
【０１１８】例えば，カレントミラー回路のリファレンス電圧（基準電圧）に対して，ノード１７ａにおける電圧が下回った場合，トランジスタＴｒ６４のコンダクタンスが低下する。一方，トランジスタＴｒ６３は，リファレンス電圧（バイアス電圧）に基づいた定電流を流しているため，ノードＮ６１の電位は急速に上昇する。トランジスタＴｒ６２は，ノードＮ６１の電位上昇に応じて，コンダクタンスを急速に上昇させる。そして，トランジスタＴｒ６１，Ｔｒ６２を経由して電荷がノード１７ａに供給される。したがって，ノード１７ａの電位は，基準電圧と等しいレベルに復帰する。
【０１１９】これとは逆に，第１検出部５ａに備えられたカレントミラー回路のリファレンス電圧（基準電圧）に対して，ノード１７ａにおける電圧が上回った場合も，ノード１７ａの電圧上昇は最小限に抑えられる。
【０１２０】このように，第１検出部７６ａは，ノード１７ａを基準電圧出力回路９１から出力される基準電圧と等しい電圧レベルに保つように作用する。
【０１２１】セルバイアス回路８１と第１検出部７６ａの作用によって，バイアス電圧供給ライン２とノード１７ａの電位はともに基準電圧に一致することになる。
【０１２２】以上のように，第４の実施の形態にかかる不揮発性半導体記憶装置によれば，独立した基準電圧出力回路９１を備え，この基準電圧出力回路９１から出力される基準電圧に基づいて，セルバイアス回路８１は，バイアス電圧（イコライズ電圧）を生成し，検出回路（第１検出部７６ａ，第２検出部７６ｂ）はセンス電圧を生成する。したがって，例えば，非選択ソースラインの充電時にバイアス電圧にゆれが生じても，検出回路は安定かつ高速なセンス動作を行うことが可能となる。また，回路の微細化が進むとともに大きな問題となるトランジスタの仕上りバラツキに対するマージンが確保される。
【０１２３】［第５の実施の形態］本発明の第５の実施の形態にかかる不揮発性半導体記憶装置の構成を図８に示す。
【０１２４】第５の実施の形態にかかる不揮発性半導体記憶装置は，第１の実施の形態にかかる不揮発性半導体記憶装置に対して，セルバイアス回路１および検出回路６がそれぞれセルバイアス回路８２および検出回路７７に置き換えられ，ビットラインイコライズトランジスタ群５０が追加された構成を有する。
【０１２５】ビットラインイコライズトランジスタ群５０は，Ｎチャネル型のトランジスタ５０１，５０２，・・・，５０ｍから構成されている。各トランジスタ５０１，５０２，・・・，５０ｍのドレインはバイアス電圧供給ライン２に共通接続され，ゲートは制御ノード２４に共通接続され，ソースはそれぞれビットライン・・・，１４１，１４２，・・・に接続されている。
【０１２６】検出回路７７は，同一の回路で構成されている第１検出部７７ａと第２検出部７７ｃを備え，さらに，Ｎチャネル型のトランジスタ７７ｃを備えている。
【０１２７】第１の実施の形態にかかる不揮発性半導体記憶装置において，ノード１８はグランドラインに直接接続されているが，ここではノード１８は，トランジスタ７７ｃを介してグランドラインに接続されている。トランジスタ７７ｃのゲートは，制御ノード２２に接続されており，この制御ノード２２がＨレベルのとき，ノード１８はグランドレベルとなる。
【０１２８】セルバイアス回路８２と第１検出部７７ａ（第２検出部７７ｂ）の回路構成を図９を用いて説明する。
【０１２９】セルバイアス回路８２は，動作時セルバイアス電圧保持回路８３（第１の定電圧生成部）と待機時セルバイアス電圧保持回路８４（第２の定電圧生成部）から構成されている。
【０１３０】ここで，第５の実施の形態にかかる不揮発性半導体記憶装置が組み込まれるシステムにおいて，この不揮発性半導体記憶装置がデータ書き込み／読み出し動作を行っている状態（データ書き込み／読み出しが可能な状態も含む）にある場合，この不揮発性半導体記憶装置は動作状態にあるという。逆に，システムにおいて，消費電力の低減等の目的からこの不揮発性半導体記憶装置に対して最小限の電力しか供給されていない（あるいは電力が供給されていない）場合，この不揮発性半導体記憶装置は待機状態にあるという。
【０１３１】動作時セルバイアス電圧保持回路８３は，Ｐチャネル型のトランジスタＴｒ１１，Ｔｒ１３，Ｎチャネル型のトランジスタＴｒ１２，Ｔｒ１４，Ｔｒ８３１から構成されている。
【０１３２】トランジスタＴｒ１１のソースは電源ラインに接続され，ドレインとゲートはノードＮ１２に接続されている。トランジスタＴｒ１２のドレインはノードＮ１２に接続され，ゲートはノードＮ１１に接続され，ソースはノードＮ１３に接続されている。
【０１３３】トランジスタＴｒ１３のソースは電源ラインに接続され，ゲートはノードＮ８３１に接続され，ドレインはノードＮ１１に接続されている。トランジスタＴｒ１４のドレインはノードＮ１１に接続され，ゲートはノードＮ１３に接続され，ソースはグランドラインに接続されている。
【０１３４】トランジスタＴｒ８３１のドレインはノードＮ１１に接続され，ゲートはノードＮ８３１に接続され，ソースはグランドラインに接続されている。
【０１３５】ノードＮ１３は，バイアス電圧供給ライン２に接続されており，ノードＮ８３１は，制御ノード２２に接続されている。
【０１３６】待機時セルバイアス電圧保持回路８４は，Ｐチャネル型のトランジスタＴｒ８４１，Ｔｒ８４３，Ｎチャネル型のトランジスタＴｒ８４２，Ｔｒ８４４，Ｔｒ８４５から構成されている。
【０１３７】トランジスタＴｒ８４１のソースは電源ラインに接続され，ドレインとゲートはノードＮ８４２に接続されている。トランジスタＴｒ８４２のドレインはノードＮ８４２に接続され，ゲートはノードＮ８４１に接続され，ソースはノードＮ８４３に接続されている。
【０１３８】トランジスタＴｒ８４３のソースは電源ラインに接続され，ゲートはグランドラインに接続され，ドレインはノードＮ８４１に接続されている。トランジスタＴｒ８４４のドレインはノードＮ８４１に接続され，ゲートはノードＮ８４３に接続され，ソースはグランドラインに接続されている。
【０１３９】トランジスタＴｒ８４５のドレインとゲートはノードＮ８４３に接続され，ソースはグランドラインに接続されている。
【０１４０】ノードＮ８４３は，バイアス電圧供給ライン２に接続されている。
【０１４１】第１検出部７７ａは，Ｐチャネル型のトランジスタＴｒ６１，Ｔｒ６３，Ｎチャネル型のトランジスタＴｒ６２，Ｔｒ６４，Ｔｒ７７１から構成されている。
【０１４２】トランジスタＴｒ６１のソースは電源ラインに接続され，ドレインとゲートはノードＮ６２に接続されている。トランジスタＴｒ６２のドレインはノードＮ６２に接続され，ゲートはノードＮ６１に接続され，ソースはノードＮ６３に接続されている。
【０１４３】トランジスタＴｒ６３のソースは電源ラインに接続され，ゲートはノードＮ７７１に接続され，ドレインはノードＮ６１に接続されている。トランジスタＴｒ６４のドレインはノードＮ６１に接続され，ゲートはノードＮ６３に接続され，ソースはグランドラインに接続されている。
【０１４４】トランジスタＴｒ７７１のドレインはノードＮ６１に接続され，ゲートはノードＮ７７１に接続され，ソースはグランドラインに接続されている。
【０１４５】ノードＮ６３は，ノード１７ａに接続されており，ノードＮ６２は，第１検出部６ａの出力ノード２０ａに接続されている。ノードＮ７７１は，制御ノード２２に接続されている。
【０１４６】以上のように構成された第５の実施の形態にかかる不揮発性半導体記憶装置の動作について説明する。
【０１４７】第５の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，サブメモリセルアレイ選択回路７は，すべてのサブメモリセルアレイ３Ａ〜３Ｎのソースラインおよびドレインラインをイコライズするため，ソースイコライズ選択ライン群１０を構成するすべてのソースイコライズ選択ラインおよびドレインイコライズ選択ライン群１１を構成するすべてのドレインイコライズ選択ラインをＨレベルとする。
【０１４８】このときのサブメモリセルアレイ選択ライン１２を構成する各サブメモリセルアレイ選択ライン，ワードライン群１３を構成する各ワードライン，カラム選択ライン群１６を構成する各カラム選択ライン，および非選択カラム選択ライン群１９を構成する各非選択カラム選択ラインの論理レベルの状態は任意である。
【０１４９】第５の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，制御ノード２１はＬレベルとなる。これによって，トランジスタ７７ｃはオフ状態（非導通状態）となり，バイアス電圧供給ライン２とグランドラインとのショートが防止される。一方，第５の実施の形態にかかる不揮発性半導体記憶装置が動作状態にあるとき，制御ノード２１はＨレベルとなり，トランジスタ７７ｃはオン状態（導通状態）となる。
【０１５０】第５の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，制御ノード２４はＬレベルとなる。これによって，また待機時，端子24は"H"レベルであり，ビットラインイコライズトランジスタ群５０を構成するすべてのトランジスタ５０１，５０２，・・・，５０ｍがオン状態（導通状態）となり，すべてのビットラインにセルバイアス回路８２から出力されたバイアス電圧が印加される。一方，第５の実施の形態にかかる不揮発性半導体記憶装置が動作状態にあるとき，制御ノード２４はＬレベルとなり，ビットラインイコライズトランジスタ群５０を構成するすべてのトランジスタ５０１，５０２，・・・，５０ｍがオフ状態（非導通状態）となる。
【０１５１】次に，図９を用いて，セルバイアス回路８２と第１検出部７７ａの動作を説明する。
【０１５２】第５の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，Ｈレベルのモード信号が制御ノード２２に入力される。このため，動作時セルバイアス電圧保持回路８３に属するトランジスタＴｒ１３はオフ状態となり，トランジスタＴｒ８３１はオン状態となり，ノードＮ１１はグランドレベルとなる。ノードＮ１１がグランドレベルの場合，トランジスタＴｒ１２がオフ状態となる。
【０１５３】同様に，制御ノード２２がＨレベルのとき，第１検出部７７ａに属するトランジスタＴｒ６３はオフ状態となり，トランジスタＴｒ７７１はオン状態となり，ノードＮ６１はグランドレベルとなる。ノードＮ６１がグランドレベルの場合，トランジスタＴｒ６２がオフ状態となる。
【０１５４】このように，第５の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，動作時セルバイアス電圧保持回路８３および第１検出部７７ａは電力を消費しないことになる。そして，これら動作時セルバイアス電圧保持回路８３および第１検出部７７ａはメモリセルアレイに対してに電圧を出力しないことにある。
【０１５５】第５の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，待機時セルバイアス電圧保持回路８４は，定電圧源として機能する。なお，その出力電圧特性は動作時セルバイアス電圧保持回路８３および第１検出部７７ａと略同一である。
【０１５６】待機状態にあるとき，メモリセルアレイ内のビットライン，メインソースライン，ドレインライン，およびソースラインは待機時セルバイアス電圧保持回路８４によってイコライズされる。
【０１５７】バイアス電圧供給ライン２がイコライズ電圧を下回った場合，待機時セルバイアス電圧保持回路８４に属するトランジスタＴｒ８４４のコンダクタンスが低下し，ノードＮ８４１の電位が上昇する。これによって，Ｔｒ８４２のコンダクタンスが上昇し，ノードＮ８４３の電位が上昇する。そして，ノードＮ８４３に接続されているバイアス電圧供給ライン２の電位は，イコライズ電圧レベルまで復帰する。
【０１５８】これに対して，バイアス電圧供給ライン２がイコライズ電圧を上回った場合，トランジスタＴｒ８４４のコンダクタンスが上昇し，ノードＮ８４１の電位が低下する。これによって，Ｔｒ８４２のコンダクタンスが低下し，ノードＮ８４３の電位が低下する。そして，ノードＮ８４３に接続されているバイアス電圧供給ライン２の電位は，イコライズ電圧レベルまで復帰する。
【０１５９】このように，第５の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，バイアス電圧供給ライン２の電位は，待機時セルバイアス電圧保持回路８４によって一定に保たれる。なお，待機時のセルバイアス回路８２の消費電力を抑えるため，待機時セルバイアス電圧保持回路８４に属するトランジスタＴｒ８４１およびトランジスタＴｒ８４３のコンダクタンスは十分に小さい値に設定されている。また，動作時セルバイアス電圧保持回路８３と等しいバイアス電圧（イコライズ電圧）をバイアス電圧供給ライン２に出力するため，トランジスタＴｒ８４１，Ｔｒ８４３のコンダクタンスに応じて，トランジスタＴｒ８４２，Ｔｒ８４４，Ｔｒ８４５のコンダクタンスが設定されている。
【０１６０】以上説明したように，第５の実施の形態にかかる不揮発性半導体記憶装置によれば，待機状態のときに動作セルバイアス電圧保持回路８３と検出回路７７をディスエーブル状態として消費電力の低減させることが可能となる。しかも，待機状態のときのセルバイアス電圧は，消費電力の小さい待機セルバイアス電圧保持回路８４によって一定に保たれるため，動作状態に移行した後，すぐにデータの書き込み／読み出し動作を開始することが可能となる。
【０１６１】［第６の実施の形態］第６の実施の形態にかかる不揮発性半導体記憶装置は，第５の実施の形態にかかる不揮発性半導体記憶装置に対して，検出回路７７が第１検出部７８ａと第２検出部７８ｂとトランジスタ７７ｃから成る検出回路に置き換えられた構成を有する。第１検出部７８ａと第２検出部７８ｂは同一の回路から構成されている。第１検出部７８ａをセルバイアス回路８２とともに図１０に示す。
【０１６２】第１検出部７８ａは，Ｐチャネル型のトランジスタＴｒ６１，Ｔｒ６３，Ｔｒ７６１，Ｔｒ７８１，Ｔｒ７８２，Ｔｒ７８３，Ｎチャネル型のトランジスタＴｒ６２，Ｔｒ６４，Ｔｒ７６２から構成されている。すなわち，第１検出部７８ａは，図６に示した第１検出部７６ａに対して，Ｐチャネル型のトランジスタＴｒ７８１，Ｔｒ７８２，Ｔｒ７８３が追加された構成を有する。
【０１６３】トランジスタＴｒ６１のソースはノードＮ７８１に接続され，ドレインとゲートはノードＮ６２に接続されている。トランジスタＴｒ６２のドレインはノードＮ６２に接続され，ゲートはノードＮ６１に接続され，ソースはノードＮ６３に接続されている。
【０１６４】トランジスタＴｒ６３のソースはノードＮ７８２に接続され，ゲートはノードＮ７６１に接続され，ドレインはノードＮ６１に接続されている。トランジスタＴｒ６４のドレインはノードＮ６１に接続され，ゲートはノードＮ６３に接続され，ソースはグランドラインに接続されている。
【０１６５】トランジスタＴｒ７６１のソースはノードＮ７８３に接続され，ドレインとゲートはノードＮ７６１に接続されている。トランジスタＴｒ７６２のドレインはノードＮ７６１に接続され，ゲートはノードＮ７６２に接続され，ソースはグランドラインに接続されている。
【０１６６】トランジスタＴｒ７８１のソースは電源ラインに接続され，ゲートはノードＮ７８４に接続され，ドレインはノードＮ７８１に接続されている。トランジスタＴｒ７８２のソースは電源ラインに接続され，ゲートはノードＮ７８４に接続され，ドレインはノードＮ７８２に接続されている。トランジスタＴｒ７８３のソースは電源ラインに接続され，ゲートはノードＮ７８４に接続され，ドレインはノードＮ７８３に接続されている。
【０１６７】ノードＮ６３は，ノード１７ａに接続されており，ノードＮ６２は，第１検出部６ａの出力ノード２０ａに接続されている。ノードＮ７６２は，バイアス電圧供給ライン２に接続されている。ノードＮ７８４は，制御ノード２２に接続されている。
【０１６８】以上のように構成された第６の実施の形態にかかる不揮発性半導体記憶装置の動作，主に検出回路（第１検出部７８ａ）とセルバイアス回路８２の動作について説明する。
【０１６９】第６の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，Ｈレベルのモード信号が制御ノード２２に入力される。このため，動作時セルバイアス電圧保持回路８３に属するトランジスタＴｒ１３はオフ状態となり，トランジスタＴｒ８３１はオン状態となり，ノードＮ１１はグランドレベルとなる。ノードＮ１１がグランドレベルの場合，トランジスタＴｒ１２がオフ状態となる。
【０１７０】同様に，制御ノード２２がＨレベルのとき，第１検出部７８ａに属するトランジスタＴｒ７８１，Ｔｒ７８２，Ｔｒ７８３はオフ状態となる。
【０１７１】このように，第６の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，動作時セルバイアス電圧保持回路８３および第１検出部７８ａは電力を消費しないことになる。そして，これら動作時セルバイアス電圧保持回路８３および第１検出部７８ａはメモリセルアレイに対してに電圧を出力しないことにある。
【０１７２】第６の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，待機時セルバイアス電圧保持回路８４は，定電圧源として機能する。なお，その出力電圧特性は動作時セルバイアス電圧保持回路８３および第１検出部７８ａと略同一である。
【０１７３】待機状態にあるとき，メモリセルアレイ内のビットライン，メインソースライン，ドレインライン，およびソースラインは待機時セルバイアス電圧保持回路８４によってイコライズされる。
【０１７４】第６の実施の形態にかかる不揮発性半導体記憶装置が動作状態にあるとき，Ｌレベルのモード信号が制御ノード２２に入力される。これによって，待機時セルバイアス電圧保持回路８４はディスエーブル状態となり，逆に動作時セルバイアス電圧保持回路８３がイネーブル状態となる。その時の動作時セルバイアス電圧保持回路８３と第１検出部７８ａの動作は，図６に示した第３の実施の形態にかかる不揮発性半導体記憶装置に備えられたセルバイアス回路１と第１検出部７６ａの動作と略同一となる。
【０１７５】以上説明したように，第６の実施の形態にかかる不揮発性半導体記憶装置によれば，待機状態における消費電力の低減が可能となる。さらに，動作状態において，ノード１７ａに出力されるセンス電圧とバイアス電圧供給ライン２に出力されるバイアス電圧（イコライズ電圧）は等しいレベルとなるように調整される。
【０１７６】［第７の実施の形態］第７の実施の形態にかかる不揮発性半導体記憶装置は，第６の実施の形態にかかる不揮発性半導体記憶装置に対して，セルバイアス回路８２がセルバイアス回路８５に置き換えられ，基準電圧出力回路９３が追加された構成を有する。セルバイアス回路８５と基準電圧出力回路９３を，第１検出部７８ａとともに図１１に示す。
【０１７７】セルバイアス回路８５は，動作時セルバイアス電圧保持回路８６と待機時セルバイアス電圧保持回路８７から構成されている。
【０１７８】動作時セルバイアス電圧保持回路８６は，Ｐチャネル型のトランジスタＴｒ１１，Ｔｒ１３，Ｔｒ８１１，Ｔｒ８６１，Ｔｒ８６２，Ｔｒ８６３，Ｎチャネル型のトランジスタＴｒ１２，Ｔｒ１４，Ｔｒ８１２から構成されている。すなわち，動作時セルバイアス電圧保持回路８６は，図７に示したセルバイアス回路８１に対して，Ｐチャネル型のトランジスタＴｒ８６１，Ｔｒ８６２，Ｔｒ８６３が追加された構成を有する。
【０１７９】トランジスタＴｒ１１のソースはノードＮ８６１に接続され，ドレインとゲートはノードＮ１２に接続されている。トランジスタＴｒ１２のドレインはノードＮ１２に接続され，ゲートはノードＮ１１に接続され，ソースはノードＮ１３に接続されている。
【０１８０】トランジスタＴｒ１３のソースはノードＮ８６２に接続され，ゲートはノードＮ８１１に接続され，ドレインはノードＮ１１に接続されている。トランジスタＴｒ１４のドレインはノードＮ１１に接続され，ゲートはノードＮ１３に接続され，ソースはグランドラインに接続されている。
【０１８１】トランジスタＴｒ８１１のソースはノードＮ８６３に接続され，ドレインとゲートはノードＮ８１１に接続されている。トランジスタＴｒ８１２のドレインはノードＮ８１１に接続され，ゲートはノードＮ８１２に接続され，ソースはグランドラインに接続されている。
【０１８２】トランジスタＴｒ８６１のソースは電源ラインに接続され，ゲートはノードＮ８６４に接続され，ドレインはノードＮ８６１に接続されている。トランジスタＴｒ８６２のドレインは電源ラインに接続され，ゲートはノードＮ８６４に接続され，ドレインはノードＮ８６２に接続されている。トランジスタＴｒ８６３のドレインは電源ラインに接続され，ゲートはノードＮ８６４に接続され，ドレインはノードＮ８６３に接続されている。
【０１８３】ノードＮ１３は，バイアス電圧供給ライン２に接続されており，ノードＮ８１２は，基準電圧出力回路９３に接続されている。
【０１８４】待機時セルバイアス電圧保持回路８７は，Ｐチャネル型のトランジスタＴｒ８７１とＮチャネル型のトランジスタＴｒ８７２から構成されている。
【０１８５】トランジスタＴｒ８７１のソースは電源ラインに接続され，ドレインとゲートはノードＮ８７１に接続されている。トランジスタＴｒ８７２のドレインはノードＮ８７１に接続され，ゲートはノードＮ８７３に接続され，ソースはノードＮ８７２に接続されている。
【０１８６】ノードＮ８７２は，バイアス電圧供給ライン２に接続されており，ノードＮ８７３は，基準電圧出力回路９３に接続されている。
【０１８７】なお，第６の実施の形態にかかる不揮発性半導体記憶装置では第１検出部７８ａのノードＮ７６２は，図１０に示したように，バイアス電圧供給ライン２に接続されているが，ここでは，第１検出部７８ａのノードＮ７６２は，基準電圧出力回路９３に接続されている。
【０１８８】以上のように構成された第７の実施の形態にかかる不揮発性半導体記憶装置の動作，主に検出回路（第１検出部７８ａ）とセルバイアス回路８５の動作について説明する。
【０１８９】第７の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，Ｈレベルのモード信号が制御ノード２２に入力される。このため，動作時セルバイアス電圧保持回路８６に属するトランジスタＴｒ８６１，Ｔｒ８６２，Ｔｒ８６３はオフ状態となる。同様に，第１検出部７８ａに属するトランジスタＴｒ７８１，Ｔｒ７８２，Ｔｒ７８３はオフ状態となる。
【０１９０】このように，第７の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，動作時セルバイアス電圧保持回路８６および第１検出部７８ａは電力を消費しないことになる。そして，これら動作時セルバイアス電圧保持回路８６および第１検出部７８ａはメモリセルアレイに対してに電圧を出力しないことにある。
【０１９１】第７の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，待機時セルバイアス電圧保持回路８７は，定電圧源として機能する。なお，その出力電圧特性は動作時セルバイアス電圧保持回路８６および第１検出部７８ａと略同一である。
【０１９２】待機状態にあるとき，メモリセルアレイ内のビットライン，メインソースライン，ドレインライン，およびソースラインは待機時セルバイアス電圧保持回路８７によってイコライズされる。
【０１９３】以上説明したように，第７の実施の形態にかかる不揮発性半導体記憶装置によれば，待機状態における消費電力の低減が可能となる。さらに，動作状態において，ノード１７ａに出力されるセンス電圧とバイアス電圧供給ライン２に出力されるバイアス電圧（イコライズ電圧）が等しいレベルとなるように調整される。
【０１９４】［第８の実施の形態］第８の実施の形態にかかる不揮発性半導体記憶装置は，図１２に示すように，第７の実施の形態にかかる不揮発性半導体記憶装置に対して，第１検出部７８ａのノードＮ７６２の接続先が，基準電圧出力回路９３からバイアス電圧供給ライン２に変更された点のみ構成を異にする。
【０１９５】第８の実施の形態にかかる不揮発性半導体記憶装置が待機状態にあるとき，セルバイアス回路８５に備えられた待機時セルバイアス電圧保持回路８７のみが活性化しており，第８の実施の形態にかかる不揮発性半導体記憶装置は，第７の実施の形態にかかる不揮発性半導体記憶装置と略同一の動作を行う。
【０１９６】第８の実施の形態にかかる不揮発性半導体記憶装置が動作状態にあるとき，セルバイアス回路８５に備えられた動作時セルバイアス電圧保持回路８６は活性化している。バイアス電圧供給ライン２およびこれに接続される回路には，寄生容量が存在する。この寄生容量は，待機状態にあるとき，待機時セルバイアス電圧保持回路８７によって充電されている。したがって，動作状態に移行したとき動作時セルバイアス電圧保持回路８６が出力するセルバイアス電圧（イコライズ電圧）は，瞬間的に定常状態に安定する。また，第１検出部７８ａ，第２検出部７８ｂは，セルバイアス回路８５から出力されるセルバイアス電圧を基準として速やかに電流検出状態へと移行する。
【０１９７】以上説明したように，第８の実施の形態にかかる不揮発性半導体記憶装置によれば，第７の実施の形態にかかる不揮発性半導体記憶装置と同様の効果が得られる。さらに，第８の実施の形態にかかる不揮発性半導体記憶装置によれば，基準電圧出力回路９３の出力が第１検出部７８ａ，第２検出部７８ｂに接続されていないため，第１検出部７８ａ，第２検出部７８ｂの状態遷移（特に待機状態から動作状態への遷移）期間に，トランジスタ容量カップリングに起因する基準電圧出力回路９３から出力される基準電圧の変動が防止される。
【０１９８】また，第１検出部７８ａ，第２検出部７８ｂに構成されているカレントミラー回路は，リファレンス電圧をバイアス電圧供給ライン２から直接得るように構成されているため，第１検出部７８ａ，第２検出部７８ｂは，バイアス電圧供給ライン２に電位変動が生じた場合に，その電位変動に正確に対応するセンス電圧を遅延なくノード１７ａ，１７ｂに出力することが可能となる。
【０１９９】ここまで説明した第１〜８の実施の形態にかかる不揮発性半導体記憶装置は，データ読み出し専用として回路構成されていたが，これに対してデータ書き込み動作を行うための回路を兼ね備えた不揮発性半導体記憶装置についても本発明を適用することが可能である。以下，本発明の実施の形態として，データ書き込み／読み出し動作が可能な不揮発性半導体記憶装置を説明する。
【０２００】［第９の実施の形態］第９の実施の形態にかかる不揮発性半導体記憶装置は，図１３に示すように，第１の実施の形態にかかる不揮発性半導体記憶装置に対して，検出回路６が検出・書込回路７１に置き換えられており，電気的データ書き込み機能が追加されたものである。
【０２０１】検出・書込回路７１は，検出回路６に対して，第１検出部６ａ，第２検出部６ｂがそれぞれ，第１検出・書込部７１ａ，第２検出・書込部７１ｂに置き換えられ，さらに，Ｎチャネル型のトランジスタ７１ｃが追加された構成を有する。
【０２０２】第１の実施の形態にかかる不揮発性半導体記憶装置において，ノード１８はグランドラインに直接接続されているが，ここではノード１８は，トランジスタ７１ｃを介してグランドラインに接続されている。トランジスタ７１ｃのゲートは，制御ノード２６に接続されており，この制御ノード２６がＨレベルのとき，ノード１８はグランドレベルとなる。
【０２０３】データ読み出し動作のときには，制御ノード２６は，Ｈレベルとなり，トランジスタ７１ｃはオン状態となる。第９の実施の形態にかかる不揮発性半導体記憶装置は，第１の実施の形態にかかる不揮発性半導体記憶装置のデータ読み出し動作と略同一の動作を行う。
【０２０４】次に，第９の実施の形態にかかる不揮発性半導体記憶装置のデータ書き込み動作について説明する。なお，データ書き込み動作では，データ読み出し動作における各メモリセルのソースとドレインの電位関係が逆転するが，以下の説明では，ここまで用いてきた回路要素の名称をそのまま用いることとする。
【０２０５】データ書き込み動作時，セルバイアス回路１は，各メモリセルのドレインに印加される書き込み電圧Ｖｗｓｄをバイアス電圧供給ライン２に出力する。検出・書込回路７１に属する第１検出・書込部７１ａ，第２検出・書込部７１ｂはそれぞれ，選択メモリセルに書き込むデータに応じて，書き込み電圧Ｖｗ，非書き込み電圧Ｖｎをノード１７ａ，１７ｂに対して出力する。
【０２０６】サブメモリセルアレイ３Ａが非選択の場合，サブメモリセルアレイ３Ａに属するすべてのソースライン３６２，３６４，・・・およびドレインライン３６１，３６３，・・・がバイアス電圧供給ライン２に接続されないように，サブメモリセルアレイ選択回路７は，ソースイコライズ選択ライン群１０の中のサブメモリセルアレイ３Ａに接続されているソースイコライズ選択ライン１０１，１０２に対してＬレベル電圧Ｖｌを出力し，ドレインイコライズ選択ライン１１に対して電圧Ｖｌを出力する。これによって，サブメモリセルアレイ３Ａに属するすべてのソースラインイコライズトランジスタ３１１，３１２，・・・およびすべてのドレインラインイコライズトランジスタ３２１，３２２，３２３，・・・はオフ状態（非導通状態）となる。
【０２０７】また，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ３Ａのドレインライン３６１，３６３，・・・をビットライン群１４から切離すため，および，ソースライン３６２，３６４，・・・をメインソースライン群１５から切離すため，サブメモリセルアレイ選択ライン群１２の中のサブメモリセルアレイ３Ａに接続されているサブメモリセルアレイ選択ライン１２１，１２２に対して電圧Ｖｌを出力し，サブメモリセルアレイ３Ａに属するすべてのソース選択トランジスタ３４１，３４２，・・・およびすべてのドレイン選択トランジスタ３５１，３５２，・・・をオフ状態（非導通状態）とする。
【０２０８】サブメモリセルアレイ選択回路７は，サブメモリセルアレイ３Ａ以外の非選択サブメモリセルアレイについても同様に，これに接続されているソースイコライズ選択ライン，ドレインイコライズ選択ライン，およびサブメモリセルアレイ選択ラインに対して電圧Ｖｌを出力する。
【０２０９】次に，サブメモリセルアレイ３Ａに属するメモリセルｂ２，ｃ２に対してデータを書き込む場合の第９の実施の形態にかかる不揮発性半導体記憶装置の動作を説明する。
【０２１０】ワードライン選択回路８は，メモリセルｂ２，ｃ２のゲートに接続されているワードライン１３２に書き込みゲート電圧Ｖｗｇを出力し，ワードライン１３２以外のワードライン１３１，１３３，・・・，１３ｋに電圧Ｖｌを出力する。
【０２１１】これと同時に，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ選択ライン１２１にＨレベル電圧Ｖｈを出力し，ドレイン選択トランジスタ３５２，３５４およびソース選択トランジスタ３４１をオン状態（導通状態）とする。これによってメモリセルｂ２，ｃ２のドレインに接続されているドレインライン３６１，３６３とビットライン１４１，１４２が接続され，メモリセルｂ２，ｃ２のソースに共通接続されているソースライン３６２とメインソースライン１５１が接続される。
【０２１２】さらに，サブメモリセルアレイ選択回路７は，ソースライン３６２に対して書き込み電圧Ｖｗｓｄを印加するため，ソースイコライズ選択ライン１０１にゲート電圧Ｖｗｇを出力し，ソースラインイコライズトランジスタ３１１をオン状態（導通状態）とする。また，サブメモリセルアレイ選択回路７は，メモリセルｂ２，ｃ２以外の非選択メモリセルが接続されているソースラインに書き込み電圧Ｖｗｓｄが印加されないように，ソースイコライズ選択ライン１０２に電圧Ｖｌを出力し，非選択メモリセルが接続されているドレインラインに書き込み電圧Ｖｗｓｄが印加されないように，ドレインイコライズ選択ライン１１に電圧Ｖｌを出力する。
【０２１３】カラムアドレスデコーダ９は，カラム選択ライン１６２に電圧Ｖｈを出力し，ビットラインカラムスイッチ群４ａに属するトランジスタ４２１およびソースラインカラムスイッチ群４ｂに属するトランジスタ４２３をオン状態とする。これによって，ビットライン１４１とノード１７ａが接続され，ビットライン１４２とノード１７ｂが接続され，メインソースライン１５１とノード１８が接続される。
【０２１４】同時にカラムアドレスデコーダ９は，カラム選択ライン１６２以外のカラム選択ライン１６１，１６３，・・・，１６ｍに電圧Ｖｌを出力し，ビットラインカラムスイッチ群４ａに属するトランジスタ４２１以外のトランジスタおよびソースラインカラムスイッチ群４ｂに属するトランジスタ４２３以外のトランジスタをオフ状態とする。これによって，選択されたビットライン１４１，１４２以外の非選択ビットラインと，選択されたメインソースライン１５１以外の非選択メインソースラインが検出・書込回路７１から切断される。
【０２１５】さらに，カラムアドレスデコーダ９は，非選択カラム選択ライン１９１，・・・，１９ｍに電圧Ｖｌを出力し，非選択ソースラインイコライズトランジスタ群５を構成するトランジスタ５１，・・・，５ｍをオフ状態（非導通状態）とする。これによって，各ソースラインに対して，非選択ソースラインイコライズトランジスタ群５側から書き込み電圧Ｖｗｓｄが印加されることはない。
【０２１６】書き込み動作中，ソースラインイコライズトランジスタ３１１を介して，バイアス電圧供給ライン２がグランドラインにショートしないように，制御ノード２６には電圧Ｖｌが与えられ，トランジスタ７１ｃはオフ状態（非導通状態）とされている。
【０２１７】以上の説明から明らかなように，本発明は，データ書き込み機能を有する不揮発性半導体記憶装置に対しても適用することが可能である。そして，データ書き込み機能が付加された第９の実施の形態にかかる不揮発性半導体記憶装置によれば，第１の実施の形態にかかる不揮発性半導体記憶装置と同様の効果が得られる。
【０２１８】［第１０の実施の形態］第１０の実施の形態にかかる不揮発性半導体記憶装置は，図１４に示すように，第１の実施の形態にかかる不揮発性半導体記憶装置に対して，検出回路６が検出・書込回路７２に置き換えられており，電気的データ書き込み機能が追加されたものである。
【０２１９】検出・書込回路７２は，検出回路６に対して，第１検出部６ａ，第２検出部６ｂがそれぞれ，第１検出・書込部７１ａ，第２検出・書込部７１ｂに置き換えられた構成を有する。すなわち，検出・書込回路７２は，第９の実施の形態にかかる不揮発性半導体記憶装置に備えれた検出・書込回路７１に対して，トランジスタ７１ｃが省略された構成とされている。そして，ノード１８は直接，グランドラインに接続されている。
【０２２０】第１０の実施の形態にかかる不揮発性半導体記憶装置は，データ読み出し動作に関しては，第１の実施の形態にかかる不揮発性半導体記憶装置と略同一である。
【０２２１】次に，第１０の実施の形態にかかる不揮発性半導体記憶装置のデータ書き込み動作について説明する。なお，データ書き込み動作では，データ読み出し動作における各メモリセルのソースとドレインの電位関係が逆転するが，以下の説明では，ここまで用いてきた回路要素の名称をそのまま用いることとする。
【０２２２】データ書き込み動作時，セルバイアス回路１は，非書き込み電圧Ｖｎをバイアス電圧供給ライン２に出力する。検出・書込回路７２に属する第１検出・書込部７１ａ，第２検出・書込部７１ｂはそれぞれ，選択メモリセルに書き込むデータに応じて，書き込み電圧Ｖｗｓｇ，非書き込み電圧Ｖｎをノード１７ａ，１７ｂに対して出力する。
【０２２３】サブメモリセルアレイ３Ａが非選択の場合，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ３Ａのドレインライン３６１，３６３，・・・をビットライン群１４から切離すため，および，ソースライン３６２，３６４，・・・をメインソースライン群１５から切離すため，サブメモリセルアレイ選択ライン群１２の中のサブメモリセルアレイ３Ａに接続されているサブメモリセルアレイ選択ライン１２１，１２２に対してＬレベル電圧電圧Ｖｌを出力し，サブメモリセルアレイ３Ａに属するすべてのソース選択トランジスタ３４１，３４２，・・・およびすべてのドレイン選択トランジスタ３５１，３５２，・・・をオフ状態（非導通状態）とする。
【０２２４】さらに，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ３Ａ以外の非選択サブメモリセルアレイに接続されているソースイコライズ選択ライン，ドレインイコライズ選択ライン，およびサブメモリセルアレイ選択ラインに対して電圧Ｖｌを出力する。
【０２２５】なお，ドレインイコライズ選択ライン１１，ソースイコライズ選択ライン群１０を構成する各ソースイコライズ選択ライン，およびワードライン群１３を構成する各ワードラインの論理レベルの状態は任意である。
【０２２６】次に，サブメモリセルアレイ３Ａに属するメモリセルｂ２，ｃ２に対してデータを書き込む場合の第１０の実施の形態にかかる不揮発性半導体記憶装置の動作を説明する。
【０２２７】ワードライン選択回路８は，メモリセルｂ２，ｃ２のゲートに接続されているワードライン１３２にゲート電圧Ｖｗｇを出力し，ワードライン１３２以外のワードライン１３１，１３３，・・・，１３ｋに電圧Ｖｌを出力する。
【０２２８】これと同時に，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ選択ライン１２１にゲート電圧Ｖｗｇを出力し，ドレイン選択トランジスタ３５２，３５４およびソース選択トランジスタ３４１をオン状態（導通状態）とする。これによってメモリセルｂ２，ｃ２のドレインに接続されているドレインライン３６１，３６３とビットライン１４１，１４２が接続され，メモリセルｂ２，ｃ２のソースに共通接続されているソースライン３６２とメインソースライン１５１が接続される。
【０２２９】さらに，サブメモリセルアレイ選択回路７は，ソースライン３６２をバイアス電圧供給ライン２から切離すため，ソースイコライズ選択ライン１０１にＬレベル電圧Ｖｌを出力し，ソースラインイコライズトランジスタ３１１をオフ状態（非導通状態）とする。
【０２３０】また，サブメモリセルアレイ選択回路７は，ソースイコライズ選択ライン１０２にＨレベル電圧Ｖｈを出力し，メモリセルａ２，ｄ２のドレインとバイアス電圧供給ライン２を接続する。これによって，メモリセルａ２，ｄ２のドレインに非書き込み電圧Ｖｎが印加され，メモリセルａ２，ｄ２へのデータの誤書き込みが防止される。
【０２３１】また，サブメモリセルアレイ選択回路７は，各ドレインラインをバイアス電圧供給ライン２から切離すため，ドレインイコライズ選択ライン１１にＬレベル電圧Ｖｌを出力する。
【０２３２】カラムアドレスデコーダ９は，カラム選択ライン１６２にゲート電圧Ｖｗｇを出力し，ビットラインカラムスイッチ群４ａに属するトランジスタ４２１およびソースラインカラムスイッチ群４ｂに属するトランジスタ４２３をオン状態とする。これによって，ビットライン１４１とノード１７ａが接続され，ビットライン１４２とノード１７ｂが接続され，メインソースライン１５１とノード１８が接続される。
【０２３３】同時にカラムアドレスデコーダ９は，カラム選択ライン１６２以外のカラム選択ライン１６１，１６３，・・・，１６ｍに電圧Ｖｌを出力し，ビットラインカラムスイッチ群４ａに属するトランジスタ４２１以外のトランジスタおよびソースラインカラムスイッチ群４ｂに属するトランジスタ４２３以外のトランジスタをオフ状態とする。これによって，選択されたビットライン１４１，１４２以外の非選択ビットラインと，選択されたメインソースライン１５１以外の非選択メインソースラインが検出・書込回路７１から切断される。
【０２３４】さらに，カラムアドレスデコーダ９は，非選択カラム選択ライン１９１，・・・，１９ｍに電圧Ｖｌを出力し，非選択ソースラインイコライズトランジスタ群５を構成するトランジスタ５１，・・・，５ｍをオフ状態（非導通状態）とする。これによって，各ソースラインに対して，非選択ソースラインイコライズトランジスタ群５側から書き込み電圧Ｖｗｓｄが印加されることはない。
【０２３５】以上説明したように，第１０の実施の形態にかかる不揮発性半導体記憶装置によれば，データ書き込みの対象となるメモリセルのドレインに選択的に高電圧が印加される。したがって，データの誤書き込みが防止されるとともに，ドレインに対する高電圧の印加に起因するドレインディスターブの発生が抑制される。なお，第１０の実施の形態は図５に示した第２の実施の形態に適用できる。これは，第２の実施形態における書き込みセルのソースライン３６２のみが接地電位になるからである。なお，ここでビット線１４１に接続されるメモリセルｙ２，ｚ２のドレインには高電圧がかかるが，それらメモリセルｙ２，ｚ２のソースはフローティング状態のため，書き込みは行われない。
【０２３６】［第１１の実施の形態］第１１の実施の形態にかかる不揮発性半導体記憶装置は，図１５に示すように，第１の実施の形態にかかる不揮発性半導体記憶装置に対して，検出回路６が検出・書込回路７１に置き換えられ，セルドレイン電圧印加トランジスタ群２７が追加された構成を有しており，電気的データ書き込み機能が追加されたものである。
【０２３７】セルドレイン電圧印加トランジスタ群２７は，ゲートが制御ノード２７に接続されている複数のセルドレイン電圧印加トランジスタから構成されている。各セルドレイン電圧印加トランジスタのドレインはバイアス電圧供給ライン２に共通接続されており，各セルドレイン電圧印加トランジスタのソースはそれぞれ，バイアス電圧供給サブライン２Ａ〜２Ｎを介して，サブメモリセルアレイ３Ａ〜３Ｎに接続されている。
【０２３８】検出・書込回路７１は，検出回路６に対して，第１検出部６ａ，第２検出部６ｂがそれぞれ，第１検出・書込部７１ａ，第２検出・書込部７１ｂに置き換えられ，さらに，Ｎチャネル型のトランジスタ７１ｃが追加された構成を有する。
【０２３９】第１の実施の形態にかかる不揮発性半導体記憶装置において，ノード１８はグランドラインに直接接続されているが，ここではノード１８は，トランジスタ７１ｃを介してグランドラインに接続されている。トランジスタ７１ｃのゲートは，制御ノード２６に接続されており，この制御ノード２６がＨレベルのとき，ノード１８はグランドレベルとなる。
【０２４０】データ読み出し動作のとき，制御ノード２６にはＨレベル電圧Ｖｈが与えられる。したがって，トランジスタ７１ｃはオン状態となり，セルドレイン電圧印加トランジスタ群２７に属するセルドレイン電圧印加トランジスタはすべてオン状態となる。第１１の実施の形態にかかる不揮発性半導体記憶装置は，第１の実施の形態にかかる不揮発性半導体記憶装置のデータ読み出し動作と略同一の動作を行う。
【０２４１】次に，第１１の実施の形態にかかる不揮発性半導体記憶装置のデータ書き込み動作について説明する。なお，データ書き込み動作では，データ読み出し動作における各メモリセルのソースとドレインの電位関係が逆転するが，以下の説明では，ここまで用いてきた回路要素の名称をそのまま用いることとする。
【０２４２】データ書き込み動作時，セルバイアス回路１は，各メモリセルのドレインに印加される書き込み電圧Ｖｗｓｄをバイアス電圧供給ライン２に出力する。検出・書込回路７１に属する第１検出・書込部７１ａ，第２検出・書込部７１ｂはそれぞれ，選択メモリセルに書き込むデータに応じて，書き込み電圧Ｖｗ，非書き込み電圧Ｖｎをノード１７ａ，１７ｂに対して出力する。
【０２４３】制御ノード２６にはＬレベル電圧Ｖｌが与えられる。このため，バイアス電圧供給ライン２とバイアス電圧供給サブライン２Ａ〜２Ｎは切離される。
【０２４４】サブメモリセルアレイ３Ａが非選択の場合，サブメモリセルアレイ３Ａに属するすべてのソースライン３６２，３６４，・・・およびドレインライン３６１，３６３，・・・がバイアス電圧供給サブライン２Ａに接続されないように，サブメモリセルアレイ選択回路７は，ソースイコライズ選択ライン群１０の中のサブメモリセルアレイ３Ａに接続されているソースイコライズ選択ライン１０１，１０２に対してＬレベル電圧Ｖｌを出力し，ドレインイコライズ選択ライン１１に対して電圧Ｖｌを出力する。これによって，サブメモリセルアレイ３Ａに属するすべてのソースラインイコライズトランジスタ３１１，３１２，・・・およびすべてのドレインラインイコライズトランジスタ３２１，３２２，３２３，・・・はオフ状態（非導通状態）となる。
【０２４５】また，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ３Ａのドレインライン３６１，３６３，・・・をビットライン群１４から切離すため，および，ソースライン３６２，３６４，・・・をメインソースライン群１５から切離すため，サブメモリセルアレイ選択ライン群１２の中のサブメモリセルアレイ３Ａに接続されているサブメモリセルアレイ選択ライン１２１，１２２に対して電圧Ｖｌを出力し，サブメモリセルアレイ３Ａに属するすべてのソース選択トランジスタ３４１，３４２，・・・およびすべてのドレイン選択トランジスタ３５１，３５２，・・・をオフ状態（非導通状態）とする。
【０２４６】サブメモリセルアレイ選択回路７は，サブメモリセルアレイ３Ａ以外の非選択サブメモリセルアレイについても同様に，これに接続されているソースイコライズ選択ライン，ドレインイコライズ選択ライン，およびサブメモリセルアレイ選択ラインに対して電圧Ｖｌを出力する。
【０２４７】次に，サブメモリセルアレイ３Ａに属するメモリセルｂ２，ｃ２に対してデータを書き込む場合の第１１の実施の形態にかかる不揮発性半導体記憶装置の動作を説明する。
【０２４８】ワードライン選択回路８は，メモリセルｂ２，ｃ２のゲートに接続されているワードライン１３２にゲート電圧Ｖｗｇを出力し，ワードライン１３２以外のワードライン１３１，１３３，・・・，１３ｋに電圧Ｖｌを出力する。
【０２４９】これと同時に，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ選択ライン１２１にＨレベル電圧Ｖｈを出力し，ドレイン選択トランジスタ３５２，３５４およびソース選択トランジスタ３４１をオン状態（導通状態）とする。これによってメモリセルｂ２，ｃ２のドレインに接続されているドレインライン３６１，３６３とビットライン１４１，１４２が接続され，メモリセルｂ２，ｃ２のソースに共通接続されているソースライン３６２とメインソースライン１５１が接続される。
【０２５０】また，サブメモリセルアレイ選択回路７は，サブメモリセルアレイ３Ａに属するすべてのソースラインおよびビットラインがバイアス電圧供給サブライン２Ａから切離されるように，ソースイコライズ選択ライン１０１，１０２およびドレインイコライズ選択ライン１１に対してＬレベル電圧Ｖｌを出力する。
【０２５１】カラムアドレスデコーダ９は，カラム選択ライン１６２に電圧Ｖｈを出力し，ビットラインカラムスイッチ群４ａに属するトランジスタ４２１およびソースラインカラムスイッチ群４ｂに属するトランジスタ４２３をオン状態とする。これによって，ビットライン１４１とノード１７ａが接続され，ビットライン１４２とノード１７ｂが接続され，メインソースライン１５１とノード１８が接続される。
【０２５２】同時にカラムアドレスデコーダ９は，カラム選択ライン１６２以外のカラム選択ライン１６１，１６３，・・・，１６ｍに電圧Ｖｌを出力し，ビットラインカラムスイッチ群４ａに属するトランジスタ４２１以外のトランジスタおよびソースラインカラムスイッチ群４ｂに属するトランジスタ４２３以外のトランジスタをオフ状態とする。これによって，選択されたビットライン１４１，１４２以外の非選択ビットラインと，選択されたメインソースライン１５１以外の非選択メインソースラインが検出・書込回路７１から切断される。
【０２５３】さらに，カラムアドレスデコーダ９は，選択されたメインソースライン１５１に対して，書き込み電圧Ｖｗｓｄが印加されるように，非選択カラムライン１９２に対してゲート電圧Ｖｗｇを出力する。これによって，非選択ソースラインイコライズトランジスタ群５を構成する複数のトランジスタの中で，トランジスタ５２のみがオン状態（導通状態）となる。これによりトランジスタ３４１が導通状態になるため，ソースライン３６２には電圧Ｖｗｓｄが印可される。同時に，カラムアドレスでコーダ９は，選択されたメインソースライン１５１以外のメインソースライン１５１，１５３，・・・，１５ｍに書き込み電圧Ｖｗｓｄが印加されないように，非選択カラムライン１９２以外の非選択カラムライン１９１，１９３．・・・，１９ｍに対してＬレベル電圧Ｖｌを出力する。これによって，非選択ソースラインイコライズトランジスタ群５を構成する複数のトランジスタの中で，トランジスタ５２以外のトランジスタ５１，５３，・・・，５ｍがオフ状態（非導通状態）となる。
【０２５４】書き込み動作中，ソースライン３６２を介して，バイアス電圧供給ライン２がグランドラインにショートしないように，制御ノード２６には電圧Ｖｌが与えられ，トランジスタ７１ｃはオフ状態（非導通状態）とされている。
【０２５５】以上説明したように，第１１の実施の形態にかかる不揮発性半導体記憶装置によれば，第１０の実施の形態にかかる不揮発性半導体記憶装置と同様に，データ書き込みの対象となるメモリセルのドレインに選択的に高電圧が印加される。したがって，データの誤書き込みが防止されるとともに，ドレインに対する高電圧の印加に起因するドレインディスターブの発生が抑制される。なお，第１１の実施の形態も第１０の実施の形態同様に，図５に示した第２の実施の形態に適用可能である。
【０２５６】添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０２５７】例えば，本発明の実施の形態について，１段のカラムスイッチ（ビットラインカラムスイッチ群４ａ，ソースラインカラムスイッチ群４ｂ）を備えた不揮発性半導体記憶装置を用いて説明したが，本発明は，２段以上のカラムスイッチを備えた不揮発性半導体記憶装置に対しても適用可能である。
【０２５８】本発明の実施の形態にかかる不揮発性半導体記憶装置に備えられたセルバイアス回路１，８１，８２，８５において，トランジスタＴｒ１１は，ダイオードとして機能するようにゲートがドレインに接続されている。しかし，これに代えて，ゲートをグランドラインに接続するようにしてもよい。
【０２５９】例えば，図７に示したように，第４の実施の形態にかかる不揮発性半導体記憶装置は，カレントミラー回路を含むセルバイアス回路８１および第１，２検出部７６ａ，７６ｂを備えている。このカレントミラー回路は，２個のＰチャネル型トランジスタのゲートが共通化され，２個のＮチャネル型トランジスタの各ゲートがカレントミラー回路の入力ノードとなるように構成されている。これに代えて，２個のＮチャネル型トランジスタのゲートが共通化され，２個のＰチャネル型トランジスタの各ゲートが入力ノードとなるように構成されたカレントミラー回路を用いることも可能である。
【０２６０】第７の実施の形態にかかる不揮発性半導体記憶装置に備えられた動作時セルバイアス電圧保持回路８６は，図１１に示すように，電源ラインからバイアス電圧供給ライン２への電流経路を遮断する手段として，電源ラインとトランジスタＴｒ１１との間にトランジスタＴｒ８６１を備え，電源ラインからグランドラインへの電流経路を遮断する手段として，電源ラインとトランジスタＴｒ１３との間および電源ラインとトランジスタＴｒ８１１との間にそれぞれトランジスタＴｒ８６２およびトランジスタＴｒ８６３を備えている。これらトランジスタＴｒ８６１，Ｔｒ８６２，Ｔｒ８６３の位置をそれぞれ，トランジスタＴｒ１１とトランジスタＴｒ１２との間，トランジスタＴｒ１３とノードＮ１１との間，およびトランジスタＴｒ８１１とノードＮ８１１との間に変更することも可能である。
【０２６１】第７の実施の形態にかかる不揮発性半導体記憶装置に備えられた第１検出部７８ａは，図１１に示すように，電源ラインからノード１７ａへの電流経路を遮断する手段として，電源ラインとトランジスタＴｒ６１との間にトランジスタＴｒ７８１を備え，電源ラインからグランドラインへの電流経路を遮断する手段として，電源ラインとトランジスタＴｒ６３との間および電源ラインとトランジスタＴｒ７６１との間にそれぞれトランジスタＴｒ７８２およびトランジスタＴｒ７８３を備えている。これらトランジスタＴｒ７８１，Ｔｒ７８２，Ｔｒ７８３の位置をそれぞれ，トランジスタＴｒ６１とトランジスタＴｒ６２との間，トランジスタＴｒ６３とノードＮ６５との間，およびトランジスタＴｒ７６１とノードＮ７６１との間に変更することも可能である。
【０２６２】
【発明の効果】以上説明したように，本発明にかかる不揮発性半導体記憶装置によれば，データ読み出しの高速化が実現する。また，本発明は，電気的なデータ書き込み機能を備えた不揮発性半導体装置に対しても適用可能である。さらに，装置規模のコンパクト化，消費電力の低減も可能となる。
【出願人】 【識別番号】００００００２９５
【氏名又は名称】沖電気工業株式会社
【出願日】 平成１２年８月１０日（２０００．８．１０）
【代理人】 【識別番号】１０００９５９５７
【弁理士】
【氏名又は名称】亀谷 美明 （外３名）
【公開番号】 特開２００２−５６６８７（Ｐ２００２−５６６８７Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２４２１６３（Ｐ２０００−２４２１６３）