| 【発明の名称】 |
メモリ回路 |
| 【発明者】 |
【氏名】旭 竜一
【氏名】田中 久喜
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| 【要約】 |
【課題】偶数アドレスブロック２０１と奇数アドレスブロック２０２に分かれ、連続する２ワードを並列に読み出すことが可能なメモリにおいて、２ｎ＋１、２ｎ＋２の組み合わせで２ｎ＋１がメモリの最大アドレスの場合も読み出しが可能なメモリ回路を提供する。
【解決手段】メモリの最大アドレス＋１のデータを格納するレジスタ２０９を設け、偶数アドレスブロック２０１の出力とレジスタ２０９の出力のどちらかを選択する出力セレクタ２１０を設ける。 |
【特許請求の範囲】
【請求項１】 偶数アドレスまたは奇数アドレスのどちらか一方が割り当てられている第１のメモリアレイと、前記第１のメモリアレイと異なるアドレスが割り当てられている第２のメモリアレイとを有し、前記第１及び第２のメモリアレイのそれぞれがロウ方向に２ずつ増加するようにアドレスが配列されたメモリ回路において、前記第１のメモリアレイのワードラインを１行シフトすることができる第１のシフト回路と、前記第１のメモリアレイのカラム選択信号を１列シフトすることができる第２のシフト回路と、前記第１のメモリアレイの最大アドレスより１大きいアドレスが割り当てられているレジスタとを備え、前記第１のメモリアレイ及び前記第２のメモリアレイから連続した２ワードを読み出す際、ワードラインの最上位ビット以外のワードラインが選択されている時は前記第１のシフト回路はワードラインを１行シフトし、ワードラインの最上位ビットが選択され且つカラム選択信号の最上位ビット以外が選択されている時は前記第２のシフト回路はカラム選択信号を１列シフトすると共にワードラインの最下位ビットを選択し、ワードラインの最上位ビットが選択され且つカラム選択信号の最上位ビットが選択されている時は前記第１のメモリアレイの出力として前記レジスタを選択する機能を備えたことを特徴とするメモリセル回路。
【請求項２】 偶数アドレスまたは奇数アドレスのどちらか一方が割り当てられている第１のメモリアレイと、前記第１のメモリアレイと異なるアドレスが割り当てられている第２のメモリアレイとを有し、前記第１及び第２のメモリアレイのそれぞれがカラム方向に２ずつ増加するようにアドレスが配列されたメモリ回路において、前記第１のメモリアレイのワードラインを１行シフトすることができる第１のシフト回路と、前記第１のメモリアレイのカラム選択信号を１列シフトすることができる第２のシフト回路と、前記第１のメモリアレイの最大アドレスより１大きいアドレスが割り当てられているレジスタとを備え、前記第１のメモリアレイ及び前記第２のメモリアレイから連続した２ワードを読み出す際、カラム選択信号の最上位ビット以外のカラム選択信号が選択されている時は前記第２のシフト回路はカラム選択信号を１列シフトし、カラム選択信号の最上位ビットが選択され且つワードラインの最上位ビット以外が選択されている時は前記第１のシフト回路はワードラインを１行シフトすると共にカラム選択信号の最下位ビットを選択し、カラム選択信号の最上位ビットが選択され且つワードラインの最上位ビットが選択されている時は前記第１のメモリアレイの出力として前記レジスタを選択する機能を備えたことを特徴とするメモリセル回路。
【請求項３】 偶数アドレスが割り当てられている第１のメモリアレイと、奇数アドレスが割り当てられている第２のメモリアレイとを有し、前記第１及び第２のメモリアレイのそれぞれがロウ方向に２ずつ増加するようにアドレスが配列されたメモリ回路において、前記第１のメモリアレイのワードラインを１行シフトするシフト回路と、前記第１のメモリアレイがメモリ容量に必要な分より１行多いメモリアレイを有し、前記第１のメモリアレイのワードラインを前記シフト回路によりシフトし、前記第１のメモリアレイからアドレス２ｎ＋２（ｎは自然数）のデータを、また、第２のメモリアレイからアドレス２ｎ＋１のデータとを同時に読み出す機能を備えたメモリ回路。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は高速処理を要するプロセッサのメモリ回路に関するものである。
【０００２】
【従来の技術】以下従来のメモリ回路について説明する。
【０００３】まず、図面の説明を行う。図６は従来のメモリ回路であり、１０１はメモリアレイで偶数アドレスが割り当てられている（以下、１０１を偶数アドレスブロックと表す。）。１０２はメモリアレイで奇数アドレスが割り当てられている（以下、１０２を奇数アドレスブロックと表す。）。ここでは、メモリは１ワード１６ビットで容量は６４ワードとして説明する。A1〜A5はアドレス入力で、A0の代わりに偶数アドレスブロックのイネーブル信号CSEと奇数アドレスのイネーブル信号CSOが入力される。１０３はロウデコーダで、偶数アドレスブロック１０１のワードラインWE0〜WE7と奇数アドレスブロック１０２のワードラインWO0〜WO7を出力する。１０４はカラムデコーダで、偶数アドレスブロック１０１のカラム選択信号CE0〜CE3と奇数アドレスブロック１０２のカラム選択信号CO0〜CO3を出力する。１０５はカラムセレクタで１６ｘ４本のビットラインBE0 0〜BE15 3を入力し、１６本の出力BE0〜BE15を出力する。１０６はカラムセレクタで１６ｘ４本のビットラインBO0 0〜BO15 3を入力し、１６本の出力BO0〜BO15を出力する。１０７は出力ラッチでBE0〜BE15を入力としDE0〜DE15を出力する。１０８は出力ラッチでBO0〜BO15を入力としDO0〜DO15を出力する。１１１〜１２５は論理ゲートである。
【０００４】図６のアドレス配置図は図７のようになっている。
【０００５】以下、図６、図７を参照しながら従来のメモリ回路の動作を説明する。
【０００６】まず、メモリから任意の１ワード、例としてアドレス“２６”を読み出す場合を例に上げて説明する。“２６”を読み出す場合、アドレスA1〜A3がロウデコーダ１０３でデコードされWE3とWO3が“１”となる。また、アドレスA4〜A5がカラムデコーダ１０４でデコードされCE2とCO2が“１”となるためカラムセレクタ１０５でビットラインBE0 2〜BE15 2が選択され、カラムセレクタ１０６でBO0 2〜BO15 2が選択される。“２６”は偶数アドレスのためCSEが“１”となり、出力ラッチ１０７が動作し、DE0〜DE15からデータが出力される。CSOは“０”となり出力ラッチ１０８は動作しない。
【０００７】次に、メモリから連続した２ワードを読み出す場合を説明する。ここでは、偶数、奇数の順に連続した２ワードの読み出しを例に上げる。偶数、奇数の順に連続した２ワードの読み出しでは、偶数アドレスを２ｎとすると、それに続く奇数アドレス２ｎ＋１の組み合わせになる。例としてアドレス“２６”“２７”について説明する。この時、ロウデコーダ１０３によってWE3、WO3が“１”になる。カラムデコーダ１０４でCE2とCO2が“１”になり、カラムセレクタ１０５でビットラインBE0 2〜BE15 2が選択され、カラムセレクタ１０６でBO0 2〜BO15 2が選択される。このように偶数アドレスブロック１０１ではアドレス“２６”が、奇数アドレスブロック１０２ではアドレス“２７”が選択される。さらに２ワード読み出しのため、CSE、CSOが同時に“１”となり、出力ラッチ１０７，１０８が両方動作し、DE0〜DE15から偶数側データが、DO0〜DO15から奇数側データが出力される。
【０００８】次に、メモリから連続した２ワードのうち、奇数、偶数の順に連続した２ワードの読み出しについて説明する。奇数アドレス２ｎ＋１と偶数アドレス２ｎ＋２を読み出す場合、第１例としてアドレス“２７”“２８”を読み出す場合は、まずワードラインとしてWE3とWO3が“１”になり、カラム選択信号としてCE2とCO2が“１”になる。ここでSFTを“１”とする。すると奇数アドレスブロック１０２側は通常の２ワード読み出しと同様にアドレス“２７”が読み出されるが偶数アドレスブロック１０１側はワードラインがシフトしてWX7が“１”となる。このとき論理ゲート１１１の出力が“１”になるので、カラム選択信号はそのままCX2が“１”となり、アドレス“２８”が読み出される。次に第２例として“２Ｆ”“３０”を読み出す場合は、ワードラインとしてWE7とWO7が“１”となり、カラム選択信号としてCE2とCO2が“１”となる。奇数アドレスブロック１０２側はそのまま“２Ｆ”が読み出されるが偶数アドレスブロック１０１側はWE7が０ビット目に戻りWX0が“１”となり、さらに論理ゲート２１０の出力が“１”となりCE2もシフトされCX3が“１”となる。このようにしてアドレス“２Ｆ”“３０”を読み出すことができる。
【０００９】以上の説明からも明らかなように、従来のメモリ回路では、１ワード、奇数、偶数と連続した２ワード、偶数、奇数と連続した２ワードの読み出しが可能であった。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従来の構成ではワードラインとカラム選択信号が共に最上位ビットを指している場合、すなわちアドレス２ｎ＋１がメモリブロックの最大アドレスの場合は、アドレス２ｎ＋２がメモリブロック内に存在しないためシフト回路の追加のみでは読み出すことができない。
【００１１】本発明は上記課題を解決するものであり、ワードラインとカラム選択信号が共に最上位ビットを指している場合でも読み出し可能なメモリ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】この目的を達成するために本発明の請求項１記載のメモリ回路は、第１のメモリアレイのワードラインを１行シフトすることができる第１のシフト回路と、第１のメモリアレイのカラム選択信号を１列シフトすることができる第２のシフト回路と、第１のメモリアレイの最大アドレスより１大きいアドレスが割り当てられているレジスタとを備え、第１のメモリアレイ及び第２のメモリアレイから連続した２ワードを読み出す際、ワードラインの最上位ビット以外のワードラインが選択されている時は第１のシフト回路はワードラインを１行シフトし、ワードラインの最上位ビットが選択され且つカラム選択信号の最上位ビット以外が選択されている時は第２のシフト回路はカラム選択信号を１列シフトすると共にワードラインの最下位ビットを選択し、ワードラインの最上位ビットが選択され且つカラム選択信号の最上位ビットが選択されている時は第１のメモリアレイの出力としてレジスタを選択する機能を備えたことを特徴とするものである。
【００１３】この構成により、アドレス２ｎ＋１がメモリの最大アドレスも含めて２ｎ＋１，２ｎ＋２の２ワードを同時に読み出すことを可能にしている。
【００１４】また、本発明の請求項２の発明は、第１のメモリアレイのワードラインを１行シフトすることができる第１のシフト回路と、第１のメモリアレイのカラム選択信号を１列シフトすることができる第２のシフト回路と、第１のメモリアレイの最大アドレスより１大きいアドレスが割り当てられているレジスタとを備え、第１のメモリアレイ及び第２のメモリアレイから連続した２ワードを読み出す際、カラム選択信号の最上位ビット以外のカラム選択信号が選択されている時は第２のシフト回路はカラム選択信号を１列シフトし、カラム選択信号の最上位ビットが選択され且つワードラインの最上位ビット以外が選択されている時は第１のシフト回路はワードラインを１行シフトすると共にカラム選択信号の最下位ビットを選択し、カラム選択信号の最上位ビットが選択され且つワードラインの最上位ビットが選択されている時は第１のメモリアレイの出力としてレジスタを選択する機能を備えたことを特徴とするものであり、請求項１と同様の作用を有する。
【００１５】また、本発明の請求項３の発明は、偶数アドレスが割り当てられている第１のメモリアレイと、奇数アドレスが割り当てられている第２のメモリアレイとを有し、前記第１及び第２のメモリアレイのそれぞれがロウ方向に２ずつ増加するようにアドレスが配列されたメモリ回路において、第１のメモリアレイのワードラインを１行シフトするシフト回路と、第１のメモリアレイがメモリ容量に必要な分より１行多いメモリアレイを有し、第１のメモリアレイのワードラインをシフト回路によりシフトし、第１のメモリアレイからアドレス２ｎ＋２（ｎは自然数）のデータを、また、第２のメモリアレイからアドレス２ｎ＋１のデータとを同時に読み出す機能を備えたものであり、請求項１と同様の作用を有する。
【００１６】
【発明の実施の形態】以下本発明の実施の形態について、図面を参照しながら説明する。
【００１７】（実施の形態１）本発明の実施の形態１について説明する。
【００１８】まず、図面の説明を行う。図１は本発明の実施の形態１のメモリ回路であり、２０１はメモリアレイで偶数アドレスが割り当てられている（以下、２０１を偶数アドレスブロックと表す。）。２０２はメモリアレイで奇数アドレスが割り当てられている（以下、２０２を奇数アドレスブロックと表す。）。メモリは１ワード１６ビットで容量は６４ワードとする。A1〜A5はアドレス入力で、A0の代わりに偶数アドレスブロックのイネーブル信号CSEと奇数アドレスブロック２０２のイネーブル信号CSOが入力される。２０３はロウデコーダで、偶数アドレスブロック２０１のワードラインWE0〜WE7と奇数アドレスブロック２０２のワードラインWO0〜WO7を出力する。２０４はカラムデコーダで、偶数アドレスブロック２０１のカラム選択信号CE0〜CE3と奇数アドレスブロック２０２のカラム選択信号CO0〜CO3を出力する。２０５はカラムセレクタで１６ｘ４本のビットラインBE00〜BE15 3を入力し、１６本の出力BE0〜BE15を出力する。２０９は１６ビットの読み書き可能なレジスタであるが、書き込み経路は省略している。２１０は出力セレクタである。２０６はカラムセレクタで１６ｘ４本のビットラインBO0 0〜BO15 3を入力し、１６本の出力BO0〜BO15を出力する。２０７は出力ラッチでBE0〜BE15を入力としDE0〜DE15を出力する。２０８は出力ラッチでBO0〜BO15を入力としDO0〜DO15を出力する。２１１〜２２６は論理ゲートである。
【００１９】アドレス配置図は図７のアドレス配置図を従来例と共通に使用する。
【００２０】以下、図１、図７を参照しながらその動作を説明する。まず、メモリから１ワードを読み出す場合、および偶数アドレス２ｎと奇数アドレス２ｎ＋１の２ワードを連続して読み出す場合は切り替え信号SFTを“０”にする。このとき偶数アドレス側のワードラインおよびカラム選択信号はシフトが行われずWX0〜WX7とWE0〜WE7、CX0〜CX3とCE0〜CE3のそれぞれのビットが同じ論理になり、従来例と同様の動作になる。
【００２１】次に奇数アドレス２ｎ＋１と偶数アドレス２ｎ＋２を連続して読み出す場合、第１例として“２７”“２８”を読み出す場合は、まずワードラインとしてWE3とWO3が“１”になり、カラム選択信号としてCE2とCO2が“１”になる。ここでSFTを“１”とする。すると奇数アドレス側は通常の2ワード読み出しと同様にアドレス“２７”が読み出されるが偶数アドレス側はワードラインがシフトしてWX7が“１”となる。カラム選択信号はそのままCX2が“１”となる。このとき出力選択信号REGSELは“０”であり出力セレクタでカラムセレクタ側が選択されてアドレス“２８”が読み出される。
【００２２】次に、奇数アドレス２ｎ＋１と偶数アドレス２ｎ＋２を連続して読み出す場合の第２例として“２Ｆ”“３０”を用いて説明する。“２Ｆ”“３０”を連続して読み出す場合、ワードラインとしてWE7とWO7が“１”となり、カラム選択信号としてCE2とCO2が“１”となる。奇数アドレス側はそのまま“２Ｆ”が読み出されるが偶数アドレス側はWE7がシフトされWX0が“１”となり、さらにCE2もシフトされCX3が“１”となる。このとき出力選択信号REGSELは“０”であり出力セレクタでカラムセレクタ側が選択されてアドレス“３０”が読み出される。
【００２３】次に第３例としてアドレス“３Ｆ”“４０”を読み出す場合であるが、“４０”はメモリ容量の外になるため、あらかじめレジスタ２０９に格納しておく。格納方法は特別なものではなく説明は省略する。ワードラインとしてWE7とWO7が“１”となり、カラム選択信号としてCE3とCO3が“１”となる。奇数アドレス側はそのまま“３Ｆ”が読み出されるが、偶数アドレス側は出力選択信号REGSELが“１”となり、出力セレクタでレジスタ側が選択されてアドレス“４０”のデータが読み出される。このようにして奇数アドレスがメモリの最終アドレスのとき、それに続く偶数アドレスも同時に読み出すことができる。
【００２４】以上の説明からも明らかなように、本実施の形態では、連続する２ワードがどのようなアドレスであっても、並列に読み出すことができる。
【００２５】（実施の形態２）本発明の実施の形態２について説明する。
【００２６】まず、図面の説明を行う。図２は本発明の実施の形態２のメモリ回路であり、３０１はメモリアレイで偶数アドレスが割り当てられている（以下、３０１を偶数アドレスブロックと表す。）。３０２はメモリアレイで奇数アドレスが割り当てられている（以下、３０２を奇数アドレスブロックと表す。）。メモリは１ワード１６ビットで容量は６４ワードとする。A1〜A5はアドレス入力で、A0の代わりに偶数アドレスブロックのイネーブル信号CSEと奇数アドレスのイネーブル信号CSOが入力される。３０３はロウデコーダで、偶数アドレスブロック３０１のワードラインWE0〜WE7と奇数アドレスブロック３０２のワードラインWO0〜WO7を出力する。３０４はカラムデコーダで、偶数アドレスブロック３０１のカラム選択信号CE0〜CE3と奇数アドレスブロック３０２のカラム選択信号CO0〜CO3を出力する。３０５はカラムセレクタで１６ｘ４本のビットラインBE0 0〜BE15 3を入力し、１６本の出力BE0〜BE15を出力する。３０９は１６ビットの読み書き可能なレジスタであるが、書き込み経路は省略している。３１０は出力セレクタである。３０６はカラムセレクタで１６ｘ４本のビットラインBO0 0〜BO15 3を入力し、１６本の出力BO0〜BO15を出力する。３０７は出力ラッチでBE0〜BE15を入力としDE0〜DE15を出力する。３０８は出力ラッチでBO0〜BO15を入力としDO0〜DO15を出力する。３１１〜３２６は論理ゲートである。
【００２７】図２のアドレス配置は図３のようになる。
【００２８】以下、図２、図３を参照しながらその動作を説明する。まず、メモリから１ワードを読み出す場合、および、偶数アドレス２ｎと奇数アドレス２ｎ＋１の２ワードを連続して読み出す場合は切り替え信号SFTを“０”にする。このとき偶数アドレスブロック３０１側のワードラインおよびカラム選択信号はシフトが行われずWX0〜WX7とWE0〜WE7、CX0〜CX3とCE0〜CE3のそれぞれのビットが同じ論理になり、従来例と同様の動作になる。
【００２９】次に奇数アドレス２ｎ＋１と偶数アドレス２ｎ＋２を連続して読み出す場合、第１例として“１Ｄ”“１Ｅ”を読み出す場合は、まずワードラインとしてWE3とWO3が“１”になり、カラム選択信号としてCE2とCO2が“１“になる。ここでSFTを“１”とする。すると奇数アドレス側は通常の２ワード読み出しと同様にアドレス“１Ｄ”が読み出されるが偶数アドレス側はカラム選択信号がシフトしてCX3が“１”となる。ワードラインはそのままWX3が“１”となる。このとき出力選択信号REGSELは“０”であり出力セレクタでカラムセレクタ側が選択されてアドレス“１Ｅ”が読み出される。
【００３０】次に、奇数アドレス２ｎ＋１と偶数アドレス２ｎ＋２を連続して読み出す場合の第２例として“１Ｆ”“２０”を読み出す場合は、ワードラインとしてWE3とWO3が“１”となり、カラム選択信号としてCE3とCO3が“１”となる。奇数アドレスブロック３０２側はそのまま“１Ｆ”が読み出されるが偶数アドレス側はCE3がシフトされCX0が“１”となり、さらにWE3もシフトされWX4が“１”となる。このとき出力選択信号REGSELは“０”であり出力セレクタでカラムセレクタ側が選択されてアドレス“２０”が読み出される。
【００３１】次に、第３例としてアドレス“３Ｆ”“４０”を読み出す場合であるが、“４０”はメモリ容量の外になるため、あらかじめレジスタ３０９に格納しておく。格納方法は特別なものではなく説明は省略する。ワードラインとしてWE7とWO7が“１”となり、カラム選択信号としてCE3とCO3が“１”となる。奇数アドレス側はそのまま“３Ｆ”が読み出されるが、偶数アドレスブロック３０１側は出力選択信号REGSELが“１”となり、出力セレクタでレジスタ側が選択されてアドレス“４０”のデータが読み出される。このようにして奇数アドレスがメモリの最終アドレスのとき、それに続く偶数アドレスも同時に読み出すことができる。
【００３２】以上の説明からも明らかなように、本実施の形態では、連続する２ワードがどのようなアドレスであっても、並列に読み出すことができる。
【００３３】（実施の形態３）本発明の実施の形態３について説明する。
【００３４】まず、図面の説明を行う。図４は本発明の実施の形態３のROM回路であり、４０１はメモリアレイで偶数アドレスが割り当てられている（以下、４０１を偶数アドレスブロックと表す。）。４０２はメモリアレイで奇数アドレスが割り当てられている（以下、４０２を奇数アドレスブロックと表す。）。メモリは１ワード１６ビットで容量は６４ワードとする。A1〜A5はアドレス入力で、A0の代わりに偶数アドレスブロックのイネーブル信号CSEと奇数アドレスのイネーブル信号CSOが入力される。４０３はロウデコーダで、偶数アドレスブロック４０１のワードラインWE0〜WE7と奇数アドレスブロック４０２のワードラインWO0〜WO7を出力する。４０４はカラムデコーダで、偶数アドレスブロック４０１のカラム選択信号CE0〜CE3と奇数アドレスブロック４０２のカラム選択信号CO0〜CO3を出力する。４０５はカラムセレクタで１６ｘ４本のビットラインBE0 0〜BE15 3を入力し、１６本の出力BE0〜BE15を出力する。４０６はカラムセレクタで１６ｘ４本のビットラインBO0 0〜BO15 3を入力し、１６本の出力BO0〜BO15を出力する。４０７は出力ラッチでBE0〜BE15を入力としDE0〜DE15を出力する。４０８は出力ラッチでBO0〜BO15を入力としDO0〜DO15を出力する。４１１〜４２０は論理ゲートである。
【００３５】図５はアドレス配置図であり、偶数アドレスブロック４０１は従来のメモリ回路の容量より１行多いメモリアレイを持つ。アドレスが重複するメモリセルには同一のデータが記録されている。
【００３６】以下、図４、図５を参照しながらその動作を説明する。まず、メモリから１ワードを読み出す場合、および偶数アドレス２ｎと奇数アドレス２ｎ＋１の２ワードを読み出す場合は切り替え信号SFTを“０”にする。このとき偶数アドレスブロック４０１側のワードラインおよびカラム選択信号はシフトが行われずWX0〜WX8とWE0〜WE7のビットが同じ論理になり、従来例と同様の動作になる。
【００３７】次に奇数アドレス２ｎ＋１と偶数アドレス２ｎ＋２を読み出す場合、第１例として“２７”“２８”を読み出す場合は、まずワードラインとしてWE3とWO3が“１”になり、カラム選択信号としてCE2とCO2が“１”になる。ここでSFTを“１”とする。すると奇数アドレスブロック４０２側は通常の２ワード読み出しと同様にアドレス“２７”が読み出されるが偶数アドレスブロック４０１側はワードラインがシフトしてWX7が“１”となる。カラム選択信号はそのままCE2が“１”となり、アドレス“２８”が読み出される。
【００３８】次に第２例として“２Ｆ”“３０”を読み出す場合は、ワードラインとしてWE7とWO7が“１”となり、カラム選択信号としてCE2とCO2が“１”となる。奇数アドレス側はそのまま“２Ｆ”が読み出されるが偶数アドレス側はWE7がシフトされWX8が“１”となりアドレス“３０”が読み出し可能となる。さらに第３例として“３Ｆ”“４０”を読み出す場合ワードラインとしてWE7とWO7が“１”となり、カラム選択信号としてCE3とCO3が“１”となる。奇数アドレス側はそのまま“３Ｆ”が読み出されるが偶数アドレスブロック４０１側はWE7がシフトされWX8が“１”となりアドレス“４０”が読み出し可能となる。
【００３９】以上の説明からも明らかなように、本実施の形態では、連続する２ワードがどのようなアドレスであっても、並列に読み出すことができる。
【００４０】なお、上記で説明した実施の形態１〜３については、偶数アドレス、奇数アドレスの順にアドレスが配置されているため、偶数アドレスブロック側にシフト回路を設けているが、奇数アドレス、偶数アドレスの順にアドレスが配置されている場合は、奇数アドレスブロック側にシフト回路を設けることに同様の効果が得られるのは言うまでもない。
【００４１】
【発明の効果】以上のように本発明のメモリ回路は、アドレスが連続する２ワード同時読み出しにおいて、奇数アドレス、偶数アドレスの順で読み出す場合にも奇数アドレスがメモリブロックの最大アドレスも含めてどのような場合でも読み出しを可能にすることができる。
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| 【出願人】 |
【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
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| 【出願日】 |
平成１２年８月４日（２０００．８．４） |
| 【代理人】 |
【識別番号】１０００９７４４５
【弁理士】
【氏名又は名称】岩橋 文雄 （外２名）
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| 【公開番号】 |
特開２００２−５６６８５（Ｐ２００２−５６６８５Ａ） |
| 【公開日】 |
平成１４年２月２２日（２００２．２．２２） |
| 【出願番号】 |
特願２０００−２３７０７９（Ｐ２０００−２３７０７９） |
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