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【発明の名称】 メモリ装置
【発明者】 【氏名】中里 高明

【氏名】藤本 幸宏
【要約】 【課題】動作周波数をさらに高めることが可能なメモリ装置を提供すること。

【解決手段】ビット線ＢＬ０、ＢＬ１と、これらビット線ＢＬ０、ＢＬ１それぞれに接続されたメモリセルＭＣ１と、ビット線ＢＬ０、ＢＬ１に接続されたデータ読み出し回路２とを具備する。このデータ読み出し回路２は、ビット線ＢＬ０の電位を受け、これを増幅するシングルエンド型のセンスアンプ回路Ｓ／Ａ０、およびビット線ＢＬ１の電位を受け、これを増幅するシングルエンド型のセンスアンプ回路Ｓ／Ａ１を含む。そして、データ読み出し時、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａを、クロック信号に同期して交互に活性化させる。
【特許請求の範囲】
【請求項１】 少なくとも２つの第１のビット線、および第２のビット線と、前記第１のビット線、および前記第２のビット線それぞれに接続された、少なくとも１つのメモリセルと、前記第１のビット線、および前記第２のビット線に接続されたデータ読み出し回路とを具備し、前記データ読み出し回路は、前記第１のビット線の電位を受ける第１の増幅回路、および前記第２のビット線の電位を受ける第２の増幅回路を含み、データ読み出し時、前記第１の増幅回路、および前記第２の増幅回路のいずれかを活性化させることを特徴とするメモリ装置。
【請求項２】 前記第１の増幅回路の出力、および前記第２の増幅回路の出力のいずれかを選択するマルチプレクサを、さらに具備し、データ読み出し時、前記第１の増幅回路、および前記第２の増幅回路は、クロック信号に同期して交互に活性化され、前記マルチプレクサは、前記クロック信号に同期して、前記第１の増幅回路、および前記第２の増幅回路の出力を交互に選択することを特徴とする請求項１に記載のメモリ装置。
【請求項３】 書き込みデータに応じて、前記第１の増幅回路、および前記第２の増幅回路のどちらを活性化させるかを選択する制御回路を、さらに具備することを特徴とする請求項１に記載のメモリ装置。
【請求項４】 前記第１の増幅回路の出力は、クロック信号の１周期中の一期間に選択される第１のポートに接続され、前記第２の増幅回路の出力は、前記クロック信号の１周期中の他期間に選択される第２のポートに接続され、前記クロック信号の１周期中に、互いに連続したデータ読み出し、互いに連続したデータ書き込み、および互いに連続したデータ読み出し／データ書き込みの少なくともいずれか一つの動作を行うことを特徴とする請求項１に記載のメモリ装置。
【請求項５】 前記第１の増幅回路の出力、および前記第２の増幅回路の出力を、クロック信号の１周期中の一期間に選択される第１のポート、および前記クロック信号の１周期中の他期間に選択される第２のポートのいずれかを選択して接続することを特徴とする請求項１に記載のメモリ装置。
【請求項６】 少なくとも２つの第１のビット線、および第２のビット線と、前記第１のビット線、および前記第２のビット線それぞれに接続された、少なくとも１つのメモリセルと、前記第１のビット線、および前記第２のビット線に接続されたデータ読み出し回路とを具備し、前記データ読み出し回路は、入力端がマルチプレクサを介して前記第１のビット線および前記第２のビット線に接続されている増幅回路を含み、データ読み出し時、前記マルチプレクサによって前記第１のビット線および前記第２のビット線のいずれかを前記増幅回路に電気的に接続することを特徴とするメモリ装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明はメモリ装置に係わり、特に動作周波数の向上に関する。
【０００２】
【従来の技術】図１４は、従来のメモリ装置を示す回路図である。
【０００３】図１４に示すように、従来のメモリ装置は、一つのメモリセル（記憶要素）に対して、ワード線が１本、ビット線が２本設けられている。また、データ読み出し回路には、２本のビット線間に接続され、これらビット線間の電位差を差動増幅する差動増幅型センスアンプが用いられている。メモリセルの一例は、例えば２個のインバータから構成された、いわゆるＳＲＡＭセルである。ＳＲＡＭセルでは、一方のインバータの出力が他方のインバータの入力に接続され、各ノードは、ワード線の電位によって制御されるＮチャネル型ＭＯＳＦＥＴを介して、ビット線に接続されている。これにより、ワード線が活性化されたときのみ、ビット線と各ノードとが電気的に接続され、電荷が相互に移動できる。各ビット線には、ゲートをプリチャージ信号によって制御され、ソースを固定電位に設定したＰチャネル型ＭＯＳＦＥＴのドレインが接続されている。これらＰチャネル型ＭＯＳＦＥＴは、後述するプリチャージ動作のために用いられる。
【０００４】また、センスアンプは、センスイネーブル信号によって制御されるＮチャネル型ＭＯＳＦＥＴを介して接地電位に接続されたラッチ回路と、ビット線とラッチ回路との間に設けられた、センスアンプが活性化されたときにビット線とラッチ回路とを切り離す１対のＰチャネル型ＭＯＳＦＥＴとによって構成される。このようなセンスアンプでは、センスアンプイネーブル信号が活性化されたタイミングで、そのときのビット線間の微小電位差を検知し、ラッチ回路でＣＭＯＳレベルの電位差に増幅する。
【０００５】次に、その動作を説明する。
【０００６】図１５は、従来のメモリ装置の動作を示す動作波形図である。
【０００７】図１５に示すように、通常、読み出し・書き込み動作を開始する前、２本のビット線の電位は、予め定められた値（ここでは“HIGH”レベルとする）にされる。
【０００８】読み出し動作をする場合、ワード線が活性化され、メモリセル内の２つのＮチャネル型ＭＯＳＦＥＴのうち、活性化されている方によって、一方のビット線の電位が徐々に降下し、他方のビット線の電位は“HIGH”レベルを維持する。ビット線間の電位差はセンスアンプで増幅され、出力される。
【０００９】この後、ワード線が非活性化されてビット線とＳＲＡＭセルとの接続が断たれ、プリチャージ信号が“LOW”レベルとなると、ビット線に接続されたＰチャネル型ＭＯＳＦＥＴによって、ビット線電位が“HIGH”レベルに遷移する。この過程をプリチャージという。
【００１０】また、書き込み動作をする際には、ワード線が活性化されると、書き込み回路によって、一方のビット線の電位が“LOW”レベルに遷移し、他方のビット線の電位は“HIGH”レベルを維持する。これにより、メモリセル内にデータを書き込む。この後、ワード線が非活性化されると、読み出し動作と同様に、２つのビット線の電位が“HIGH”レベルにプリチャージされる。
【００１１】
【発明が解決しようとする課題】このように、読み出し・書き込み動作の後には、プリチャージが必要であり、実際にプリチャージのために、多くの時間が費やされている。プリチャージ時間が、特に長く必要となるのは、ビット線を“LOW”レベルに駆動して書き込んだ後に、プリチャージを行い、直後に読み出し動作を行う場合である。
【００１２】この場合、ビット線電位が一度“LOW”レベルまで下がった後、ビット線電位が“HIGH”レベルまで遷移するため、変化する電圧が大きく、遷移時間が長くなる。また、読み出し動作の際は、センスアンプがビット線間の微小な電位差を検出するため、プリチャージが不完全な状態で読み出し動作を開始すると、誤動作を起こす可能性が高くなる。よって、ビット線電位が完全に“HIGH”レベルになるまで待たねばならない。
【００１３】このようにクロックの周期は、上記一連の動作が完了する時間より短縮できないため、従来のメモリ装置の動作周波数は、この点で律速されてしまう。
【００１４】この発明は、上記の事情に鑑み為されたもので、その目的は、動作周波数をさらに高めることが可能なメモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するために、この発明に係るメモリ装置では、少なくとも２つの第１のビット線、および第２のビット線と、前記第１のビット線、および前記第２のビット線それぞれに接続された、少なくとも１つのメモリセルと、前記第１のビット線、および前記第２のビット線に接続されたデータ読み出し回路とを具備し、前記データ読み出し回路は、前記第１のビット線の電位を受ける第１の増幅回路、および前記第２のビット線の電位を受ける第２の増幅回路を含み、データ読み出し時、前記第１の増幅回路、および前記第２の増幅回路のいずれかを活性化させることを特徴としている。
【００１６】上記メモリ装置によれば、データ読み出し時、第１の増幅回路、および第２の増幅回路のいずれかを活性化させる。これにより、活性化された増幅回路に接続されたビット線を用いてデータを読み出し、また、活性化されていない増幅回路に接続されたビット線においては、プリチャージしておくことができる。
【００１７】特に第１、第２の増幅回路を、クロック信号の１周期ごとに交互に活性化させるようにすれば、クロック信号の１周期中で、データ読み出しおよびプリチャージの双方を行わず、いずれか一方のみを行えば良い。このため、動作周波数が、データ読み出しおよびプリチャージの一連の動作で律速されていた事情が解消され、動作周波数をさらに高めることが可能となる。
【００１８】
【発明の実施の形態】以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】（第１の実施形態）図１は、この発明の第１の実施形態に係るメモリ装置の基本構成を示す回路図である。
【００２０】図１に示すように、メモリセルＭＣ１はビット線ＢＬ０、ＢＬ１それぞれに接続され、メモリセルＭＣ２はビット線ＢＬ０、ＢＬ１それぞれに接続されている。メモリセルＭＣ１、ＭＣ２の一例は、ＳＲＡＭセルであるが、他のメモリセルを用いることもできる。ビット線ＢＬ０、ＢＬ１は、プリチャージ回路１、およびデータ読み出し回路２に接続されている。
【００２１】プリチャージ回路１は、Ｐチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと略す）３-0、３-1をそれぞれ含む。ＰＭＯＳ３-0は、プリチャージ信号PRE0に応答して、プリチャージ電位ＶPREをビット線ＢＬ０に供給し、ＰＭＯＳ３-1は、プリチャージ信号PRE1に応答して、プリチャージ電位ＶPREをビット線ＢＬ１に供給する。
【００２２】データ読み出し回路２は、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１、マルチプレクサ４をそれぞれ含む。センスアンプ回路Ｓ／Ａ０は、ビット線ＢＬ０の電位を増幅し、センスアンプ回路Ｓ／Ａ１は、ビット線ＢＬ１の電位を増幅する。これらセンスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１は、センスアンプイネーブル信号S/AENB0、S/AENB1に応答して、交互に活性化される。
【００２３】マルチプレクサ４は、マルチプレクサ制御信号MUXに応答して、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１の出力を交互に選択し、選択した出力を読み出しデータOUTPUTとして出力する。
【００２４】センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１の具体的な一構成例は、次の通りである。
【００２５】センスアンプ回路Ｓ／Ａ０の入出力ノードＮ０は、ＰＭＯＳ５-0を介して、ビット線ＢＬ０に接続され、センスアンプ回路Ｓ／Ａ１の入出力ノードＮ１は、ＰＭＯＳ５-1を介して、ビット線ＢＬ１に接続される。また、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１はそれぞれ、ＮＭＯＳ６-0、ＮＭＯＳ６-1を介して、接地電位Ｖｓに接続されている。
【００２６】ＰＭＯＳ５-0は、センスアンプイネーブル信号S/AENB0に応答して、センスアンプ回路Ｓ／Ａ０が活性化されたとき、センスアンプ回路Ｓ／Ａ０をビット線ＢＬ０から切り離す。ＮＭＯＳ6-0は、センスアンプイネーブル信号S/AENB0に応答して、センスアンプ回路Ｓ／Ａ０が活性化されたとき、センスアンプ回路Ｓ／Ａ０に接地電位Ｖｓを供給する。ＰＭＯＳ５-1は、センスアンプイネーブル信号S/AENB1に応答して、センスアンプ回路Ｓ／Ａ１が活性化されたとき、センスアンプ回路Ｓ／Ａ１をビット線ＢＬ１から切り離す。ＮＭＯＳ6-1は、センスアンプイネーブル信号S/AENB1に応答して、センスアンプ回路Ｓ／Ａ１が活性化されたとき、センスアンプ回路Ｓ／Ａ１に接地電位Ｖｓを供給する。
【００２７】本例のセンスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１は、シングルエンド型のセンスアンプである。シングルエンド型のセンスアンプは、ビット線（ＢＬ０、ＢＬ１）の電位を基準電位（REF0、REF1）と比較し、これらの電位差を差動増幅することで、ビット線の電位を増幅する。
【００２８】センスアンプ回路Ｓ／Ａ０の入出力ノードＮ０は、非反転バッファ回路７-0を介して、マルチプレクサ４の第１の入力に接続され、センスアンプ回路Ｓ／Ａ１の入力ノードＮ１は、反転バッファ回路７-1を介して、マルチプレクサ４の第２の入力に接続される。
【００２９】次に、その読み出し動作を説明する。
【００３０】図２は、第１の実施形態に係るメモリ装置の読み出し動作の一例を示す動作波形図である。
【００３１】図２に示す一動作例では、メモリセルに書き込まれているデータが“０”の場合にビット線ＢＬ０の電位が“LOW”レベル、ビット線ＢＬ１の電位が“HIGH”レベルとなり、同データが“１”の場合にビット線ＢＬ０の電位が“HIGH”レベル、ビット線ＢＬ１の電位が“LOW”レベルとなることを想定している。
【００３２】図２に示すように、最初の周期Ｔ１では、ビット線ＢＬ０が読み出しアクセス（Read Access）されており、このときに、他方のビット線ＢＬ１はプリチャージ（Pre-charge）される。ビット線ＢＬ０を読み出しアクセスしているときは、センスアンプ回路Ｓ／Ａ０が活性化され、センスアンプＳ／Ａ０によって検知／増幅されたビット線ＢＬ０のデータが、マルチプレクサ４から読み出しデータOUTPUTとして出力される。
【００３３】次の周期Ｔ２では、周期Ｔ１においてプリチャージが済んだビット線ＢＬ１を用いて、データを読み出す。これとともに、周期Ｔ１において読み出しが為されたビット線ＢＬ０をプリチャージする。このとき、センスアンプＳ／Ａ１が活性化され、ビット線ＢＬ１に読み出されたデータがセンスアンプＳ／Ａ１によって検知／増幅された後、マルチプレクサ４から読み出しデータOUTPUTとして出力される。
【００３４】次の周期Ｔ３では、周期Ｔ２においてプリチャージが済んだビット線ＢＬ０を用いて、データを読み出す。これとともに、周期Ｔ２において読み出しが為されたビット線ＢＬ１をプリチャージする。このとき、センスアンプＳ／Ａ０が活性化され、ビット線ＢＬ０に読み出されたデータがセンスアンプＳ／Ａ０によって検知／増幅された後、マルチプレクサ４から読み出しデータOUTPUTとして出力される。
【００３５】このように本第１の実施形態では、データの読み出し動作を、クロック信号CLOCKの１周期ごとに、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１を交互に活性化することで行う。
【００３６】図３は、第１の実施形態に係るメモリ装置を制御する制御回路の一構成例を示すブロック図である。
【００３７】図３に示すように、クロック信号CLOCKは、分周器１１に入力される。本例の分周器１１は、クロック信号CLOCKの周期を２倍に分周する。分周されたクロック信号CLOCK'はマルチプレクサ１２-0の第１の入力（０）に入力され、その逆相のクロック信号/CLOCK'はマルチプレクサ１２-1の第１の入力（０）に入力される。マルチプレクサ１２-0、１２-1それぞれの第２の入力（１）には、“HIGH”レベルの電位が入力される。マルチプレクサ１２-0、１２-1はそれぞれ、ライトイネーブル信号ＷＥが“０”レベル（例えば“LOW”レベル）のとき、第１の入力（０）を選択し、反対に“１”レベル（例えば“HIGH”レベル）のとき、第２の入力（１）を選択して出力する。マルチプレクサ１２-0、１２-1の出力はそれぞれ、プリチャージ信号PRE0、PRE1である。
【００３８】また、分周されたクロック信号CLOCK'は、回路１３-0を介してマルチプレクサ１４-0の第１の入力（０）に入力され、その逆相のクロック信号/CLOCK'は回路１３-1を介してマルチプレクサ１４-1の第１の入力（０）に入力される。回路１３-0、１３-1はそれぞれ、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１を活性化させるタイミング、および活性化させる時間を規定する回路である。マルチプレクサ１４-0、１４-1それぞれの第２の入力（１）には、“LOW”レベルの電位が入力される。マルチプレクサ１４-0、１４-1はそれぞれ、ライトイネーブル信号ＷＥが“０”レベル（例えば“LOW”レベル）のとき、第１の入力（０）を選択し、反対に“１”レベル（例えば“HIGH”レベル）のとき、第２の入力（１）を選択して出力する。マルチプレクサ１４-0、１４-1の出力はそれぞれ、センスアンプイネーブル信号S/AENB0、S/AENB1である。
【００３９】このような第１の実施形態によれば、クロック信号CLOCKの１周期中に、既にプリチャージが済んでいる一方のビット線を用いてデータを読み出し、他方のビット線をプリチャージしておく。このため、一方のビット線のプリジャージが完了するのを待たずして、次の周期には、他方のビット線を用いてデータを読み出すことができる。このため、クロック信号CLOCKの１周期中に、データ読み出しとプリチャージとを行わずに済む。
【００４０】したがって、クロック信号CLOCKの１周期中に、データ読み出しとプリチャージとを行う従来に比べて、クロック信号CLOCKの周期を短縮することが可能となる。
【００４１】（第２の実施形態）図４は、この発明の第２の実施形態に係るメモリ装置の基本構成を示す回路図である。
【００４２】図４に示すように、第２の実施形態が第１の実施形態と異なるところは、書き込みデータINPUTに応じて、活性化させるセンスアンプ回路Ｓ／Ａ、および活性化させるプリチャージ回路１を決定する制御回路２１を有することである。
【００４３】次に、その読み出し・書き込み動作を説明する。
【００４４】図５は、第２の実施形態に係るメモリ装置の読み出し・書き込み動作の一例を示す動作波形図である。
【００４５】図５に示すように、読み出し動作を行う場合には、第１の実施形態と同様に、クロック信号CLOCKの１周期ごとに、活性化するセンスアンプＳ／Ａを切り替えることによって、一方のビット線がプリチャージするのを待たずして、他方のビット線を用いることで動作を開始する。
【００４６】書き込み動作を行う場合には、次の周期で活性化させるセンスアンプＳ／Ａを、書き込みデータに応じて選択する。例えば書き込みデータが“０”の場合、ビット線ＢＬ０の電位が“LOW”レベルに遷移するものとする。
【００４７】データ“０”が書き込まれた場合は、ビット線ＢＬ０が“LOW”レベルまで降下しているのに対し、ビット線ＢＬ１は“HIGH”レベルを維持している。このため、次の周期に行われる動作が読み出し動作である場合には、ビット線ＢＬ１に接続されているセンスアンプ回路Ｓ／Ａ１を活性化するように制御する。
【００４８】反対にデータ“１”が書き込まれた場合は、ビット線ＢＬ１が“LOW”レベルまで降下しているのに対し、ビット線ＢＬ０は“HIGH”レベルを維持している。このため、次の周期に行われる動作が読み出し動作である場合には、ビット線ＢＬ０に接続されているセンスアンプ回路Ｓ／Ａ０を活性化するように制御する。
【００４９】図６は、図４に示す回路を制御する制御回路２１の一構成例を示すブロック図である。
【００５０】図６に示す制御回路２１が、図３に示した制御回路と異なるところは、分周されたクロック信号CLOCK'と書き込みデータINPUTとの排他的論理和をとり、この排他的論理和によって、マルチプレクサ２２-0、２２-1、２４-0、２４-1を制御することである。マルチプレクサ２２-0、２２-1、２４-0、２４-1はそれぞれ、ラッチの出力が“０”レベルのとき、第１の入力（０）を選択し、“１”レベルのとき、第２の入力（１）を選択する。これにより、書き込みデータINPUTに応じて、信号PRE0、S/AENB0を、信号PRE1、S/AENB1にスイッチングする、あるいは信号PRE1、S/AENB1を、信号PRE0、S/AENB0にスイッチングすることができる。具体的には次の通りである。
【００５１】本例の基本動作を、分周されたクロック信号CLOCK'が“LOW”レベルのとき、ビット線ＢＬ０がプリチャージされる、と仮定する。
【００５２】この基本動作に従えば、次の周期にデータ読み出し動作を行う場合、ビット線ＢＬ０を用いて、データを読み出す。
【００５３】ここで、分周されたクロック信号CLOCK'が“LOW”レベルのとき、書き込みデータ“０”（“LOW”レベル）であったとすると、ビット線ＢＬ０が“LOW”レベル、ビット線ＢＬ１が“HIGH”レベルとなる。つまり、上記基本動作とは反対に、ビット線ＢＬ１がプリチャージされたことになる。
【００５４】この状態で、次の周期にデータ読み出しを行う場合には、ビット線ＢＬ１を用いてデータを読み出すほうが、ビット線ＢＬ０のプリチャージを待たずに済む分、データを速く読み出せる。
【００５５】これを実現するために、分周されたクロック信号CLOCK'の反転信号/CLOCK'と書き込みデータINPUTとの排他的論理和、即ち反転信号/CLOCK'の論理レベルと書き込みデータINPUTの論理レベルとが、互いに一致か不一致か検出する。
【００５６】本例では、一致のとき、基本動作の通りのビット線がプリチャージされる。よって、活性化するセンスアンプ回路Ｓ／Ａの切り替えは行わない。
【００５７】反対に不一致のとき、上記基本動作とは、反対のビット線がプリチャージされた状態となるので、活性化するセンスアンプ回路Ｓ／Ａを切り替える。
【００５８】具体的には不一致の場合に、信号PRE0、S/AENB0を信号PRE1、S/AENB1にスイッチング、あるいは信号PRE1、S/AENB1を信号PRE0、S/AENB0にスイッチングする。これにより、次の周期では、書き込みデータINPUTに応じて“HIGH”レベルに遷移されたほうのビット線を用いて、データを読み出すことが可能となる。
【００５９】このような第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６０】さらにデータ書き込みに続くデータ読み出しにおいて、データ書き込み時に“HIGH”レベルに遷移したビット線を用いて読み出すように、書き込みデータに応じて、活性化させるセンスアンプ回路をスイッチングする。これにより、データ書き込み時に“LOW”レベルに遷移したビット線のプリチャージが完了するのを待たずして、次の周期にデータを読み出すことができる。
【００６１】なお、データ書き込みに続いて再びデータ書き込みを行う場合には、そもそもプリチャージをする必要がないので、次の周期にデータを書き込める。
【００６２】（第３の実施形態）図７は、この発明の第３の実施形態に係るメモリ装置を示す回路図である。
【００６３】本第３の実施形態は、第２の実施形態を変更したものであり、１周期中に複数回の読み出し・書き込みが可能な、擬似２ポートＲＡＭとして動作するものである。
【００６４】図７に示すように、第３の実施形態が第２の実施形態と異なるところは、第１のポートPORT0に接続されたマルチプレクサ４-0、および第２のポートPORT1に接続されたマルチプレクサ４-1を有することである。
【００６５】次に、その読み出し・書き込み動作を説明する。
【００６６】図８は、第３の実施形態に係るメモリ装置の読み出し・書き込み動作の一例を示す動作波形図である。
【００６７】図８に示すように、メモリセルにはデータ“０”が書き込まれており、周期Ｔ１の前半に第１のポートPORT0にて読み出し、後半に第２のポートPORT1にてデータ“０”を書き込む。さらに次の周期Ｔ２の前半に第１のポートPORT0にて読み出しを行う場合を考える。また、書き込みデータが“０”の場合、ビット線ＢＬ０の電位が“LOW”レベルに遷移するものとする。
【００６８】周期Ｔ１の前半における１回目の読み出し動作では、センスアンプ回路Ｓ／Ａ０を用いるもの、とすると、データ“０”が書き込まれているため、ビット線ＢＬ０の電位が徐々に降下する。これに対し、ビット線ＢＬ１の電位はプリチャージされたままである。
【００６９】次の、周期Ｔ１の後半における書き込み動作では、ビット線ＢＬ０の電位が“LOW”レベルに遷移し、ビット線ＢＬ１の電位は“HIGH”レベルのまま維持される。
【００７０】次の、周期Ｔ２の前半におかえる読み出し動作では、第２の実施形態と同様に、既にプリチャージされた状態の、ビット線ＢＬ１に接続されているセンスアンプ回路Ｓ／Ａ１を活性化する。また、この出力が第１のポートPORT0に繋がるようにマルチプレクサ４-0を制御する。
【００７１】このように擬似２ポートＲＡＭでは、クロック信号の１周期中に、データ読み出しと、データ書き込みとがそれぞれ行われる。
【００７２】次に、読み出し動作を説明する。
【００７３】図９は、第３の実施形態に係るメモリ装置の読み出し動作の一例を示す動作波形図である。本例は、データ読み出しが連続する場合を想定したものである。
【００７４】図９に示すように、メモリセルにはデータ“０”が書き込まれており、周期Ｔ１の前半に第１のポートPORT0にてデータを読み出し、その後半に第２のポートPORT1にてデータを読み出す。さらに次の周期Ｔ２の前半に第１のポートPORT0にて読み出しを行う場合を考える。また、書き込みデータが“０”の場合、ビット線ＢＬ０の電位が“LOW”レベルに遷移するものとする。
【００７５】周期Ｔ１の前半において、センスアンプ回路Ｓ／Ａ０を用いて、データをビット線ＢＬ０から読み出す。このとき、ビット線ＢＬ１はプリチャージされたままである。
【００７６】次に、周期Ｔ１の後半において、センスアンプ回路Ｓ／Ａ１を用いて、データをビット線ＢＬ１から読み出す。また、ビット線ＢＬ０はプリチャージされる。
【００７７】次に、周期Ｔ２の前半において、センスアンプ回路Ｓ／Ａ０を用いて、データをビット線ＢＬ０から読み出す。また、ビット線ＢＬ１はプリチャージされる。
【００７８】このように擬似２ポートＲＡＭでは、クロック信号の１周期中に、２回のデータ読み出しが行われる。
【００７９】なお、特に図示しないが、連続したデータ書き込みにおいても、クロック信号の１周期中に、２回のデータ書き込みが行われる。
【００８０】図１０は、図７に示す回路を制御する制御回路２１’の一構成例を示すブロック図である。
【００８１】図１０に示すように、制御回路２１’が図６に示す制御回路２１と異なるところは、分周器１１が無いことである。本第３の実施形態は、クロック信号CLOCKの１周期中の前半と後半とで、センスアンプ回路Ｓ／Ａ０、Ｓ／Ａ１を交互に活性化させる。このため、クロック信号CLOCKを分周する必要は無い。
【００８２】このように本発明は、擬似２ポートＲＡＭにも適用することができる。
【００８３】（第４の実施形態）図１１は、この発明の第４の実施形態に係るメモリ装置の基本構成を示す回路図である。
【００８４】図１１に示すように、第４の実施形態が第２の実施形態と異なるところは、センスアンプ回路を、ビット線ＢＬ０、ＢＬ１で共有される共有センスアンプ回路Ｓ／Ａ０１としたことである。
【００８５】次に、その読み出し・書き込み動作を説明する。
【００８６】図１２は、第４の実施形態に係るメモリ装置の読み出し・書き込み動作の一例を示す動作波形図である。この説明では、上記同様、データ“０”のとき、ＢＬ０＝“LOW”又はＢＬ１＝“HIGH”になり、データ“１”のとき、ＢＬ０＝“HIGH”又はＢＬ１＝“LOW”になる、と仮定する。
【００８７】図１２に示すように、周期Ｔ１では、データ読み出しを行う。
【００８８】このとき、ビット線ＢＬ１はプリチャージ状態にあるから、マルチプレクサ４-0（図１１参照）を用いてビット線ＢＬ０を選択し、共有センスアンプＳ／Ａ０１に接続する。さらにビット線ＢＬ０を選択したので、マルチプレクサ４-1（図１１参照）を用いて選択し、これを出力OUTPUTとする。本例では、ビット線ＢＬ０が“LOW”なので、出力OUTPUTはデータ“０”となる。
【００８９】次の周期Ｔ２では、データ書き込みを行う。本例では、データ“０”が書き込まれている。
【００９０】次の周期Ｔ３では、データ読み出しを行う。本発明では、上述した通りビット線ＢＬ０、ＢＬ１を、１周期ずつ交互に選択することが基本である。この基本に従えば、周期Ｔ１ではビット線ＢＬ０を選択したから、周期Ｔ２ではビット線ＢＬ１が選択され、本周期Ｔ３ではビット線ＢＬ０が選択されることになる。しかし、第２実施形態においても説明した通り、前回の周期Ｔ２がデータ書き込み動作であった場合には、この書き込まれたデータを参照して、ビット線ＢＬ０を選択するか、ビット線ＢＬ１を選択するかを決定する。
【００９１】前回の周期Ｔ２では、データ“０”が書き込まれた。このため、ビット線ＢＬ０は“LOW”、ビット線ＢＬ１は“HIGH”である。
【００９２】よって、本周期Ｔ３では、マルチプレクサ４-0を用いてビット線ＢＬ１を選択し、共有センスアンプＳ／Ａ０１に接続する。さらにビット線ＢＬ１を選択したので、マルチプレクサ４-1を用いて出力Ｓ／ＡＯＵＴ１を選択し、これを出力OUTPUTとする。本例では、ビット線ＢＬ１が“LOW”なので、出力OUTPUTはデータ“１”となる。そして、本周期Ｔ３においてビット線ＢＬ０をプリチャージしておく。
【００９３】なお、前回の周期Ｔ２において、反対にデータ“１”が書き込まれた場合には、ビット線ＢＬ０は“HIGH”、ビット線ＢＬ１は“LOW”である。このため、上記とは反対にマルチプレクサ４-0を用いてビット線ＢＬ０を選択し、共有センスアンプＳ／Ａ０１に接続し、マルチプレクサ４-1を用いて出力Ｓ／ＡＯＵＴ０を選択し、これを出力OUTPUTとする。
【００９４】図１３に、図１１に示す第４の実施形態に係るメモリ装置を、図１２に示すように制御する制御回路２１''の一構成例を示すブロック図を示しておく。
【００９５】このような第４の実施形態においても、データ読出しを、プリチャージを待たずに連続して行えるので、メモリ装置の動作周波数を高めることができる。
【００９６】また、本第４実施形態では、センスアンプ回路を共有センスアンプ回路としたので、第１〜第３実施形態に比べてセンスアンプ回路を減らすことができ、高集積化や消費電力の低減に有利である。
【００９７】なお、本第４の実施形態で説明した共有センスアンプ回路は、第３実施形態で説明した擬似２ポートＲＡＭにも適用できることは、勿論である。
【００９８】以上、この発明を第１〜第４の実施形態により説明したが、この発明はこれら実施形態に限られるものではなく、その主旨を逸脱しない範囲で様々に変形することができる。
【００９９】例えば第３の実施形態に係る擬似２ポートＲＡＭでは、第２の実施形態のように、書き込みデータに応じて、活性化するセンスアンプＳ／Ａをスイッチングするようにしたが、単純に１周期の前半と後半とで、活性化するセンスアンプＳ／Ａを交互にスイッチングするのみ、とされても良い。
【０１００】
【発明の効果】以上説明したように、この発明によれば、動作周波数をさらに高めることが可能なメモリ装置を提供できる。
【出願人】 【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【出願日】 平成１２年８月９日（２０００．８．９）
【代理人】 【識別番号】１０００５８４７９
【弁理士】
【氏名又は名称】鈴江 武彦 （外６名）
【公開番号】 特開２００２−５６６８１（Ｐ２００２−５６６８１Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２４１４７８（Ｐ２０００−２４１４７８）