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【発明の名称】 半導体集積回路
【発明者】 【氏名】石井 雄一郎

【氏名】宮西 篤史

【氏名】太田 賀之
【要約】 【課題】クロック信号の“Ｈ”（“Ｌ”）期間の時間長の影響を受けることなく、クロック信号に同期して動作制御信号を出力する制御部を有する半導体集積回路を得る。

【解決手段】パルス発生回路１１はクロック信号ＣＬＯＣＫの立ち上がりをトリガとして“Ｌ”のパルス信号Ｓ１１を発生する。ラッチ回路１２は、“Ｌ”のパルス信号Ｓ１１に基づきラッチ信号Ｓ１２を“Ｌ”から“Ｈ”に変化させる。インバータＧ１０，Ｇ１１はラッチ信号Ｓ１２に基づき信号ＸＤＥＣを出力する。パルス信号Ｓ１１の“Ｌ”パルス発生が終了し、パルス信号Ｓ１１が“Ｈ”に戻っても、信号ＲＥＡＤＹが“Ｈ”の期間、ラッチ回路１２はデータ保持状態となっており、“Ｈ”のラッチ信号Ｓ１２を維持する。
【特許請求の範囲】
【請求項１】 クロック信号に同期して動作制御信号を生成する制御部と、前記動作制御信号に基づき動作する動作部とを備え、前記制御部は、前記クロック信号の一の所定の信号遷移にのみよってタイミング制御される前記動作制御信号を出力することを特徴とする、半導体集積回路。
【請求項２】 請求項１記載の半導体集積回路であって、前記制御部は、前記クロック信号を受け第１あるいは第２のレベルをとるパルス信号を発生するパルス発生回路を備え、前記パルス信号は前記クロック信号の前記一の所定の信号遷移から所定期間は第１のレベルとなり、前記制御部は、前記パルス信号を受け、前記第１のレベルの前記パルス信号に応答して前記第１のレベルに基づく信号値のラッチ信号を出力し、その後所定期間データ保持状態となり、前記パルス信号のレベルに関係なく前記ラッチ信号の信号値を保持するラッチ回路と、前記ラッチ信号に基づき前記動作制御信号を生成する制御信号生成回路とをさらに備える、半導体集積回路。
【請求項３】 請求項２記載の半導体集積回路であって、前記制御部は、前記パルス信号が前記第１のレベルを採る時、前記ラッチ信号による前記制御信号生成回路の駆動に先立って、前記ラッチ信号に応答して前記制御信号生成回路から生成される前記動作制御信号を、前記制御信号生成回路から前もって生成させる動作制御信号高速設定回路を、さらに備える半導体集積回路。
【請求項４】 請求項２記載の半導体集積回路であって、前記制御部は、前記動作制御信号に基づき補助信号を出力する補助信号出力回路をさらに備え、前記ラッチ回路は、前記補助信号が所定の信号値を採る時、前記データ保持状態を解除する、半導体集積回路。
【請求項５】 請求項４記載の半導体集積回路であって、前記制御部は、前記補助信号が前記所定の信号値を採る時、前記ラッチ信号による前記制御信号生成回路の駆動に先立って、前記ラッチ信号に応答して前記制御信号生成回路から生成される前記動作制御信号を、前記制御信号生成回路から前もって生成させる動作制御信号高速設定回路を、さらに備える半導体集積回路。
【請求項６】 請求項４記載あるいは請求項５記載の半導体集積回路であって、前記補助信号出力回路は、前記動作制御信号を受け、前記動作制御信号を遅延させた信号に基づき、前記所定の信号値の前記補助信号を出力する遅延回路を含む、半導体集積回路。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は半導体記憶装置等の半導体集積回路に関し、特にクロック同期型ＲＡＭ等に関する。
【０００２】
【従来の技術】図１１は１つの書き込み／読み出しポートからなるＳＲＡＭ（ＳＰ−ＳＲＡＭ）の全体の概略構成を示すブロック図である。同図に示すように、ＳＰ−ＳＲＡＭは、ワード線ドライバ２、Ｉ／Ｏ回路３、メモリセルアレイ４、タイミング生成回路６及び遅延回路７から構成される。
【０００３】メモリセルアレイ４は複数のメモリセル（図示せず）がマトリクス状に配置され、行単位に共通のワード線（図示せず）に接続され、列単位に共通のビット線対（図示せず）に接続される。ワード線ドライバ２はワード線駆動制御信号である信号ＸＤＥＣを受け、信号ＸＤＥＣが“Ｈ”（Ｈｉｇｈレベル）のとき活性状態となり、外部より得られるアドレス信号ＡＤに基づきワード線を選択的に活性化する（開く）。
【０００４】Ｉ／Ｏ回路３は内部に入出力バッファ、センスアンプ、ライトドライバ及びプリチャージ回路（いずれも図示せず）を含む回路であり、センスアンプはセンスアンプ活性化信号ＳＥが“Ｈ”のとき活性状態となり、活性状態時にメモリセルアレイ４内の選択メモリセルより得られる読み出しデータを検知・増幅して出力データとして外部に出力し、ライトドライバはドライバ制御信号ＷＥが“Ｈ”のとき活性状態となり、活性状態時に外部より得られる入力データに基づく書き込みデータをビット線対を介して選択メモリセルに出力し、プリチャージ回路はプリチャージ制御信号ＰＣが“Ｈ”のとき活性状態となり、活性状態時にメモリセルアレイ４内のビット線対を所定の電位にプリチャージする。
【０００５】タイミング生成回路６はクロック信号ＣＬＯＣＫ、信号ＷＥＣ及び信号ＲＥＡＤＹを受け、これらの信号に基づき、制御信号である信号ＸＤＥＣ，信号ＳＥ，信号ＷＥ及び信号ＰＣ並びに信号ＤＵＭ＿ＸＤＥＣを出力する。
【０００６】遅延回路７は信号ＤＵＭ＿ＸＤＥＣの“Ｈ”→“Ｌ”（Ｌｏｗレベル）変化時から遅延時間ΔＴ２経過後に“Ｌ”の信号ＲＥＡＤＹを出力し、“Ｌ”→“Ｈ”変化時から速やかに“Ｈ”の信号ＲＥＡＤＹを出力する。なお、遅延時間ΔＴ２は、読み出しモード時にメモリセルアレイ４のワード線を活性状態にしてセンスアンプで読み出しデータを検知・増幅するのに要する時間、及び書き込みモード時に書き込みドライバから与えられる書き込みデータが選択メモリセルに記憶されるのに要する時間を共に満足する遅延時間に設定される。
【０００７】図１２は図１１で示したタイミング生成回路６の内部構成を示す回路図である。同図に示すように、直列に接続されたインバータＧ５１，Ｇ５２はインバータＧ５１の入力にクロック信号ＣＬＯＣＫを受ける。ＮＡＮＤゲートＧ５４は一方入力にインバータＧ５２の出力を受け、他方入力に信号ＲＥＡＤＹを受ける。インバータＧ５６は入力にＮＡＮＤゲートＧ５４の出力を受け、インバータＧ５７は入力にインバータＧ５６の出力を受ける。
【０００８】一方、インバータＧ５５は入力に信号ＲＥＡＤＹを受け、ＮＡＮＤゲートＧ５８は一方入力にインバータＧ５５の出力を受け、他方入力にインバータＧ５２の出力を受ける。インバータＧ５９は入力部にＮＡＮＤゲートＧ５８の出力を受け、ＮＯＲゲートＧ６０は一方入力に信号ＸＤＥＣを受け、他方入力にインバータＧ５９の出力を受ける。
【０００９】また、インバータＧ５３は入力部に信号ＷＥＣを受け、ＮＯＲゲートＧ６１は一方入力に信号ＷＥＣを受け、他方入力にＮＡＮＤゲートＧ５４の出力を受ける。ＮＯＲゲートＧ６２は一方入力にインバータＧ５３の出力を受け、他方入力にＮＡＮＤゲートＧ５４の出力を受ける。直列に接続されたインバータＧ６３，Ｇ６４はインバータＧ６３の入力にＮＯＲゲートＧ６１の出力を受ける。直列に接続されたインバータＧ６５，Ｇ６６はインバータＧ６５の入力部にＮＯＲゲートＧ６２の出力を受ける。
【００１０】そして、インバータＧ５７の出力がプリチャージ制御信号ＰＣとして、インバータＧ５６の出力が信号ＸＤＥＣとして、ＮＯＲゲートＧ６０の出力が信号ＤＵＭ＿ＸＤＥＣとして、インバータＧ６４の出力がセンスアンプ活性化信号ＳＥとして、インバータＧ６６の出力がドライバ制御信号ＷＥとしてそれぞれ出力される。
【００１１】図１３は図１２で示したタイミング生成回路６の生成動作を示すタイミング図である。以下、同図を参照してタイミング生成回路６の動作を説明する。
【００１２】まず、初期状態では信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”、信号ＤＵＭ＿ＸＤＥＣが“Ｈ”に設定されている。また、ここでは、書き込み制御信号ＷＥＣが“Ｌ”で読み出しモードであるとする。読み出しモードではドライバ制御信号ＷＥが“Ｌ”固定される。
【００１３】上記初期状態で、クロック信号ＣＬＯＣＫが“Ｈ”に立ち上がると、信号ＲＥＡＤＹが“Ｈ”であるため、クロック信号ＣＬＯＣＫの“Ｈ”立ち上がりをトリガとして信号ＸＤＥＣが“Ｈ”に変化する（変化ＣＨ１１）。
【００１４】変化ＣＨ１１と同時に、プリチャージ制御信号ＰＣが“Ｌ”に、信号ＤＵＭ＿ＸＤＥＣが“Ｌ”に立ち下がり、センスアンプ活性化信号ＳＥがＨ”に立ち上がる。
【００１５】信号ＸＤＥＣが“Ｈ”になると、ワード線ドライバ２が活性状態となり、外部から得られるアドレス信号ＡＤに基づきワード線を選択的に駆動（活性状態に）する。
【００１６】同時に、プリチャージ制御信号ＰＣは“Ｌ”のためプリチャージ回路は非活性状態となり、センスアンプ活性化信号ＳＥが“Ｈ”のためセンスアンプが活性状態となり選択メモリセルからの読み出しデータが検知・増幅された出力データとして外部に出力されることにより読み出し動作が開始される。
【００１７】そして、信号ＸＤＥＣの立ち上がり（信号ＤＵＭ＿ＸＤＥＣの立ち下がり）から遅延時間ΔＴ２経過後に信号ＲＥＡＤＹが“Ｌ”に立ち下がる（変化ＣＨ１２）。
【００１８】信号ＲＥＡＤＹの“Ｌ”立ち下がりをトリガとして信号ＸＤＥＣが“Ｌ”に立ち下がる（変化ＣＨ１３）。同時に、プリチャージ制御信号ＰＣは“Ｈ”に立ち上がり、センスアンプ活性化信号ＳＥが“Ｌ”に立ち下がる。
【００１９】信号ＸＤＥＣが“Ｌ”になってワード線ドライバ２が非活性状態となり全てのワード線の駆動が停止し、センスアンプ活性化信号ＳＥが“Ｌ”となってセンスアンプが非活性状態となることにより、読み出し動作が終了する。一方、プリチャージ制御信号ＰＣが“Ｈ”となることによりビット線対へのプリチャージ動作が再開する。
【００２０】なお、信号ＲＥＡＤＹが“Ｌ”のため、信号ＸＤＥＣが“Ｌ”に立ち下がっても信号ＤＵＭ＿ＸＤＥＣは“Ｌ”を維持する。
【００２１】その後、クロック信号ＣＬＯＣＫは“Ｌ”に立ち下がると、クロック信号ＣＬＯＣＫの“Ｌ”立ち下がりをトリガとして信号ＤＵＭ＿ＸＤＥＣが“Ｈ”に立ち上がる（変化ＣＨ１４）。
【００２２】さらに、信号ＤＵＭ＿ＸＤＥＣの“Ｈ”立ち上がり後、速やかに信号ＲＥＡＤＹが“Ｈ”に立ち上がる（変化ＣＨ１５）。その結果、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹ及び信号ＤＵＭ＿ＸＤＥＣが“Ｈ”の初期状態に戻る。以降、クロック信号ＣＬＯＣＫに同期して上述した動作が繰り返される。
【００２３】このように、タイミング生成回路６は、動作制御信号である信号ＸＤＥＣ、プリチャージ制御信号ＰＣ及びセンスアンプ活性化信号ＳＥを生成することにより、読み出し動作のタイミング制御が行える。
【００２４】なお、信号ＷＥＣを“Ｈ”にすれば書き込みモードとなり、タイミング生成回路６は、“Ｌ”固定のセンスアンプ活性化信号ＳＥ、読み出しモード時のセンスアンプ活性化信号ＳＥの信号変化と同じ変化のドライバ制御信号ＷＥ、読み出しモード時と同じ信号変化の信号ＸＤＥＣ及びプリチャージ制御信号ＰＣは生成することにより、書き込み動作のタイミング制御を実行することができる。
【００２５】
【発明が解決しようとする課題】従来のタイミング生成回路６は以上のように、論理にクロックを組み合わせた回路構成をしているため、タイミング生成回路６から生成される制御信号（ＸＤＥＣ，ＷＥ，ＳＥ，ＰＣ）の生成タイミングが、クロック信号ＣＬＯＣＫの“Ｈ”（“Ｌ”）期間の時間長の制約を受けてしまい、ＲＡＭの動作を高速化を妨げてしまうという問題点があった。
【００２６】例えば、図１３の信号変化ＣＨ１１後の信号ＸＤＥＣが“Ｈ”、信号ＲＥＡＤＹが“Ｈ”で、ワード線が駆動されデータの読み出し（書き込み）が行われている期間に、クロック信号ＣＬＯＣＫが“Ｌ”に立ち下がると、信号ＸＤＥＣが“Ｌ”に立ち下がってしまうため、ワード線の駆動が強制終了されてしまい、データの読み出し（書き込み）に失敗する。したがって、少なくとも信号ＲＥＡＤＹの立ち下がりをトリガとして信号ＸＤＥＣが立ち下がるまでは、クロック信号ＣＬＯＣＫは“Ｈ”を維持する必要がある。
【００２７】この発明は上記問題点を解決するためになされたもので、例えば、ＲＡＭのメモリセルアレイ、ワード線ドライバ、及びＩ／Ｏ回路等の動作部に動作制御信号をクロック信号に同期して生成し、この際、クロック信号の“Ｈ”（“Ｌ”）期間の時間長の影響を受けない制御部を有する半導体集積回路を得ることを目的とする。
【００２８】
【課題を解決するための手段】この発明に係る請求項１記載の半導体集積回路は、クロック信号に同期して動作制御信号を生成する制御部と、前記動作制御信号に基づき動作する動作部とを備え、前記制御部は、前記クロック信号の一の所定の信号遷移にのみよってタイミング制御される前記動作制御信号を出力している。
【００２９】また、請求項２の発明は、請求項１記載の半導体集積回路であって、前記制御部は、前記クロック信号を受け第１あるいは第２のレベルをとるパルス信号を発生するパルス発生回路を備え、前記パルス信号は前記クロック信号の前記一の所定の信号遷移から所定期間は第１のレベルとなり、前記パルス信号を受け、前記第１のレベルの前記パルス信号に応答して前記第１のレベルに基づく信号値のラッチ信号を出力し、その後所定期間データ保持状態となり、前記制御部は、前記パルス信号のレベルに関係なく前記ラッチ信号の信号値を保持するラッチ回路と、前記ラッチ信号に基づき前記動作制御信号を生成する制御信号生成回路とをさらに備える。
【００３０】また、請求項３の発明は、請求項２記載の半導体集積回路であって、前記制御部は、前記パルス信号が前記第１のレベルを採る時、前記ラッチ信号による前記制御信号生成回路の駆動に先立って、前記ラッチ信号に応答して前記制御信号生成回路から生成される前記動作制御信号を、前記制御信号生成回路から前もって生成させる動作制御信号高速設定回路を、さらに備えている。
【００３１】また、請求項４の発明は、請求項２記載の半導体集積回路であって、前記制御部は、前記動作制御信号に基づき補助信号を出力する補助信号出力回路をさらに備え、前記ラッチ回路は、前記補助信号が所定の信号値を採る時、前記データ保持状態を解除する。
【００３２】また、請求項５の発明は、請求項４記載の半導体集積回路であって、前記制御部は、前記補助信号が前記所定の信号値を採る時、前記ラッチ信号による前記制御信号生成回路の駆動に先立って、前記ラッチ信号に応答して前記制御信号生成回路から生成される前記動作制御信号を、前記制御信号生成回路から前もって生成させる動作制御信号高速設定回路を、さらに備えている。
【００３３】さらに、請求項６の発明は、請求項４あるいは請求項５記載の半導体集積回路であって、前記補助信号出力回路は、前記動作制御信号を受け、前記動作制御信号を遅延させた信号に基づき、前記所定の信号値の前記補助信号を出力する遅延回路を含んでいる。
【００３４】
【発明の実施の形態】＜実施の形態１＞図１はこの発明の実施の形態１のＲＡＭ（半導体集積回路）の構成を示すブロック図である。
【００３５】同図に示すように、タイミング生成回路１はクロック信号ＣＬＯＣＫ、書き込み制御信号ＷＥＣ及び信号ＲＥＡＤＹ（補助信号）を受け、これらの信号に基づき、動作制御信号である信号ＸＤＥＣ，信号ＳＥ，信号ＷＥ及び信号ＰＣを出力する。
【００３６】遅延回路５は信号ＸＤＥＣの“Ｌ”→“Ｈ”変化時から遅延時間ΔＴ１経過後に“Ｌ”の信号ＲＥＡＤＹを出力し、“Ｈ”→“Ｌ”変化時から速やかに“Ｈ”の信号ＲＥＡＤＹを出力する。なお、遅延時間ΔＴ１は読み出しモード時にメモリセルアレイ４のワード線を選択的に活性状態にしてセンスアンプで読み出しデータを検知・増幅するのに要する時間、及び書き込みモード時に書き込みドライバから与えられる書き込みデータが選択メモリセルに記憶されるのに要する時間を共に満足する遅延時間に設定される。
【００３７】これらタイミング生成回路１及び遅延回路５が動作制御信号を生成する制御部を構成する。一方、動作部であるワード線ドライバ２、Ｉ／Ｏ回路３、及びメモリセルアレイ４は、図１１で示した従来と同様であるため説明を省略する。但し、Ｉ／Ｏ回路３内のプリチャージ回路は従来例と異なり“Ｌ”アクティブである。
【００３８】図２は図１で示した遅延回路５の一構成例を示す回路図である。同図に示すように、ＮＡＮＤゲート２２は一方入力に遅延線２１を介して信号ＸＤＥＣを受け、他方入力に信号ＸＤＥＣを直接受ける。ここで、遅延線２１による遅延時間を遅延時間ΔＴ１に設定すれば、遅延回路５は上述の遅延動作を実行することになる。ただし、ＮＡＮＤゲート２２による信号伝播遅延時間を無視する。
【００３９】図３は図１で示したタイミング生成回路１の内部構成を示す回路図である。同図に示すように、タイミング生成回路１はパルス発生回路１１、ラッチ回路１２、高速化パス回路１３及び制御信号生成回路１４と信号レベル調整用のインバータＧ１０，Ｇ１１から構成される。
【００４０】パルス発生回路１１は、インバータＧ１〜Ｇ５，Ｇ７及びＮＯＲゲートＧ６から構成され、インバータＧ１〜Ｇ４は直列に接続され、インバータＧ１の入力にクロック信号ＣＬＯＣＫを受ける。インバータＧ５の入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲートＧ６は一方入力にインバータＧ４の出力を受け、他方入力にインバータＧ５の出力を受ける。インバータＧ７の入力にＮＯＲゲートＧ６の出力を受ける。インバータＧ７の出力がパルス信号Ｓ１１としてラッチ回路１２に出力され、ＮＯＲゲートＧ６の出力が事前パルス信号ＳＰ１１として高速化パス回路１３に出力される。したがって、事前パルス信号ＳＰ１１はパルス信号Ｓ１１の反転信号となる。
【００４１】ラッチ回路１２は、ＮＡＮＤゲートＧ８，Ｇ９から構成され、ＮＡＮＤゲートＧ８は一方入力にパルス信号Ｓ１１を受け、他方入力にＮＡＮＤゲートＧ９の出力を受ける。ＮＡＮＤゲートＧ９は一方入力にＮＡＮＤゲートＧ８の出力を受け、他方入力に信号ＲＥＡＤＹを受ける。ＮＡＮＤゲートＧ８の出力がラッチ回路１２のラッチ信号Ｓ１２となる。
【００４２】高速化パス回路１３はＮＭＯＳトランジスタＱ１，ＰＭＯＳトランジスタＱ２から構成され、ラッチ信号Ｓ１２をインバータＧ１０を介してノードＮ１３に受ける。ＮＭＯＳトランジスタＱ１はソースが接地され、ドレインがノードＮ１３に接続され、ゲートに事前パルス信号ＳＰ１１を受ける。ＰＭＯＳトランジスタＱ２はソースが電源に接続され、ドレインがノードＮ１３に接続され、ゲートに信号ＲＥＡＤＹを受ける。高速化パス回路１３のノードＮ１３より得られる信号がインバータＧ１１を介して信号ＸＤＥＣとして出力される。
【００４３】制御信号生成回路１４は、インバータＧ１２，Ｇ１３，Ｇ１７〜Ｇ１９、ＮＡＮＤゲートＧ１４〜Ｇ１６から構成される。インバータＧ１２の入力は高速化パス回路１３のノードＮ１３に接続され、インバータＧ１３の入力は信号ＷＥＣを受ける。ＮＡＮＤゲートＧ１４の一方入力はインバータＧ１２の出力を受け、他方入力は信号ＲＥＡＤＹを受ける。３入力のＮＡＮＤゲートＧ１５は第１入力にインバータＧ１２の出力を受け、第２入力に信号ＲＥＡＤＹを受け、第３入力にインバータＧ１３の出力を受ける。３入力のＮＡＮＤゲートＧ１６は第１入力にインバータＧ１２の出力を受け、第２入力に信号ＲＥＡＤＹを受け、第３入力に信号ＲＥＡＤＹを受ける。
【００４４】インバータＧ１７〜Ｇ１９の入力はＮＡＮＤゲートＧ１４〜Ｇ１６の出力を受け、これらインバータＧ１７，Ｇ１８及びＧ１９の出力信号がプリチャージ制御信号ＰＣ、センスアンプ活性化信号ＳＥ及びドライバ制御信号ＷＥとなる。
【００４５】図４は図３で示した実施の形態１のタイミング生成回路の制御信号生成動作を示すタイミング図である。以下、同図を参照して実施の形態１のタイミング生成回路の動作を説明する。
【００４６】まず、初期状態では信号ＸＤＥＣが“Ｌ”（ラッチ信号Ｓ１２が“Ｌ”）、信号ＲＥＡＤＹが“Ｈ”に設定されている。また、ここでは、書き込み制御信号ＷＥＣが“Ｌ”で読み出しモードあるとする。読み出しモードではドライバ制御信号ＷＥが“Ｌ”固定される。
【００４７】上記初期状態で、クロック信号ＣＬＯＣＫが“Ｈ”に立ち上がると、この立ち上がりをトリガとして、パルス信号Ｓ１１は期間ｔ１“Ｌ”になるパルスを発生する（変化ＣＨ１）。同時に事前パルス信号ＳＰ１１が期間ｔ１“Ｈ”になるパルスを発生する（図４では図示せず）。上記した期間ｔ１はインバータＧ１〜Ｇ４の信号伝播時間からインバータＧ５の信号伝播時間を差し引いた時間に相当する。
【００４８】事前パルス信号ＳＰ１１の“Ｈ”のパルスがＮＭＯＳトランジスタＱ１のゲートに印加されるとＮＭＯＳトランジスタＱ１はオンし、ノードＮ１３が速やかに“Ｌ”に設定されることにより、信号ＸＤＥＣが“Ｈ”に立ち上がる（変化ＣＨ２）。
【００４９】これと並行して、“Ｌ”のパルス信号Ｓ１１を受けたラッチ回路１２は、パルス信号Ｓ１１をラッチし、“Ｌ”のパルス信号Ｓ１１に基づきラッチ信号Ｓ１２を“Ｌ”から“Ｈ”に変化させる。その結果、ラッチ信号Ｓ１２がインバータＧ１０，Ｇ１１を介して得られる信号ＸＤＥＣは“Ｈ”で安定する。すなわち、インバータＧ１０，Ｇ１１は信号ＸＤＥＣ用の制御信号生成回路として機能する。
【００５０】一方、ノードＮ１３が“Ｌ”設定されると、プリチャージ制御信号ＰＣ及びセンスアンプ活性化信号ＳＥが“Ｈ”に立ち上がる。
【００５１】パルス信号Ｓ１１の“Ｌ”パルス発生が終了し、パルス信号Ｓ１１が“Ｈ”に戻っても、信号ＲＥＡＤＹが“Ｈ”のため、ラッチ回路１２はデータ保持状態となっており、“Ｈ”のラッチ信号Ｓ１２を維持する。
【００５２】信号ＸＤＥＣが“Ｈ”になると、ワード線ドライバ２が活性状態となり、外部から得られるアドレス信号ＡＤに基づきワード線を選択的に駆動（活性状態に）する。
【００５３】同時に、プリチャージ制御信号ＰＣは“Ｈ”のためプリチャージ回路は非活性状態となり、センスアンプ活性化信号ＳＥが“Ｈ”のためセンスアンプが活性状態となり、選択メモリセルからの読み出しデータが検知・増幅された出力データとして外部に出力されることにより読み出し動作が開始される。
【００５４】そして、遅延回路５によって、信号ＸＤＥＣの立ち上がりから遅延時間ΔＴ１経過後に信号ＲＥＡＤＹが“Ｌ”に立ち下がる（変化ＣＨ３）。
【００５５】信号ＲＥＡＤＹの“Ｌ”立ち下がりをトリガとして、プリチャージ制御信号ＰＣ及びセンスアンプ活性化信号ＳＥが“Ｌ”に立ち下がる。
【００５６】信号ＲＥＡＤＹの“Ｌ”がＰＭＯＳトランジスタＱ２のゲートに印加されるとＰＭＯＳトランジスタＱ２はオンし、ノードＮ１３が速やかに“Ｈ”に設定されることにより、信号ＸＤＥＣが“Ｌ”に立ち下がる（変化ＣＨ４）。
【００５７】これと並行して、信号ＲＥＡＤＹの“Ｌ”立ち下がりによってラッチ回路１２のデータ保持状態が解除され、“Ｈ”のパルス信号Ｓ１１に基づきラッチ信号Ｓ１２が“Ｌ”に立ち下がり、その結果、信号ＸＤＥＣが“Ｌ”で安定する。
【００５８】したがって、信号ＸＤＥＣが“Ｌ”になってワード線ドライバ２が非活性状態となり全てのワード線の駆動が停止し、センスアンプ活性化信号ＳＥが“Ｌ”となってセンスアンプが非活性状態となることにより、読み出し動作が終了する。一方、プリチャージ制御信号ＰＣが“Ｌ”となることによりビット線対へのプリチャージ動作が再開する。
【００５９】信号ＸＤＥＣの立ち下がりから速やかに信号ＲＥＡＤＹが“Ｈ”に立ち上がる（変化ＣＨ５）。信号ＲＥＡＤＹが“Ｈ”に戻っても、パルス信号Ｓ１１が“Ｈ”のため、ラッチ回路１２はデータ保持状態となり、“Ｌ”のラッチ信号Ｓ１２を維持する。したがって、信号ＸＤＥＣは“Ｌ”を維持する。すなわち、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”の初期状態に戻る。以降、クロック信号ＣＬＯＣＫに“Ｈ”立ち上がりに同期して上述した動作が繰り返される。
【００６０】このように、タイミング生成回路１は、動作制御信号である信号ＸＤＥＣ、プリチャージ制御信号ＰＣ及びセンスアンプ活性化信号ＳＥを生成することにより、読み出し動作のタイミング制御が行える。
【００６１】なお、信号ＷＥＣを“Ｈ”にすれば書き込みモードとなり、タイミング生成回路１は、“Ｌ”固定のセンスアンプ活性化信号ＳＥ、読み出しモード時のセンスアンプ活性化信号ＳＥの信号変化と同じ変化のドライバ制御信号ＷＥ、読み出しモード時と同じ信号変化の信号ＸＤＥＣ及びプリチャージ制御信号ＰＣを生成することにより、書き込み動作のタイミング制御を実行することができる。
【００６２】このように、実施の形態１のタイミング生成回路１は、クロック信号ＣＬＯＣＫの立ち上がりエッジのみに依存して動作制御信号（信号ＸＤＥＣ，ＰＣ，ＳＥ，ＷＥ）を生成しているため、クロック信号ＣＬＯＣＫの“Ｈ”，“Ｌ”の時間長の影響を全く受けない。
【００６３】したがって、クロック信号ＣＬＯＣＫの全期間をＲＡＭの動作に使用できるため、ＲＡＭの高速動作を効果的に実現することができる。
【００６４】また、ワード線駆動制御信号ＸＤＥＣは一般に負荷が大きく駆動するのに時間を要するが、実施の形態１では、高速化パス回路１３によって、パルス信号Ｓ１１の“Ｌ”立ち下がり（事前パルス信号ＳＰ１１の“Ｈ”立ち上がり）をトリガとして高速に信号ＸＤＥＣを“Ｈ”に立ち上げるとともに、信号ＲＥＡＤＹの“Ｌ”立ち下がりをトリガとして高速に信号ＸＤＥＣを“Ｌ”に立ち下げている。以下、この点を詳述する。
【００６５】高速化パス回路１３によって、クロック信号ＣＬＯＣＫの“Ｈ”立ち上がりから信号ＸＤＥＣの“Ｈ”立ち上がりに寄与する信号伝播インバータ相当数は、４個（インバータＧ５，ＮＯＲゲートＧ６、ＮＭＯＳトランジスタＱ１及びインバータＧ１１）と少ないため、クロック信号ＣＬＯＣＫの立ち上がりをトリガとしてして高速に信号ＸＤＥＣを“Ｈ”に立ち上げることができる。
【００６６】なお、しかる後、事前パルス信号ＳＰ１１が“Ｌ”に立ち下がるとＮＭＯＳトランジスタＱ１がオフ状態となって高速化パス回路１３による信号ＸＤＥＣの“Ｈ”駆動は終了するが、以降はラッチ回路１２のラッチ信号Ｓ１２（“Ｈ”）によって信号ＸＤＥＣは“Ｈ”を安定維持することができるため、何ら支障は生じない。
【００６７】一方、高速化パス回路１３によって、信号ＲＥＡＤＹの“Ｌ”立ち下がりから信号ＸＤＥＣの“Ｌ”立ち下がりに寄与する信号伝播インバータ相当数は、２個（ＰＭＯＳトランジスタＱ２及びインバータＧ１１）と少ないため、信号ＲＥＡＤＹの立ち下がりをトリガとして高速に信号ＸＤＥＣを“Ｌ”に立ち下げることができる。
【００６８】なお、しかる後、信号ＲＥＡＤＹが“Ｈ”に立ち上がるとＰＭＯＳトランジスタＱ２がオフ状態となって高速化パス回路１３による信号ＸＤＥＣの“Ｌ”駆動は終了するが、以降はラッチ回路１２のラッチ信号Ｓ１２（“Ｌ”）によって信号ＸＤＥＣは“Ｌ”を安定維持することができるため、何ら支障は生じない。
【００６９】このように、信号値高速設定回路である高速化パス回路１３によって信号ＸＤＥＣの“Ｈ”，“Ｌ”切り替えを高速に行うことにより、ＲＡＭの高速動作がより一層促進される。
【００７０】なお、実施の形態１ではカレントミラー型センスアンプを用いたＲＡＭの例を示した。この場合、センスアンプ活性化信号ＳＥの“Ｈ”期間で、センスアンプが活性化される。その他のセンスアンプ、例えばラッチ型センスアンプなどは、センスアンプ活性化信号ＳＥの立ち下がりエッジをトリガとして活性化されるが、本発明はそれらカレントミラー型以外のセンスアンプを用いたＲＡＭについても有効である。
【００７１】＜実施の形態２＞図５はこの発明の実施の形態２であるＲＡＭ内のタイミング生成回路の内部構成を示す回路図である。なお、全体構成はタイミング生成回路を除いて図１で示した実施の形態１と同様である。
【００７２】同図に示すように、タイミング生成回路１はパルス発生回路１５、ラッチ回路１２、高速化パス回路１３及び制御信号生成回路１４と信号レベル調整用のインバータＧ１０，Ｇ１１から構成される。
【００７３】パルス発生回路１５は、インバータＧ２１〜Ｇ２３，Ｇ２５及びＮＯＲゲートＧ２４から構成され、インバータＧ２１〜Ｇ２３は直列に接続され、インバータＧ２１の入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲートＧ２４は一方入力にインバータＧ３の出力を受け、他方入力にクロック信号ＣＬＯＣＫを受ける。インバータＧ５の入力にＮＯＲゲートＧ２４の出力を受ける。インバータＧ２５の出力がパルス信号Ｓ１５としてラッチ回路１２に出力され、ＮＯＲゲートＧ２４の出力が事前パルス信号ＳＰ１５として高速化パス回路１３に出力される。
【００７４】ラッチ回路１２、高速化パス回路１３及び制御信号生成回路１４は図３で示した実施の形態１と同様であるため、説明は省略する。但し、ラッチ回路１２にはパルス信号Ｓ１１に代わってパルス信号Ｓ１５が付与され、高速化パス回路１３には事前パルス信号ＳＰ１１に代わって事前パルス信号ＳＰ１５が付与される。
【００７５】図６は実施の形態２のタイミング生成回路の制御信号生成動作を示すタイミング図である。以下、同図を参照して、実施の形態２のタイミング生成回路の動作を説明する。
【００７６】まず、初期状態では、実施の形態１と同様、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”に設定されている。
【００７７】上記初期状態で、クロック信号ＣＬＯＣＫが“Ｌ”に立ち下がると、この立ち下がりをトリガとして、パルス信号Ｓ１５は期間ｔ２“Ｌ”になるパルスを発生する（変化ＣＨ１）。同時に事前パルス信号ＳＰ１５が期間ｔ２“Ｈ”になるパルスを発生する（図６では図示せず）。上記した期間ｔ２はインバータＧ２１〜Ｇ２３の信号伝播時間に相当する。
【００７８】事前パルス信号ＳＰ１５の“Ｈ”のパルスがＮＭＯＳトランジスタＱ１のゲートに印加されるとＮＭＯＳトランジスタＱ１はオンし、ノードＮ１３が速やかに“Ｌ”に設定されることにより、信号ＸＤＥＣが“Ｈ”に立ち上がる（変化ＣＨ２）。
【００７９】これと並行して、“Ｌ”のパルス信号Ｓ１５を受けたラッチ回路１２は、パルス信号Ｓ１５をラッチし、“Ｌ”のパルス信号Ｓ１５に基づきラッチ信号Ｓ１２を“Ｌ”から“Ｈ”に変化させる。その結果、ラッチ信号Ｓ１２がインバータＧ１０，Ｇ１１を介して得られる信号ＸＤＥＣは“Ｈ”で安定維持する。
【００８０】以降、パルス信号Ｓ１１，事前パルス信号ＳＰ１１がパルス信号Ｓ１５，事前パルス信号ＳＰ１５に置き換わった点を除き、図４で示した実施の形態１と同様の動作が行われる。
【００８１】このように、実施の形態２のタイミング生成回路は、クロック信号ＣＬＯＣＫの立ち下がりエッジのみに依存して動作制御信号（信号ＸＤＥＣ，ＰＣ，ＳＥ，ＷＥ）を生成し、実施の形態１と同等の効果を奏する。
【００８２】＜実施の形態３＞図７はこの発明の実施の形態３であるＲＡＭ内のタイミング生成回路の内部構成を示す回路図である。なお、全体構成はタイミング生成回路を除いて図１で示した実施の形態１と同様である。
【００８３】同図に示すように、タイミング生成回路１はパルス発生回路１６、ラッチ回路１７、高速化パス回路１３及び制御信号生成回路１４と信号レベル調整用のインバータＧ１１，Ｇ４０から構成される。
【００８４】パルス発生回路１６は、インバータＧ３１〜Ｇ３５及びＮＯＲゲートＧ３６から構成され、インバータＧ３１〜Ｇ３４は直列に接続され、インバータＧ３１の入力にクロック信号ＣＬＯＣＫを受ける。インバータＧ３５の入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲートＧ３６は一方入力にインバータＧ３４の出力を受け、他方入力にインバータＧ３５の出力を受ける。ＮＯＲゲートＧ３６の出力がパルス信号Ｓ１６としてラッチ回路１７及び高速化パス回路１３に出力される。
【００８５】ラッチ回路１７は、ＮＯＲゲートＧ３８，Ｇ３９から構成され、ＮＯＲゲートＧ３８は一方入力にパルス信号Ｓ１６を受け、他方入力にＮＯＲゲートＧ３９の出力を受ける。ＮＯＲゲートＧ３９は一方入力にＮＯＲゲートＧ３８の出力を受け、他方入力にインバータＧ４０を介して得られる信号ＲＥＡＤＹの反転信号を受ける。ＮＯＲゲートＧ３８の出力がラッチ回路１７のラッチ信号Ｓ１７となる。
【００８６】高速化パス回路１３及び制御信号生成回路１４は図３で示した実施の形態１と同様であるため、説明は省略する。但し、高速化パス回路１３には事前パルス信号ＳＰ１１に代わってパルス信号Ｓ１６が付与される。
【００８７】図８は実施の形態３のタイミング生成回路の制御信号生成動作を示すタイミング図である。以下、同図を参照して、実施の形態３のタイミング生成回路の動作を説明する。
【００８８】まず、初期状態では、実施の形態１と同様、信号ＸＤＥＣが“Ｌ”（ラッチ信号Ｓ１７が“Ｈ”）、信号ＲＥＡＤＹが“Ｈ”に設定されている。
【００８９】上記初期状態で、クロック信号ＣＬＯＣＫが“Ｈ”に立ち上がると、この立ち上がりをトリガとして、パルス信号Ｓ１６は期間ｔ３“Ｈ”になるパルスを発生する（変化ＣＨ１）。上記した期間ｔ３はインバータＧ３１〜Ｇ３４の信号伝播時間からインバータＧ３５の信号伝播時間を差し引いた時間に相当する。
【００９０】パルス信号Ｓ１６の“Ｈ”のパルスがＮＭＯＳトランジスタＱ１のゲートに印加されるとＮＭＯＳトランジスタＱ１はオンし、ノードＮ１３が速やかに“Ｌ”に設定されることにより、信号ＸＤＥＣが“Ｈ”に立ち上がる（変化ＣＨ２）。
【００９１】これと並行して、“Ｈ”のパルス信号Ｓ１６を受けたラッチ回路１７は、パルス信号Ｓ１６をラッチし、“Ｈ”のパルス信号Ｓ１６に基づきラッチ信号Ｓ１７を“Ｈ”から“Ｌ”に変化させる。その結果、ラッチ信号Ｓ１７がインバータＧ１１を介して得られる信号ＸＤＥＣは“Ｈ”で安定維持する。
【００９２】一方、ノードＮ１３が“Ｌ”設定されると、プリチャージ制御信号ＰＣ及びセンスアンプ活性化信号ＳＥが“Ｈ”に立ち上がる。
【００９３】パルス信号Ｓ１６の“Ｈ”パルス発生が終了し、パルス信号Ｓ１６が“Ｌ”に戻っても、信号ＲＥＡＤＹが“Ｈ”（インバータＧ４０の出力が“Ｌ”）のため、ラッチ回路１７はデータ保持状態となり、“Ｌ”のラッチ信号Ｓ１７を維持する。
【００９４】そして、遅延回路５によって、信号ＸＤＥＣの立ち上がりから遅延時間ΔＴ１経過後に信号ＲＥＡＤＹが“Ｌ”に立ち下がる（変化ＣＨ３）。
【００９５】信号ＲＥＡＤＹの“Ｌ”立ち下がりをトリガとして、プリチャージ制御信号ＰＣ及びセンスアンプ活性化信号ＳＥが“Ｌ”に立ち下がる。
【００９６】一方、信号ＲＥＡＤＹの“Ｌ”がＰＭＯＳトランジスタＱ２のゲートに印加されるとＰＭＯＳトランジスタＱ２はオンし、ノードＮ１３が速やかに“Ｈ”に設定されることにより、信号ＸＤＥＣが“Ｌ”に立ち上がる（変化ＣＨ４）。
【００９７】これと並行して、信号ＲＥＡＤＹの“Ｌ”立ち下がりによってラッチ回路１７のデータ保持状態が解除され、“Ｌ”のパルス信号Ｓ１６に基づきラッチ信号Ｓ１７が“Ｈ”に立ち上がり、その結果、信号ＸＤＥＣが“Ｌ”を安定維持する。
【００９８】信号ＸＤＥＣの立ち下がりから速やかに信号ＲＥＡＤＹが“Ｈ”に立ち上がる（変化ＣＨ５）。信号ＲＥＡＤＹが“Ｈ”に戻っても、パルス信号Ｓ１６が“Ｌ”のため、ラッチ回路１７はデータ保持状態となり、“Ｈ”のラッチ信号Ｓ１７を維持する。したがって、信号ＸＤＥＣは“Ｌ”を維持する。すなわち、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”の初期状態に戻る。以降、クロック信号ＣＬＯＣＫに“Ｈ”立ち上がりに同期して上述した動作が繰り返される。
【００９９】このように、実施の形態３のタイミング生成回路は、ＮＯＲゲートからなるラッチ回路１７を用い、クロック信号ＣＬＯＣＫの立ち上がりエッジのみに依存して制御信号（信号ＸＤＥＣ，ＰＣ，ＳＥ，ＷＥ）を生成し、実施の形態１と同様の効果を奏する。
【０１００】＜実施の形態４＞図９はこの発明の実施の形態４であるＲＡＭ内のタイミング生成回路の内部構成を示す回路図である。なお、全体構成はタイミング生成回路を除いて図１で示した実施の形態１と同様である。
【０１０１】同図に示すように、タイミング生成回路１はパルス発生回路１８、ラッチ回路１７、高速化パス回路１３及び制御信号生成回路１４と信号レベル調整用のインバータＧ１１，Ｇ４０から構成される。
【０１０２】パルス発生回路１８は、インバータＧ４１〜Ｇ４３及びＮＯＲゲートＧ４４から構成され、インバータＧ４１〜Ｇ４３は直列に接続され、インバータＧ４１の入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲートＧ４４は一方入力にインバータＧ４３の出力を受け、他方入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲートＧ４４の出力がパルス信号Ｓ１８としてラッチ回路１７及び高速化パス回路１３に出力される。
【０１０３】ラッチ回路１７、高速化パス回路１３及び制御信号生成回路１４は図７で示した実施の形態３と同様であるため、説明は省略する。但し、ラッチ回路１７及び高速化パス回路１３はパルス信号Ｓ１６に代わってパルス信号Ｓ１８が付与される。
【０１０４】図１０は実施の形態４のタイミング生成回路の制御信号生成動作を示すタイミング図である。以下、同図を参照して、実施の形態４のタイミング生成回路の動作を説明する。
【０１０５】まず、初期状態では、実施の形態３と同様、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”に設定されている。
【０１０６】上記初期状態で、クロック信号ＣＬＯＣＫが“Ｌ”に立ち下がると、この立ち下がりをトリガとして、パルス信号Ｓ１８は期間ｔ４“Ｈ”になるパルスを発生する（変化ＣＨ１）。上記した期間ｔ４はインバータＧ４１〜Ｇ４３の信号伝播時間に相当する。
【０１０７】パルス信号Ｓ１８の“Ｈ”のパルスがＮＭＯＳトランジスタＱ１のゲートに印加されるとＮＭＯＳトランジスタＱ１はオンし、ノードＮ１３が速やかに“Ｌ”に設定されることにより、信号ＸＤＥＣが“Ｈ”に立ち上がる（変化ＣＨ２）。
【０１０８】これと並行して、“Ｈ”のパルス信号Ｓ１８を受けたラッチ回路１７は、パルス信号Ｓ１８をラッチし、“Ｈ”のパルス信号Ｓ１８に基づきラッチ信号Ｓ１７を“Ｈ”から“Ｌ”に変化させる。その結果、ラッチ信号Ｓ１７がインバータＧ１１を介して得られる信号ＸＤＥＣは“Ｈ”で安定する。
【０１０９】以降、パルス信号Ｓ１６がパルス信号Ｓ１８に置き換わった点を除き、図８で示した実施の形態１と同様の動作を行う。
【０１１０】このように、実施の形態４のタイミング生成回路１は、ＮＯＲゲートからなるラッチ回路１７を用い、クロック信号ＣＬＯＣＫの立ち下がりエッジのみに依存して制御信号（信号ＸＤＥＣ，ＰＣ，ＳＥ，ＷＥ）を生成し、実施の形態１と同様の効果を奏する。
【０１１１】
【発明の効果】以上説明したように、この発明における請求項１記載の半導体集積回路の制御部は、クロック信号の一の所定の信号遷移にのみよってタイミング制御される動作制御信号を出力することにより、クロック信号の信号レベル維持期間の制約を受けない動作制御信号を出力することにができるため、動作部を高速に動作させることができる。
【０１１２】この発明における請求項２記載の半導体集積回路の制御部のラッチ回路は、クロック信号の一の所定の信号遷移から所定期間は第１のレベルとなるパルス信号を受け、第１のレベルのパルス信号を無条件に取り込んで第１のレベルに基づく信号値のラッチ信号を出力し、その後所定期間データ保持状態となり、パルス信号の信号値に関係なくラッチ信号の信号値を保持している。
【０１１３】したがって、制御信号生成回路から、クロック信号の一の所定の信号遷移のみに依存したタイミングで、ラッチ信号の信号値に基づく動作制御信号を生成することができる。
【０１１４】請求項３記載の半導体集積回路の動作制御信号高速設定回路は、パルス信号が第１のレベルを採る時、ラッチ信号による制御信号生成回路の駆動に先立って、ラッチ信号に応答して制御信号生成回路から生成される動作制御信号を、制御信号生成回路から前もって生成させるため、クロック信号の一の所定の信号遷移時（パルス信号の第２のレベルから第１のレベルへの変化時）をトリガとして高速に動作制御信号の信号値を設定することができる。
【０１１５】請求項４記載の半導体集積回路のラッチ回路は、補助信号が所定の信号値を採る時、データ保持状態を解除するため、補助信号によって、第１のレベルに基づく信号値のラッチ信号の出力終了タイミングを制御することができる。
【０１１６】請求項５記載の半導体集積回路の動作制御信号高速設定回路は、補助信号が所定の信号値を採る時に、ラッチ信号による制御信号生成回路の駆動に先立って、ラッチ信号に応答して制御信号生成回路から生成される動作制御信号を、制御信号生成回路から前もって生成させるため、補助信号の所定の信号値への信号変化時をトリガとして高速に動作制御信号の信号値を設定することができる。
【０１１７】請求項６記載の半導体集積回路の遅延回路は、動作制御信号を遅延させた信号に基づき所定の信号値の補助信号を出力するため、所定レベルの補助信号の出力タイミングを動作制御信号の信号変化に依存させて設定することができる。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【出願日】 平成１２年８月８日（２０００．８．８）
【代理人】 【識別番号】１０００８９２３３
【弁理士】
【氏名又は名称】吉田 茂明 （外２名）
【公開番号】 特開２００２−５６６８０（Ｐ２００２−５６６８０Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２３９４０６（Ｐ２０００−２３９４０６）