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【発明の名称】 基板バイアス電圧発生回路
【発明者】 【氏名】藤井 信行

【氏名】森下 玄

【氏名】秋山 実邦子

【氏名】山崎 彰

【氏名】小林 真子

【氏名】帶刀 恭彦
【要約】 【課題】占有面積の縮小化、消費電力の低減化、設計の容易化および歩留まりの向上を実現した基板バイアス電圧発生回路を得ること。

【解決手段】第１のディテクタ回路１１と第２のディテクタ回路２１において出力されたディテクタ信号ごとに異なる発振出力を、各ディテクタ回路に対応した第１のリングオシレータ１２および第２のリングオシレータ２２から得て、その発振出力の一つをセレクタ３０が選択して出力するので、一つのポンプ回路４０を共有して用いることができる。
【特許請求の範囲】
【請求項１】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記複数のディテクタ回路ごとに対応した複数のリングオシレータと、前記リングオシレータから出力された発振電圧を前記検知信号に応じて選択的に出力するセレクタと、前記セレクタから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項２】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて起動する一つのリングオシレータと、前記リングオシレータから出力された発振電圧を、前記検知信号に基づいた分周比により分周する分周器と、前記検知信号に応じて前記リングオシレータから出力された発振電圧か前記分周器によって分周された発振電圧かを選択的に出力するセレクタと、前記セレクタから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項３】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて遅延段数を切り換える一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項４】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて、遅延段の通電量を変更するトランジスタをＯＮ／ＯＦＦ制御する一つの電流制限型のリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項５】 前記リングオシレータは、複数の遅延段と、当該複数の遅延段ごとに通電量を変更する複数のトランジスタと、を備え、前記検知信号に応じて、前記複数のトランジスタの一部またはすべてをＯＮ／ＯＦＦ制御することを特徴とする請求項４に記載の基板バイアス電圧発生回路。
【請求項６】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて、遅延段の通電量を変更するトランジスタのゲート電圧を制御する一つの電流制限型のリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項７】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて、遅延段に接続されたキャパシタの切り離しをおこなう一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項８】 前記リングオシレータは、遅延段に接続された複数のキャパシタを備え、前記検知信号に応じて、前記複数のキャパシタの一部またはすべての切り離しをおこなうことを特徴とする請求項７に記載の基板バイアス電圧発生回路。
【請求項９】 前記リングオシレータは、遅延段に、レーザトリミング可能なヒューズを介して接続されたキャパシタを備えていることを特徴とする請求項７または８に記載の基板バイアス電圧発生回路。
【請求項１０】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて、自己を構成する半導体素子の一部またはすべてに供給される電源電圧を切り換える一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項１１】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて起動する少なくとも一つのリングオシレータと、入力された発振電圧に基づいて基板バイアス電圧を生成する複数のポンプ回路と、前記リングオシレータから出力された発振電圧を、前記検知信号に応じて、前記複数のポンプ回路に選択的に入力するセレクタと、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項１２】 前記複数のポンプ回路は、同一の基板バイアス電圧供給能力のポンプ回路が並列に接続されたモジュール構成であることを特徴とする請求項１１に記載の基板バイアス電圧発生回路。
【請求項１３】 基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて起動する一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成するとともに、前記検知信号に応じて、自己を構成する半導体素子の一部またはすべての電源電圧を切り換える一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項１４】 前記複数のディテクタ回路は、一つのトリミング回路を共有して接続していることを特徴とする請求項１〜１３に記載の基板バイアス電圧発生回路。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、半導体メモリに適用可能な基板バイアス電圧発生回路に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリのバックバイアス電圧（以下、ＶＢＢ電圧と称する。）は、半導体メモリの駆動に必要な低電圧電源よりも低い電圧として生成され、以下に述べる理由により使用されている。
【０００３】まず、第１に、ＶＢＢ電圧の印加、すなわちメモリの基板側を低電圧に引き込むことで、メモリチップ内のＰＮ接合が部分的に順方向電圧でバイアスされてしまうことを防止し、メモリセルのデータの破壊やラッチアップ現象などを防止することができる。
【０００４】第２に、バルク効果によるＭＯＳトランジスタのスレショルド電圧の変化を低減して回路動作の安定化を図ることができる。すなわち、ＶＢＢ電圧の印加により、ソース電位の変化によるスレショルド電圧の変動の幅を縮めることができる。これは、ワード線の昇圧の幅を小さくして、素子の信頼性を高めることができることを意味する。
【０００５】第３に、ＶＢＢ電圧の印加により、寄生ＭＯＳトランジスタのスレショルド電圧を高めることができる。寄生ＭＯＳトランジスタのスレショルド電圧を高くすることは、接合降伏現象の向上や漏れ電流の減少を実現する。
【０００６】第４に、ＶＢＢ電圧の印加は、ＮＭＯＳトランジスタのＮ+ソースドレイン領域とＰウエル領域との間に形成されたＰＮ接合容量を減少させることができる。これにより、回路の動作の高速化が図れるとともに、ビット線上の寄生容量が減少し、ビット線に伝送されるセルのデータの大きさも増加する。
【０００７】このように、ＶＢＢ電圧を生成する基板バイアス電圧発生回路は、半導体記憶装置を安定に動作させるために必須なものとなっている。図２３は、従来の基板バイアス電圧発生回路の概略構成を示すブロック図である。図２３に示すように、従来の基板バイアス電圧発生回路は、一般に、メモリが読み出しまたは書き込み動作をおこなうアクティブモードの際に動作するアクティブ用リングオシレータ１１１およびアクティブ用ポンプ回路１１２と、読み出しまたは書き込み動作をしないスタンバイモードの際に動作するスタンバイ用リングオシレータ１２１およびスタンバイ用ポンプ回路１２２と、を備えている。
【０００８】つぎに、この従来の基板バイアス電圧発生回路の動作について説明する。図２４は、従来の基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路では、図示しない検知回路によって、ＤＲＡＭ等のメモリの動作状態がアクティブモードであるかスタンバイモードであるかを検知する（ステップＳ１００１）。
【０００９】アクティブモードである場合には、検知回路からアクト用信号が出力され、このアクト用信号の入力に応じてアクティブ用リングオシレータ１１１とアクティブ用ポンプ回路１１２がアクティブされる（ステップＳ１００２、Ｓ１００３）。これにより、高速動作に適した負側に大きい電圧のＶＢＢ電位が生成され（ステップＳ１００６）、メモリの基板に供給される。
【００１０】一方、スタンバイモードである場合には、検知回路からスタンバイ用信号が出力され、このスタンバイ用信号の入力に応じてスタンバイ用リングオシレータ１２１とスタンバイ用ポンプ回路１２２がアクティブされる（ステップＳ１００４、Ｓ１００５）。これにより、低消費電力を実現する負側に小さい電圧のＶＢＢ電位が生成され（ステップＳ１００６）、メモリの基板に供給される。
【００１１】従来において、当初の基板バイアス電圧発生回路は、リングオシレータとポンプ回路が一つのみで構成されていたが、消費電流を減らしたり、ポンプ回路による絶対値の大きなＶＢＢ電圧の供給に対応するために、上述したように、リングオシレータとポンプ回路をアクティブ用とスタンバイ用とで分ける構成が主流となった。
【００１２】
【発明が解決しようとする課題】しかしながら、メモリの容量が大きくなると、ＶＢＢ電圧の供給能力も大きくしなければならないので、基板バイアス電圧発生回路の面積も大きくなってしまう。そのため、基板バイアス電圧発生回路の面積の縮小化が望まれている。
【００１３】また、メモリの歩留まりが向上されている昨今において、基板バイアス電圧発生回路もまた、従来不良品となってしまうものを救済し、歩留まりを向上させる必要がある。
【００１４】さらに、半導体電子デバイスの軽薄短小化にともない、低消費電力化が求められていることから、基板バイアス電圧発生回路においても消費電流の低減を図る必要がある。
【００１５】また、近年における電機製品の制御は、メモリ、マイコン、ロジックの３つがデータをやりとりすることでおこなわれているが、プロセス技術の進歩によるＬＳＩの混載化が可能になったことから、これらを１チップ化した、いわゆるメモリ混載ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が注目されている。
【００１６】このメモリ混載ＡＳＩＣでは、汎用のメモリやマイコンの組み合わせと異なり、コンパクトになるだけでなく、バス幅拡大によるデータ転送の高速化や消費電力の低減化が実現できる。すなわち、このメモリ混載ＡＳＩＣにおいては、仕様により様々な容量のメモリ設計をおこなう必要が生じるため、従来の規格化されたメモリ容量に対する基板バイアス電圧発生回路を利用することは、必ずしも最適ではないという問題があった。
【００１７】この発明は、上記背景および問題点を解決するためになされたもので、リングオシレータやポンプ回路内にＶＢＢ電圧のチューニング機構を設けることで、占有面積の縮小化、消費電力の低減化、設計の容易化および歩留まりの向上を実現する基板バイアス電圧発生回路を得ることを目的とする。
【００１８】
【課題を解決するための手段】上述した課題を解決し、目的を達成するため、この発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記複数のディテクタ回路ごとに対応した複数のリングオシレータと、前記リングオシレータから出力された発振電圧を前記検知信号に応じて選択的に出力するセレクタと、前記セレクタから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする。
【００１９】この発明によれば、複数のディテクタ回路において出力された検知信号ごとに異なる発振出力を、各ディテクタ回路に対応したリングオシレータから得て、セレクタによってその発振出力の一つを選択出力しているので、一つのポンプ回路を共有して用いることができる。
【００２０】つぎの発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて起動する一つのリングオシレータと、前記リングオシレータから出力された発振電圧を、前記検知信号に基づいた分周比により分周する分周器と、前記検知信号に応じて前記リングオシレータから出力された発振電圧か前記分周器によって分周された発振電圧かを選択的に出力するセレクタと、前記セレクタから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする。
【００２１】この発明によれば、複数のディテクタ回路のそれぞれに対応して異なる発振出力を、一つのリングオシレータと少なくとも一つの分周器によって生成するので、複数のリングオシレータを必要としない。
【００２２】つぎの発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて遅延段数を切り換える一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする。
【００２３】この発明によれば、一つのリングオシレータにおいて、複数の異なる検知信号を入力し、例えば、発振出力を取り出すための遅延段の位置を、入力した検知信号に応じて移動させることにより、遅延段数の切り換えを実現するので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変えることができる。
【００２４】つぎの発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて、遅延段の通電量を変更するトランジスタをＯＮ／ＯＦＦ制御する一つの電流制限型のリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする。
【００２５】この発明によれば、一つの電流制限型のリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、遅延段の通電量を変更するトランジスタをＯＮ／ＯＦＦ制御するので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変更することができる。
【００２６】つぎの発明にかかる基板バイアス電圧発生回路にあっては、上記発明において、前記リングオシレータが、複数の遅延段と、当該複数の遅延段ごとに通電量を変更する複数のトランジスタと、を備え、前記検知信号に応じて、前記複数のトランジスタのすべてまたは一部をＯＮ／ＯＦＦ制御することを特徴とする。
【００２７】この発明によれば、一つの電流制限型のリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、複数の遅延段のすべてまたは一部の通電量が変更されるので、これにより遅延段の遅延量、すなわち発振出力の発振周波数をより細かく変更することができる。
【００２８】つぎの発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて、遅延段の通電量を変更するトランジスタのゲート電圧を制御する一つの電流制限型のリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする。
【００２９】この発明によれば、一つの電流制限型のリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、遅延段の通電量を変更するためのトランジスタのゲートに、異なる電圧を印加するので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変更することができる。
【００３０】つぎの発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて、遅延段に接続されたキャパシタの切り離しをおこなう一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする。
【００３１】この発明によれば、一つのリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、遅延段に接続されたキャパシタの切り離しをおこなうので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変えることができる。
【００３２】つぎの発明にかかる基板バイアス電圧発生回路にあっては、上記発明において、前記リングオシレータが、遅延段に接続された複数のキャパシタを備え、前記検知信号に応じて、前記複数のキャパシタのすべてまたは一部の切り離しをおこなうことを特徴とする。
【００３３】この発明によれば、一つのリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、遅延段に接続された複数のキャパシタのうちのすべてまたは一部の切り離しをおこなうので、これにより遅延段の遅延量、すなわち発振出力の発振周波数をより細かく変えることができる。
【００３４】つぎの発明にかかる基板バイアス電圧発生回路にあっては、上記発明において、前記リングオシレータは、遅延段に、レーザトリミング可能なヒューズを介して接続されたキャパシタを備えていることを特徴とする。
【００３５】この発明によれば、遅延段に、レーザトリミング可能なヒューズを介して接続されたキャパシタを備えているので、ＬＴブローにより、遅延段の遅延量、すなわち発振出力の発振周波数を調節することができる。
【００３６】つぎの発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて、自己を構成する半導体素子の一部またはすべてに供給される電源電圧を切り換える一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする。
【００３７】この発明によれば、一つのリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、自己を構成する半導体素子の一部またはすべてに供給される電源電圧の切り換えをおこなうので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変えることができる。
【００３８】つぎの発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて起動する少なくとも一つのリングオシレータと、入力された発振電圧に基づいて基板バイアス電圧を生成する複数のポンプ回路と、前記リングオシレータから出力された発振電圧を、前記検知信号に応じて、前記複数のポンプ回路に選択的に入力するセレクタと、を備えたことを特徴とする。
【００３９】この発明によれば、ディテクタ回路から出力された検知信号により動作するリングオシレータの発振電圧に基づいて、複数のポンプ回路のうち、セレクタにより選択されたポンプ回路によって基板バイアス電圧が生成されるので、同じ供給能力でありかつ比較的小さな供給能力のポンプ回路を用いて、より大きな基板バイアス電圧を供給することができる。
【００４０】つぎの発明にかかる基板バイアス電圧発生回路にあっては、上記発明において、前記複数のポンプ回路が、同一の基板バイアス電圧供給能力のポンプ回路が並列に接続されたモジュール構成であることを特徴とする。
【００４１】この発明によれば、同一のポンプ回路を並列に配置したモジュール構成により複数のポンプ回路が供給されるので、例えば、全体の基板バイアス電圧供給能力が異なるモジュール構成の複数のポンプ回路をいくつか用意しておき、メモリのサイズに応じて適切なモジュールを選択することができる。
【００４２】つぎの発明にかかる基板バイアス電圧発生回路にあっては、基板バイアス電圧が所定の電圧範囲内にあることを検知して検知信号を出力する複数のディテクタ回路と、前記検知信号に応じて起動する一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づいて基板バイアス電圧を生成するとともに、前記検知信号に応じて、自己を構成する半導体素子の一部またはすべての電源電圧を切り換える一つのポンプ回路と、を備えたことを特徴とする。
【００４３】この発明によれば、一つのポンプ回路において、複数の異なる検知信号に応じて、自己を構成する半導体素子の一部またはすべてに供給される電源電圧の切り換えをおこなうので、これにより基板バイアス電圧の供給能力を変えることができる。
【００４４】つぎの発明にかかる基板バイアス電圧発生回路にあっては、上記発明において、前記複数のディテクタ回路は、一つのトリミング回路を共有して接続していることを特徴とする。
【００４５】この発明によれば、複数のディテクタ回路は、一つのトリミング回路を共有して接続しているので、各ディテクタ回路ごとに異なるトリミング回路を備える必要がなくなる。
【００４６】
【発明の実施の形態】以下に、この発明にかかる基板バイアス電圧発生回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００４７】実施の形態１．まず、実施の形態１にかかる基板バイアス電圧発生回路について説明する。図１は、実施の形態１にかかる基板バイアス電圧発生回路の概略構成を示すブロック図である。図１に示す基板バイアス電圧発生回路は、ＶＢＢ電圧が第１の基準値より大きいことを自己検知する第１のディテクタ回路１１と、第１のディテクタ回路１１により出力された第１のディテクタ信号に応じて、起動状態にアクティブされる第１のリングオシレータ１２と、ＶＢＢ電圧が第２の基準値より大きいことを自己検知する第２のディテクタ回路２１と、第１のディテクタ信号と第２のディテクタ回路２１により出力された第２のディテクタ信号とに応じて、第１の基準値以下でかつ第２の基準値以上のときに起動状態にアクティブされる第２のリングオシレータ２２と、を備えている。
【００４８】また、図１に示す基板バイアス電圧発生回路は、第１のリングオシレータ１２から出力された発振電圧（以下、第１のポンピング電圧と称する。）と、第２のリングオシレータ２２から出力された発振電圧（以下、第２のポンピング電圧と称する。）とを入力し、上記第１のディテクタ信号が入力された場合に選択的に上記第１のポンピング電圧を出力して上記第１のディテクタ信号が入力されない場合には選択的に上記第２のポンピング電圧を出力するセレクタ３０を備えている。また、セレクタ３０から出力されたポンピング電圧に基づいて、ＶＢＢ電圧を生成するポンプ回路４０を備えている。
【００４９】すなわち、実施の形態１にかかる基板バイアス電圧発生回路は、一つのポンプ回路４０を共用し、そのポンプ回路４０に入力されるポンピング電圧を、ＶＢＢ電圧の値に応じて決定するものである。
【００５０】つぎに、実施の形態１にかかる基板バイアス電圧発生回路の動作について説明する。図２は、実施の形態１にかかる基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路において、第１のディテクタ回路１１と第２のディテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の検知がおこなわれる（ステップＳ１０１）。
【００５１】第１のディテクタ回路１１において、入力されたＶＢＢ電圧が第１の基準値（例えば、−０．８Ｖ）より大きいことが検知されると（ステップＳ１０２肯定）、第１のディテクタ回路１１は、第１のディテクタ信号を出力する。この第１のディテクタ信号は、第１のリングオシレータ１２に入力され、第１のリングオシレータ１２を起動状態にアクティブする（ステップＳ１０３）。なお、この際、第２のリングオシレータ２２は、停止状態である非アクティブ状態にされる。
【００５２】これにより、第１のリングオシレータ１２の出力、すなわち第１のポンピング電圧がセレクタ３０に入力される。セレクタ３０は、第１のディテクタ信号が入力されることにより、第１のポンピング電圧を選択的にポンプ回路４０に入力する（ステップＳ１０４）。そして、ポンプ回路４０は、この第１のポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ１０８）、ＶＢＢ電圧を生成する（ステップＳ１０９）。特に、上記したステップＳ１０２〜Ｓ１０４、Ｓ１０８およびＳ１０９の処理の流れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイアス電圧の高い供給能力を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給することができることを意味する。
【００５３】一方、第２のディテクタ回路２１において、入力されたＶＢＢ電圧が第２の基準値（例えば、−１．０Ｖ）より大きいことが検知されると、第２のディテクタ回路２１は、第２のディテクタ信号を出力する。この場合、上記第１のディテクタ信号は検知状態を示さないため、その検知状態を示さない第１のディテクタ信号と検知状態を示す第２のディテクタ信号とによって、入力されたＶＢＢ電圧が第１の基準値より小さくかつ第２の基準値より大きいことがわかる（ステップＳ１０２否定、ステップＳ１０５肯定）。
【００５４】そして、この検知状態を示す第２のディテクタ信号と検知状態を示さない第１のディテクタ信号とは、第２のリングオシレータ２２に入力され、第２のリングオシレータ２２を起動状態にアクティブする（ステップＳ１０６）。なお、この際、第１のリングオシレータ１２は、停止状態である非アクティブ状態にされる。
【００５５】これにより、第２のリングオシレータ２２の出力、すなわち第２のポンピング電圧がセレクタ３０に入力される。セレクタ３０は、第１のディテクタ信号を入力していない状態にあるため、第２のポンピング電圧を選択的にポンプ回路４０に入力する（ステップＳ１０７）。そして、ポンプ回路４０は、この第２のポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ１０８）ＶＢＢ電圧を生成する（ステップＳ１０９）。特に、上記したステップＳ１０２、Ｓ１０５〜Ｓ１０９の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖに近づいてきて高い供給能力を必要としなくなったときやメモリが動作していないときのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧を生成して素早く供給することができることを意味する。
【００５６】入力されたＶＢＢ電圧が第２の基準値よりも小さい場合には（ステップＳ１０５否定）、第１のリングオシレータ１２および第２のリングオシレータ２２は、ともに停止状態である非アクティブ状態にされる（ステップＳ１１０）。これにともない、ポンプ回路４０もまた停止状態である非アクティブ状態にされる（ステップＳ１１１）。
【００５７】以上に説明したとおり、実施の形態１にかかる基板バイアス電圧発生回路によれば、ＶＢＢの電圧レベルを検知して、リングオシレータとポンプ回路を動作させたり停止したりしているので、ＶＢＢ電圧をメモリの基板に供給しすぎることがなくなる。また、一つのポンプ回路を共有しているので、従来の複数のポンプ回路を備えた構成と比較して、回路の面積を縮小化することができる。なお、実施の形態１にかかる基板バイアス電圧発生回路では、セレクタを新たに設ける必要があるが、セレクタはポンプ回路と比べて十分回路規模が小さいので特に問題にはならない。
【００５８】なお、ポンプ回路４０は、図２３に示した従来のスタンバイ用ポンプ回路１２２よりも回路規模が大きいので消費電流は大きくなるが、供給能力が大きくなる分、動作を遅くすることができるので、消費電流は従来と同程度である。
【００５９】さらに、実施の形態１にかかる基板バイアス電圧発生回路では、ＶＢＢ電圧を自己検知した結果に基づいて再帰的にＶＢＢ電圧を生成しているので、三つ以上のディテクタ回路、すなわち三つ以上の基準値（検知レベル）を有することで、ＶＢＢ電圧のフィードバック生成をより細かく制御することができる。
【００６０】実施の形態２．つぎに、実施の形態２にかかる基板バイアス電圧発生回路について説明する。図３は、実施の形態２にかかる基板バイアス電圧発生回路の概略構成を示すブロック図である。なお、図１と共通する部分については同一符号を付して、その説明を省略する。
【００６１】図３に示す基板バイアス電圧発生回路において、図１と異なる点は、リングオシレータを一つとし、新たに分周器２３を設けたことである。すなわち、リングオシレータ１３を共有し、セレクタ３０は、リングオシレータ１３から出力された第１のポンピング電圧を入力するとともに、第１のポンピング電圧を分周器２３に入力することで周期を遅くした電圧を第２のポンピング電圧として入力する。また、リングオシレータ１３のアクティブ制御と分周器２３を経由するか否かの制御をおこなうために、ＮＯＲゲートＧ１１と、インバータＧ１２およびＧ１４と、ＮＡＮＤゲートＧ１３が設けられている。
【００６２】つぎに、実施の形態２にかかる基板バイアス電圧発生回路の動作について説明する。図４は、実施の形態２にかかる基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路において、第１のディテクタ回路１１と第２のディテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の検知がおこなわれる（ステップＳ２０１）。
【００６３】第１のディテクタ回路１１において、入力されたＶＢＢ電圧が第１の基準値（例えば、−０．８Ｖ）より大きいことが検知されると（ステップＳ２０２肯定）、第１のディテクタ回路１１は、論理レベル“Ｈ”の第１のディテクタ信号を出力する。この第１のディテクタ信号は、ＮＯＲゲートＧ１１の入力端子の一方に入力される。ここで、ＮＯＲゲートＧ１１は、他方の入力端子の信号状態に関係なく、論理レベル“Ｌ”の信号を出力する。この論理レベル“Ｌ”の信号は、インバータＧ１２において反転され、リングオシレータ１３に入力される。これにより、リングオシレータ１３は起動状態にアクティブされる（ステップＳ２０３）。
【００６４】よって、リングオシレータ１３の出力、すなわち第１のポンピング電圧がセレクタ３０に入力される。セレクタ３０は、第１のディテクタ信号が入力されることにより、第１のポンピング電圧を選択的にポンプ回路４０に入力する（ステップＳ２０４）。そして、ポンプ回路４０は、この第１のポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ２０９）、ＶＢＢ電圧を生成する（ステップＳ２１０）。特に、上記したステップＳ２０２〜Ｓ２０４、Ｓ２０９およびＳ２１０の処理の流れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイアス電圧の高い供給能力を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給することができることを意味する。
【００６５】一方、第２のディテクタ回路２１において、入力されたＶＢＢ電圧が第２の基準値（例えば、−１．０Ｖ）より大きいことが検知されると、第２のディテクタ回路２１は、論理レベル“Ｈ”の第２のディテクタ信号を出力する（ステップＳ２０２否定、ステップＳ２０５肯定）。この第２のディテクタ信号は、ＮＯＲゲートＧ１１の入力端子の他方とＮＡＮＤゲートＧ１３の入力端子の一方に入力される。ここで、ＮＯＲゲートＧ１１は、一方の入力端子の信号状態に関係なく、論理レベル“Ｌ”の信号を出力する。この論理レベル“Ｌ”の信号は、インバータＧ１２において反転され、リングオシレータ１３に入力される。これにより、リングオシレータ１３は起動状態にアクティブされる（ステップＳ２０６）。
【００６６】また、ＮＡＮＤゲートＧ１３は、入力端子の他方にリングオシレータ１３の出力、すなわち第１のポンピング電圧を入力しているが、入力端子の一方が、論理ベル“Ｈ”を入力しているために、その第１のポンピング電圧を反転した電圧を順次出力する。この出力は、インバータＧ１４において反転されるため、分周器２３には第１のポンピング状態と同一の位相の電圧が入力される（ステップＳ２０７）。
【００６７】分周器２３では、第１のポンピング電圧を、実施の形態１において説明した第２のリングオシレータ２２において出力される第２のポンピング電圧と同等の周期に遅延させ、セレクタ３０に入力する。
【００６８】セレクタ３０は、第１のディテクタ信号が入力されていないため、第２のポンピング電圧を選択的にポンプ回路４０に入力する（ステップＳ２０８）。そして、ポンプ回路４０は、この第２のポンピング電圧の入力に応じて、起動状態にアクティブされ（ステップＳ２０９）、ＶＢＢ電圧を生成する（ステップＳ２１０）。特に、上記したステップＳ２０２、Ｓ２０５〜Ｓ２１０の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖに近づいてきて高い供給能力を必要としなくなったときやメモリが動作していないときのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧を生成して素早く供給することができることを意味する。
【００６９】入力されたＶＢＢ電圧が第２の基準値よりも小さい場合には（ステップＳ２０５否定）、リングオシレータ１３は、停止状態である非アクティブ状態にされる（ステップＳ２１１）。また、これにともない、ポンプ回路４０もまた停止状態である非アクティブ状態にされる（ステップＳ２１２）。
【００７０】以上に説明したとおり、実施の形態２にかかる基板バイアス電圧発生回路によれば、リングオシレータと分周器の構成で、実施の形態１に示した第１のリングオシレータと第２のリングオシレータと同等の機能を有することができるので、実施の形態１による効果を享受することができるとともに、リングオシレータが比較的サイズの小さな分周器に置き換わった差の分だけ回路面積を縮小することができる。また、回路数を減らしたことで、設計期間の短縮が可能となる。
【００７１】実施の形態３．つぎに、実施の形態３にかかる基板バイアス電圧発生回路について説明する。図５は、実施の形態３にかかる基板バイアス電圧発生回路の概略構成を示すブロック図である。なお、図１と共通する部分については同一符号を付して、その説明を省略する。
【００７２】図５に示す基板バイアス電圧発生回路において、図１と異なる点は、リングオシレータを一つとし、そのリングオシレータ１０内において第１のディテクタ信号および第２のディテクタ信号に応じたポンピング電圧のチューニングをおこなうことである。よって、リングオシレータ１０の内部構造にも特徴を有している。
【００７３】図６は、実施の形態３にかかる基板バイアス電圧発生回路のリングオシレータ１０の回路図である。図６において、リングオシレータ１０は、第１のディテクタ信号と第２のディテクタ信号を入力するＮＯＲゲートＧ２１と、ＮＯＲゲートＧ２１の出力を順次反転するインバータＧ２２およびＧ２３と、インバータＧ２３の出力を入力端子の一方に入力するＮＡＮＤゲートＧ２４と、を備えている。
【００７４】また、リングオシレータ１０は、複数のインバータの直列接続により構成される初期遅延段と、ｍ個のインバータの直列接続により構成されかつ初期遅延段に直列に接続される第１の遅延段と、ｎ個のインバータの直列接続により構成されかつ第１の遅延段に直列に接続される第２の遅延段と、ＮＡＮＤゲートＧ２４の出力と初期遅延段の出力とに基づいて、ＶＢＢ電圧を生成する出力段と、を備えている。
【００７５】さらに、第１の遅延段の出力と第２の遅延段の出力を入力し、上記第１のディテクタ信号が入力された場合に選択的に第１の遅延段の出力を出力して上記第１のディテクタ信号が入力されない場合には選択的に第２の遅延段の出力を出力するセレクタ３０を備えている。
【００７６】すなわち、第１のディテクタ回路１１において第１のディテクタ信号が出力された際には、ｍ個のインバータによる遅延によって定まる周期のポンピング電圧が生成され、第２のディテクタ回路２１において第２のディテクタ信号が出力された際には、ｍ＋ｎ個のインバータによる遅延によって定まる周期のポンピング電圧が生成される。これは、実施の形態２と同様の作用を実現することを意味する。
【００７７】つぎに、実施の形態３にかかる基板バイアス電圧発生回路の動作について説明する。図７は、実施の形態３にかかる基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路において、第１のディテクタ回路１１と第２のディテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の検知がおこなわれる（ステップＳ３０１）。
【００７８】第１のディテクタ回路１１において、入力されたＶＢＢ電圧が第１の基準値（例えば、−０．８Ｖ）より大きいことが検知されると（ステップＳ３０２肯定）、第１のディテクタ回路１１は、論理レベル“Ｈ”の第１のディテクタ信号を出力する。この第１のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされるとともに、セレクタ３０によって第１の遅延段の出力がフィードバックされる（ステップＳ３０３）。
【００７９】よって、ｍ個のインバータの直列接続によって定まる周期によりポンピング電圧が生成され、このポンピング電圧はポンプ回路４０に入力される（ステップＳ３０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ３０７）、ＶＢＢ電圧を生成する（ステップＳ３０８）。特に、上記したステップＳ３０２、Ｓ３０３、Ｓ３０６〜Ｓ３０８の処理の流れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイアス電圧の高い供給能力を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給することができることを意味する。
【００８０】一方、第２のディテクタ回路２１において、入力されたＶＢＢ電圧が第２の基準値（例えば、−１．０Ｖ）より大きいことが検知されると、第２のディテクタ回路２１は、論理レベル“Ｈ”の第２のディテクタ信号を出力する（ステップＳ３０２否定、ステップＳ３０４肯定）。この第２のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされるとともに、セレクタ３０によって第２の遅延段の出力がフィードバックされる（ステップＳ３０５）。
【００８１】よって、ｍ＋ｎ個のインバータの直列接続によって定まる周期によりポンピング電圧が生成され、このポンピング電圧はポンプ回路４０に入力される（ステップＳ３０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ３０７）、ＶＢＢ電圧を生成する（ステップＳ３０８）。特に、上記したステップＳ３０２、Ｓ３０４〜Ｓ３０８の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖに近づいてきて高い供給能力を必要としなくなったときやメモリが動作していないときのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧を生成して素早く供給することができることを意味する。
【００８２】入力されたＶＢＢ電圧が第２の基準値よりも小さい場合には（ステップＳ３０４否定）、リングオシレータ１０は、停止状態である非アクティブ状態にされる（ステップＳ３０９）。また、これにともない、ポンプ回路４０もまた停止状態である非アクティブ状態にされる（ステップＳ３１０）。
【００８３】以上に説明したとおり、実施の形態３にかかる基板バイアス電圧発生回路によれば、リングオシレータ１０内に発振周波数（遅延量）のチューニング機構、特に遅延段を構成するインバータの数の変更をおこなう機構を設けることで、実施の形態２に示した作用を実現することができるので、実施の形態２による効果を享受することができる。
【００８４】実施の形態４．つぎに、実施の形態４にかかる基板バイアス電圧発生回路について説明する。実施の形態４にかかる基板バイアス電圧発生回路は、図５に示したリングオシレータの他の例を示すものである。よって、以下においては、リングオシレータの回路構成について説明する。
【００８５】図８は、実施の形態４にかかる基板バイアス電圧発生回路のリングオシレータ１０の回路図である。なお、図６と共通する部分については同一符号を付して、その説明を省略する。図８において、図６と異なる点は、ＮＯＲゲートＧ２１の出力を信号Ａとし、インバータＧ２２の出力を信号Ｂとし、信号Ｄとする第１のディテクタ信号を反転してその結果を信号ＣとするインバータＧ２５を備えたことである。
【００８６】また、図６に示したセレクタ３０を排除し、第１の遅延段および第２の遅延段に置換される遅延段として、複数の遅延ブロックＱ１〜Ｑｎを備えた点も異なる。遅延ブロックＱ１は、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１とが相補接続されることによりインバータを構成している。また、ＰＭＯＳトランジスタＱｐ１のソース側には、互いのドレイン同士およびソース同士を接続したＰＭＯＳトランジスタＱＡｐ１とＱＢｐ１が設けられ、ＮＭＯＳトランジスタＱｎ１のソース側には、互いのドレイン同士およびソース同士を接続したＮＭＯＳトランジスタＱＡｎ１とＱＢｎ１が設けられている。
【００８７】ＰＭＯＳトランジスタＱＡｐ１は、上記した信号Ａをゲートに入力し、ＰＭＯＳトランジスタＱＢｐ１は、ゲートに上記した信号Ｃを入力している。また、ＮＭＯＳトランジスタＱＡｎ１は、上記した信号Ｂをゲートに入力し、ＮＭＯＳトランジスタＱＢｎ１は、ゲートに上記した信号Ｄを入力している。なお、その他の遅延ブロックＱｎ等についても同様の構成である。
【００８８】すなわち、図８に示すリングオシレータ１０は、電流制限型のリングオシレータであり、各遅延ブロックは、信号Ａ〜Ｄの論理状態に応じて、通電する電流量が制御される。この通電量の制御は、発振周波数（遅延量）の制御を意味する。特に、ここでは、第１のディテクタ信号が出力された際には、各遅延ブロックにおいて、ＰＭＯＳトランジスタＱＡｐ１およびＮＭＯＳトランジスタＱＡｎ１（以下、これらを単にＭＯＳトランジスタＱＡと称する。）と、ＰＭＯＳトランジスタＱＢｐ１およびＮＭＯＳトランジスタＱＢｎ１（以下、これらを単にＭＯＳトランジスタＱＢと称する。）とがすべてＯＮ状態にされる。
【００８９】一方、第２のディテクタ信号が出力された際には、各遅延ブロックにおいて、ＰＭＯＳトランジスタＱＡｐ１およびＮＭＯＳトランジスタＱＡｎ１（以下、これらを単にＭＯＳトランジスタＱＡと称する。）がＯＮ状態にされ、ＰＭＯＳトランジスタＱＢｐ１およびＮＭＯＳトランジスタＱＢｎ１（以下、これらを単にＭＯＳトランジスタＱＢと称する。）とがＯＦＦ状態にされる。すなわち、第２のディテクタ信号が出力された際には、第１のディテクタ信号が出力された際と比較して、各遅延ブロックにおいて電流が制限されることになり、遅延が大きくなる。これは、実施の形態２と同等の作用を実現することを意味する。
【００９０】つぎに、実施の形態４にかかる基板バイアス電圧発生回路の動作について説明する。図９は、実施の形態４にかかる基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路において、第１のディテクタ回路１１と第２のディテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の検知がおこなわれる（ステップＳ４０１）。
【００９１】第１のディテクタ回路１１において、入力されたＶＢＢ電圧が第１の基準値（例えば、−０．８Ｖ）より大きいことが検知されると（ステップＳ４０２肯定）、第１のディテクタ回路１１は、論理レベル“Ｈ”の第１のディテクタ信号を出力する。この第１のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされる。また、論理レベル“Ｈ”の第１のディテクタ信号は、信号Ａ、Ｂ、Ｃ、Ｄを順に、論理レベル“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”にする。これは、各遅延ブロック内のＭＯＳトランジスタＱＡおよびＱＢをすべてＯＮ状態にすることを表わす（ステップＳ４０３）。
【００９２】よって、各遅延ブロック内のＭＯＳトランジスタＱＡおよびＱＢがすべてＯＮ状態となった場合の電流制限により発振周波数（遅延量）が決定し、決定した発振周波数（遅延量）に基づいてポンピング電圧が生成される。このポンピング電圧はポンプ回路４０に入力される（ステップＳ４０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ４０７）、ＶＢＢ電圧を生成する（ステップＳ４０８）。特に、上記したステップＳ４０２、Ｓ４０３、Ｓ４０６〜Ｓ４０８の処理の流れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイアス電圧の高い供給能力を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給することができることを意味する。
【００９３】一方、第２のディテクタ回路２１において、入力されたＶＢＢ電圧が第２の基準値（例えば、−１．０Ｖ）より大きいことが検知されると、第２のディテクタ回路２１は、論理レベル“Ｈ”の第２のディテクタ信号を出力する（ステップＳ４０２否定、ステップＳ４０４肯定）。この第２のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされる。なお、ここで、第１のディテクタ信号は論理レベル“Ｌ”である。また、論理レベル“Ｈ”の第２のディテクタ信号と論理レベル“Ｌ”の第１のディテクタ信号は、信号Ａ、Ｂ、Ｃ、Ｄを順に、論理レベル“Ｌ”、“Ｈ”、“Ｈ”、“Ｌ”にする。これは、各遅延ブロック内のＭＯＳトランジスタＱＡをＯＮ状態にして、ＭＯＳトランジスタＱＢをＯＦＦ状態にすることを表わす（ステップＳ４０５）。
【００９４】よって、各遅延ブロック内のＭＯＳトランジスタＱＡのみがＯＮ状態となった場合の電流制限により発振周波数（遅延量）が決定し、決定した発振周波数（遅延量）に基づいてポンピング電圧が生成される。このポンピング電圧はポンプ回路４０に入力される（ステップＳ４０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ４０７）、ＶＢＢ電圧を生成する（ステップＳ４０８）。特に、上記したステップＳ４０２、Ｓ４０４〜Ｓ４０８の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖに近づいてきて高い供給能力を必要としなくなったときやメモリが動作していないときのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧を生成して素早く供給することができることを意味する。
【００９５】入力されたＶＢＢ電圧が第２の基準値よりも小さい場合には（ステップＳ４０４否定）、リングオシレータ１０は、停止状態である非アクティブ状態にされる（ステップＳ４０９）。また、これにともない、ポンプ回路４０もまた停止状態である非アクティブ状態にされる（ステップＳ４１０）。
【００９６】以上に説明したとおり、実施の形態４にかかる基板バイアス電圧発生回路によれば、リングオシレータ１０内に発振周波数（遅延量）のチューニング機構、特に遅延段の電流制限をおこなうＭＯＳトランジスタをＯＮ／ＯＦＦ制御する機構を設けることで、実施の形態２に示した作用を実現することができるので、実施の形態２による効果を享受することができる。
【００９７】実施の形態５．つぎに、実施の形態５にかかる基板バイアス電圧発生回路について説明する。実施の形態５にかかる基板バイアス電圧発生回路は、図８に示した電流制限型のリングオシレータの他の例を示すものである。よって、以下においては、リングオシレータの回路構成について説明する。
【００９８】図１０（ａ）は、実施の形態５にかかる基板バイアス電圧発生回路のリングオシレータ１０の回路図である。なお、図８と共通する部分については同一符号を付して、その説明を省略する。図１０（ａ）において、図８と異なる点は、インバータＧ２５を排除し、遅延ブロックＱ１〜Ｑｎの内部構成を変更したことである。
【００９９】図１０（ａ）に示す遅延ブロックＱ１は、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１とが相補接続されることによりインバータを構成している。また、ＰＭＯＳトランジスタＱｐ１のソース側には、ＰＭＯＳトランジスタＱＡｐ１が設けられ、ＮＭＯＳトランジスタＱｎ１のソース側には、ＮＭＯＳトランジスタＱＡｎ１が設けられている。そして、ＰＭＯＳトランジスタＱＡｐ１およびＮＭＯＳトランジスタＱＡｎ１は、ともに信号Ｅをゲートに入力している。なお、その他の遅延ブロックＱｎ等についても同様の構成である。
【０１００】ここで、信号Ｅは、図１０（ｂ）に示すように、第１のディテクタ信号と第２のディテクタ信号を入力する定電圧発生回路によって生成される。特に、図１０（ｂ）に示す定電圧発生回路は、第２のディテクタ信号が論理レベル“Ｈ”である場合よりも、第１のディテクタ信号が論理レベル“Ｈ”である場合に、信号Ｅをより高い電圧値として出力する。
【０１０１】すなわち、図１０（ａ）に示すリングオシレータ１０は、第２のディテクタ信号が出力された際に、各遅延ブロックを、第１のディテクタ信号が出力された際よりも、大きく電流制限し、遅延を大きくする。これは、実施の形態２と同等の作用を実現することを意味する。
【０１０２】つぎに、実施の形態５にかかる基板バイアス電圧発生回路の動作について説明する。図１１は、実施の形態５にかかる基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路において、第１のディテクタ回路１１と第２のディテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の検知がおこなわれる（ステップＳ５０１）。
【０１０３】第１のディテクタ回路１１において、入力されたＶＢＢ電圧が第１の基準値（例えば、−０．８Ｖ）より大きいことが検知されると（ステップＳ５０２肯定）、第１のディテクタ回路１１は、論理レベル“Ｈ”の第１のディテクタ信号を出力する。この第１のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされる。また、論理レベル“Ｈ”の第１のディテクタ信号は、電圧発生回路において、電圧Ａの信号Ｅを生成させる。但し、電圧Ａは、第２のディテクタ信号が論理レベル“Ｈ”である場合の電圧Ｂよりも大きな値である。そして、この電圧Ａの信号Ｅは、ＭＯＳトランジスタＱＡのゲートに入力される（ステップＳ５０３）。
【０１０４】よって、各遅延ブロックは、ＭＯＳトランジスタＱＡがゲートに電圧Ａを入力した場合の電流制限によって発振周波数（遅延量）を決定し、決定した発振周波数（遅延量）に基づいてポンピング電圧が生成される。このポンピング電圧はポンプ回路４０に入力される（ステップＳ５０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ５０７）、ＶＢＢ電圧を生成する（ステップＳ５０８）。特に、上記したステップＳ５０２、Ｓ５０３、Ｓ５０６〜Ｓ５０８の処理の流れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイアス電圧の高い供給能力を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給することができることを意味する。
【０１０５】一方、第２のディテクタ回路２１において、入力されたＶＢＢ電圧が第２の基準値（例えば、−１．０Ｖ）より大きいことが検知されると、第２のディテクタ回路２１は、論理レベル“Ｈ”の第２のディテクタ信号を出力する（ステップＳ５０２否定、ステップＳ５０４肯定）。この第２のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされる。また、論理レベル“Ｈ”の第２のディテクタ信号は、電圧発生回路において、電圧Ｂの信号Ｅを生成させる。但し、電圧Ｂは、第１のディテクタ信号が論理レベル“Ｈ”である場合の電圧Ａよりも小さな値である。そして、この電圧Ｂの信号Ｅは、ＭＯＳトランジスタＱＡのゲートに入力される（ステップＳ５０５）。
【０１０６】よって、各遅延ブロックは、ＭＯＳトランジスタＱＡのゲートに電圧Ｂが入力された場合の電流制限によって発振周波数（遅延量）を決定し、決定した発振周波数（遅延量）に基づいてポンピング電圧が生成される。このポンピング電圧はポンプ回路４０に入力される（ステップＳ５０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ５０７）、ＶＢＢ電圧を生成する（ステップＳ５０８）。特に、上記したステップＳ５０２、Ｓ５０４〜Ｓ５０８の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖに近づいてきて高い供給能力を必要としなくなったときやメモリが動作していないときのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧を生成して素早く供給することができることを意味する。
【０１０７】入力されたＶＢＢ電圧が第２の基準値よりも小さい場合には（ステップＳ５０４否定）、リングオシレータ１０は、停止状態である非アクティブ状態にされる（ステップＳ５０９）。また、これにともない、ポンプ回路４０もまた停止状態である非アクティブ状態にされる（ステップＳ５１０）。
【０１０８】以上に説明したとおり、実施の形態５にかかる基板バイアス電圧発生回路によれば、リングオシレータ１０内に発振周波数（遅延量）のチューニング機構、特に遅延段の電流制限をおこなうＭＯＳトランジスタのゲート電圧値を制御する機構を設けることで、実施の形態２に示した作用を実現することができるので、実施の形態２による効果を享受することができる。
【０１０９】実施の形態６．つぎに、実施の形態６にかかる基板バイアス電圧発生回路について説明する。実施の形態６にかかる基板バイアス電圧発生回路は、図５に示したリングオシレータの他の例を示すものである。よって、以下においては、リングオシレータの回路構成について説明する。
【０１１０】図１２は、実施の形態６にかかる基板バイアス電圧発生回路のリングオシレータ１０の回路図である。なお、図６と共通する部分については同一符号を付して、その説明を省略する。図１２において、図６と異なる点は、信号Ｊとする第２のディテクタ信号を反転してその結果を信号ＦとするインバータＧ２６を備えたことである。
【０１１１】また、図６に示したセレクタ３０を排除し、第１の遅延段および第２の遅延段に置換される遅延段として、複数の遅延ブロックＱ１〜Ｑｎを備えた点も異なる。遅延ブロックＱ１は、初期遅延段に直列に接続されるインバータＤ１と、電源線側のキャパシタとして機能するＰＭＯＳトランジスタＣＡｐ１と、ＰＭＯＳトランジスタＣＡｐ１をインバータＤ１の出力に接続するためのスイッチング手段として機能するＰＭＯＳトランジスタＳｐ１と、接地線側のキャパシタとして機能するＮＭＯＳトランジスタＣＡｎ１と、ＮＭＯＳトランジスタＣＡｎ１をインバータＤ１の出力に接続するためのスイッチング手段として機能するＰＭＯＳトランジスタＳｎ１と、を備えている。そして、ＰＭＯＳトランジスタＳｐ１は、上記した信号Ｆをゲートに入力し、ＮＭＯＳトランジスタＳｎ１は、上記した信号Ｊをゲートに入力している。
【０１１２】すなわち、図１２に示すリングオシレータ１０は、第２のディテクタ信号が出力された際に、ＰＭＯＳトランジスタＳｐ１およびＮＭＯＳトランジスタＳｎ１をともにＯＮ状態にし、インバータＤ１の出力に、ＰＭＯＳトランジスタＣＡｐ１とＮＭＯＳトランジスタＣＡｎ１分のゲート容量値を付加する。すなわち、付加された容量値分だけ充放電が必要となり、結果的に遅延ブロックＱ１の遅延量を増加させることになる。その他の遅延ブロックＱｎ等についても同様の構成である。これは、実施の形態２と同等の作用を実現することを意味する。
【０１１３】つぎに、実施の形態６にかかる基板バイアス電圧発生回路の動作について説明する。図１３は、実施の形態６にかかる基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路において、第１のディテクタ回路１１と第２のディテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の検知がおこなわれる（ステップＳ６０１）。
【０１１４】第１のディテクタ回路１１において、入力されたＶＢＢ電圧が第１の基準値（例えば、−０．８Ｖ）より大きいことが検知されると（ステップＳ６０２肯定）、第１のディテクタ回路１１は、論理レベル“Ｈ”の第１のディテクタ信号を出力する。この第１のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされる（ステップＳ６０３）。
【０１１５】すなわち、信号Ｆは論理レベル“Ｈ”となり、信号Ｊは論理レベル“Ｌ”となるため、ＰＭＯＳトランジスタＳｐ１〜ＳｐｎおよびＮＭＯＳトランジスタＳｎ１〜ＳｎｎはすべてＯＦＦ状態となり、インバータＤ１〜Ｄｎの出力には、ＰＭＯＳトランジスタＣＡｐ１〜ＣＡｐｎとＮＭＯＳトランジスタＣＡｎ１〜ＣＡｎｎ分のゲート容量値は付加されない。よって、インバータＤ１〜Ｄｎよって定まる発振周波数（遅延量）に基づいてポンピング電圧が生成される。このポンピング電圧はポンプ回路４０に入力される（ステップＳ６０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ６０７）、ＶＢＢ電圧を生成する（ステップＳ６０８）。
【０１１６】特に、上記したステップＳ６０２、Ｓ６０３、Ｓ６０６〜Ｓ６０８の処理の流れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイアス電圧の高い供給能力を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給することができることを意味する。
【０１１７】一方、第２のディテクタ回路２１において、入力されたＶＢＢ電圧が第２の基準値（例えば、−１．０Ｖ）より大きいことが検知されると、第２のディテクタ回路２１は、論理レベル“Ｈ”の第２のディテクタ信号を出力する（ステップＳ６０２否定、ステップＳ６０４肯定）。この第２のディテクタ信号は、リングオシレータ１０に入力される。すなわち、信号Ｆは論理レベル“Ｌ”となり、信号Ｊは論理レベル“Ｈ”となるため、ＰＭＯＳトランジスタＳｐ１〜ＳｐｎおよびＮＭＯＳトランジスタＳｎ１〜ＳｎｎはすべてＯＮ状態となり、インバータＤ１〜Ｄｎの出力には、ＰＭＯＳトランジスタＣＡｐ１〜ＣＡｐｎとＮＭＯＳトランジスタＣＡｎ１〜ＣＡｎｎ分のゲート容量値が付加される（ステップＳ６０５）。よって、インバータＤ１〜Ｄｎと上記ゲート容量値によって定まる遅延量に基づいてポンピング電圧が生成される。このポンピング電圧はポンプ回路４０に入力される（ステップＳ６０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ６０７）、ＶＢＢ電圧を生成する（ステップＳ６０８）。
【０１１８】特に、上記したステップＳ６０２、Ｓ６０４〜Ｓ６０８の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖに近づいてきて高い供給能力を必要としなくなったときやメモリが動作していないときのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧を生成して素早く供給することができることを意味する。
【０１１９】入力されたＶＢＢ電圧が第２の基準値よりも小さい場合には（ステップＳ６０４否定）、リングオシレータ１０は、停止状態である非アクティブ状態にされる（ステップＳ６０９）。また、これにともない、ポンプ回路４０もまた停止状態である非アクティブ状態にされる（ステップＳ６１０）。
【０１２０】以上に説明したとおり、実施の形態６にかかる基板バイアス電圧発生回路によれば、リングオシレータ１０内に発振周波数（遅延量）のチューニング機構、特にキャパシタの付加制御をおこなう機構を設けることで、実施の形態２に示した作用を実現することができるので、実施の形態２による効果を享受することができる。
【０１２１】実施の形態７．つぎに、実施の形態７にかかる基板バイアス電圧発生回路について説明する。実施の形態７にかかる基板バイアス電圧発生回路は、図１２に示したリングオシレータの他の例を示すものである。よって、以下においては、リングオシレータの回路構成について説明する。
【０１２２】図１４は、実施の形態７にかかる基板バイアス電圧発生回路のリングオシレータ１０の回路図である。なお、図１２と共通する部分については同一符号を付して、その説明を省略する。図１４において、図１２と異なる点は、最終の遅延ブロックＱｎの出力部に、ＬＴ（レーザトリミング）ブロックを設けたことである。
【０１２３】図１２において、ＬＴ（レーザトリミング）ブロックは、電源線側のキャパシタとして機能するＰＭＯＳトランジスタＣＢｐ１と、ＰＭＯＳトランジスタＣＢｐ１を遅延ブロックＱｎの出力部に接続するためのヒューズＦＡ１と、接地線側のキャパシタとして機能するＮＭＯＳトランジスタＣＢｎ１と、ＮＭＯＳトランジスタＣＢｎ１を遅延ブロックＱｎの出力部に接続するためのヒューズＦＢ１と、を備えている。
【０１２４】すなわち、図１２に示すリングオシレータ１０は、ＬＴブロックのヒューズをＬＴブロー方式により切断することで、遅延ブロックＱｎの出力部に付加するゲート容量値を減少させることができる。これは、実施の形態６の作用に加えて、遅延段の遅延量を調整したい場合に有効となる。なお、ＬＴブロックを構成するＬＴ段は、図示するように複数設けることができる。
【０１２５】上記したＬＴブロー処理は、実施の形態６の共通の構成部分の動作とは別タイミングによっておこなわれるために、実施の形態７にかかる基板バイアス電圧発生回路の動作については省略する。
【０１２６】以上に説明したとおり、実施の形態７にかかる基板バイアス電圧発生回路によれば、リングオシレータ１０内に発振周波数（遅延量）のチューニング機構、特にキャパシタの付加制御をおこなう機構を設け、さらにＬＴブロックを備えて、実施の形態２に示した作用を実現することができるので、実施の形態２による効果を享受することができる。特に、ＬＴブロックの実装は、ＶＢＢ電圧の供給能力が大きすぎてメモリの基板に与える電圧が低くなりすぎる場合や、ＶＢＢ電圧の供給能力が足りなくてメモリの基板に与える電圧を低くすることができない場合などにより、これまで不良品とみなされていた基板バイアス電圧発生回路またはそれを実装したチップを救済することができ、歩留まりを向上させることができる。
【０１２７】実施の形態８．つぎに、実施の形態８にかかる基板バイアス電圧発生回路について説明する。実施の形態８にかかる基板バイアス電圧発生回路は、図５に示したリングオシレータの他の例を示すものである。よって、以下においては、リングオシレータの回路構成について説明する。
【０１２８】図１５は、実施の形態８にかかる基板バイアス電圧発生回路のリングオシレータ１０の回路図である。なお、図６と共通する部分については同一符号を付して、その説明を省略する。図１５において、図６と異なる点は、セレクタ３０を排除し、第１のディテクタ信号を反転するインバータＧ２７と、第１の電源電圧を供給するためのＰＭＯＳトランジスタＳＷ１と、第２の電源電圧を供給するためのＰＭＯＳトランジスタＳＷ２と、を備えたことである。
【０１２９】また、ＰＭＯＳトランジスタＳＷ１は、第１のディテクタ信号（Ｆ）をゲートに入力し、ＰＭＯＳトランジスタＳＷ１は、上記したインバータＧ２７の出力をゲートに入力している。ここで、第１の電源電圧は、第２の電源電圧よりも大きい。特に、これらＰＭＯＳトランジスタＳＷ１およびＳＷ２のドレインは、リングオシレータ１０を構成するすべてまたは一部の論理ゲートの電源電圧入力端子に接続されている。この構成は、第１および第２の電源電圧の制御がいずれも、第１のディテクタ信号によっておこなわれることを意味する。
【０１３０】すなわち、図１５に示すリングオシレータ１０は、論理レベル“Ｈ”の第１のディテクタ信号が出力された際に、論理ゲートへと第１の電源電圧を供給し、論理レベル“Ｈ”の第２のディテクタ信号が出力された際に、論理ゲートへと第２の電源電圧を供給する。リングオシレータ１０を構成する論理ゲートの電源電圧の大小は、そのリングオシレータ１０の発振周波数（遅延量）を決定する。すなわち、第１の電源電圧が供給された場合は、第２の電源電圧が供給された場合よりも、遅延量が小さくなる。これは、実施の形態２と同等の作用を実現することを意味する。
【０１３１】つぎに、実施の形態８にかかる基板バイアス電圧発生回路の動作について説明する。図１６は、実施の形態８にかかる基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路において、第１のディテクタ回路１１と第２のディテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の検知がおこなわれる（ステップＳ７０１）。
【０１３２】第１のディテクタ回路１１において、入力されたＶＢＢ電圧が第１の基準値（例えば、−０．８Ｖ）より大きいことが検知されると（ステップＳ７０２肯定）、第１のディテクタ回路１１は、論理レベル“Ｈ”の第１のディテクタ信号を出力する。この第１のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされるとともに、ＰＭＯＳトランジスタＳＷ１はＯＮ状態となり、各論理ゲートに第１の電源電圧が供給される（ステップＳ７０３）。
【０１３３】よって、この第１の電源電圧の供給によって定まる発振周波数（遅延量）に基づいてポンピング電圧が生成される。このポンピング電圧はポンプ回路４０に入力される（ステップＳ７０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ７０７）、ＶＢＢ電圧を生成する（ステップＳ７０８）。特に、上記したステップＳ７０２、Ｓ７０３、Ｓ７０６〜Ｓ７０８の処理の流れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイアス電圧の高い供給能力を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給することができることを意味する。
【０１３４】一方、第２のディテクタ回路２１において、入力されたＶＢＢ電圧が第２の基準値（例えば、−１．０Ｖ）より大きいことが検知されると、第２のディテクタ回路２１は、論理レベル“Ｈ”の第２のディテクタ信号を出力する（ステップＳ７０２否定、ステップＳ７０４肯定）。この第２のディテクタ信号は、リングオシレータ１０に入力される。これにより、リングオシレータ１０は起動状態にアクティブされるとともに、ＰＭＯＳトランジスタＳＷ２がＯＮ状態となり、各論理ゲートに第２の電源電圧が供給される（ステップＳ７０５）。
【０１３５】よって、この第２の電源電圧の供給によって定まる発振周波数（遅延量）に基づいてポンピング電圧が生成される。このポンピング電圧はポンプ回路４０に入力される（ステップＳ７０６）。そして、ポンプ回路４０は、このポンピング電圧の入力に応じて起動状態にアクティブされ（ステップＳ７０７）、ＶＢＢ電圧を生成する（ステップＳ７０８）。特に、上記したステップＳ７０２、Ｓ７０４〜Ｓ７０８の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖに近づいてきて高い供給能力を必要としなくなったときやメモリが動作していないときのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧を生成して素早く供給することができることを意味する。
【０１３６】入力されたＶＢＢ電圧が第２の基準値よりも小さい場合には（ステップＳ７０４否定）、リングオシレータ１０は、停止状態である非アクティブ状態にされる（ステップＳ７０９）。また、これにともない、ポンプ回路４０もまた停止状態である非アクティブ状態にされる（ステップＳ７１０）。
【０１３７】以上に説明したとおり、実施の形態８にかかる基板バイアス電圧発生回路によれば、リングオシレータ１０内に発振周波数（遅延量）のチューニング機構、特にリングオシレータ１０を構成する論理ゲートの電源電圧を制御する機構を設けることで、実施の形態２に示した作用を実現することができるので、実施の形態２による効果を享受することができる。
【０１３８】実施の形態９．つぎに、実施の形態９にかかる基板バイアス電圧発生回路について説明する。図１７は、実施の形態９にかかる基板バイアス電圧発生回路の概略構成を示すブロック図である。図１７に示す基板バイアス電圧発生回路は、ＶＢＢ電圧が第１の基準値より大きいことを自己検知する第１のディテクタ回路１１と、ＶＢＢ電圧が第１の基準値以下であることを自己検知する第２のディテクタ回路２１と、リングオシレータ２０と、同じＶＢＢ電圧供給能力のポンプ回路４１および４２と、を備えている。特に、ポンプ回路４１および４２は、実施の形態１で示したポンプ回路４０の半分の供給能力を有している。なお、リングオシレータ２０は、従来のリングオシレータと同様の構成である。
【０１３９】また、図１７に示す基板バイアス電圧発生回路は、ＮＯＲゲートＧ３１と、インバータＧ３２、Ｇ３５およびＧ３８と、ＮＡＮＤゲートＧ３４およびＧ３７と、を備えている。ＮＯＲゲートＧ３１は、第１のディテクタ信号と第２のディテクタ信号を入力し、インバータＧ３２は、そのＮＯＲゲートＧ３１の出力を反転して、リングオシレータ２０に入力する。
【０１４０】また、インバータＧ３５は、ＮＡＮＤゲートＧ３４の出力を反転してその結果をポンプ回路４１に入力し、インバータＧ３８は、ＮＡＮＤゲートＧ３７の出力を反転してその結果をポンプ回路４２に入力する。なお、ＮＡＮＤゲートＧ３４の入力端子の一方には第１のディテクタ信号が入力され、他方には、インバータＧ３８の出力が入力される。また、ＮＡＮＤゲートＧ３７の入力端子の一方にはインバータＧ３２の出力が入力され、他方には、リングオシレータ２０の出力が入力される。
【０１４１】すなわち、実施の形態９にかかる基板バイアス電圧発生回路は、ＶＢＢ電圧の検知結果に応じて、動作するポンプ回路の数を変更させるものである。
【０１４２】つぎに、実施の形態９にかかる基板バイアス電圧発生回路の動作について説明する。図１８は、実施の形態９にかかる基板バイアス電圧発生回路の動作を示すフローチャートである。まず、基板バイアス電圧発生回路において、第１のディテクタ回路１１と第２のディテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の検知がおこなわれる（ステップＳ８０１）。
【０１４３】第１のディテクタ回路１１において、入力されたＶＢＢ電圧が第１の基準値（例えば、−０．８Ｖ）より大きいことが検知されると（ステップＳ８０２肯定）、第１のディテクタ回路１１は、論理レベル“Ｈ”の第１のディテクタ信号を出力する。この第１のディテクタ信号は、ＮＯＲゲートＧ３１の入力端子の一方に入力される。ここで、ＮＯＲゲートＧ３１は、他方の入力端子の信号状態に関係なく、論理レベル“Ｌ”の信号を出力する。この論理レベル“Ｌ”の信号は、インバータＧ３２において反転され、リングオシレータ２０に入力される。これにより、リングオシレータ２０は起動状態にアクティブされる（ステップＳ８０３）。
【０１４４】よって、リングオシレータ２０の出力、すなわちポンピング電圧がＮＡＮＤゲートＧ３７の入力端子の他方に入力される。結果的に、ＮＡＮＤゲートＧ３７は、ポンピング電圧をインバータＧ３８に伝達する。インバータＧ３８は、入力されたポンピング電圧を反転してポンプ回路４２に入力する（ステップＳ８０４）。
【０１４５】また、ＮＡＮＤゲートＧ３４は、入力端子の一方に論理レベル“Ｈ”の第１のディテクタ信号を入力するとともに、他方にインバータＧ３８の出力、すなわちポンピング電圧を入力する。このポンピング電圧は、インバータＧ３５において反転されてポンプ回路４１に入力される（ステップＳ８０４）。すなわち、第１のディテクタ信号が論理レベル“Ｈ”である場合には、二つのポンプ回路４１および４２が、リングオシレータ２０から出力されたポンピング電圧に応じて起動状態にアクティブされる（ステップＳ８０５）。そして、ポンプ回路４１および４２は、ＶＢＢ電圧を生成する（ステップＳ８１０）。
【０１４６】特に、上記したステップＳ８０２〜Ｓ８０５、Ｓ８１０の処理の流れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイアス電圧の高い供給能力を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給することができることを意味する。
【０１４７】一方、第２のディテクタ回路２１において、入力されたＶＢＢ電圧が第２の基準値（例えば、−１．０Ｖ）より大きいことが検知されると、第２のディテクタ回路２１は、論理レベル“Ｈ”の第２のディテクタ信号を出力する（ステップＳ８０２否定、ステップＳ８０６肯定）。この第２のディテクタ信号は、ＮＯＲゲートＧ３１の入力端子の一方に入力される。ここで、ＮＯＲゲートＧ３１は、他方の入力端子の信号状態に関係なく、論理レベル“Ｌ”の信号を出力する。この論理レベル“Ｌ”の信号は、インバータＧ３２において反転され、リングオシレータ２０に入力される。これにより、リングオシレータ２０は起動状態にアクティブされる（ステップＳ８０７）。
【０１４８】よって、リングオシレータ２０の出力、すなわちポンピング電圧がＮＡＮＤゲートＧ３７の入力端子の一方に入力される。ここで、インバータＧ３２の出力は論理レベル“Ｈ”であるため、結果的に、ＮＡＮＤゲートＧ３７は、リングオシレータ２０から出力されたポンピング電圧をインバータＧ３８に伝達する。インバータＧ３８は、入力されたポンピング電圧を反転してポンプ回路４２に入力する（ステップＳ８０８）。
【０１４９】ここで、第１のディテクタ信号は論理レベル“Ｌ”であるために、ＮＡＮＤゲートＧ３４は、他方の入力端子の信号状態に関係なく、論理レベル“Ｈ”の信号を出力する。この論理レベル“Ｈ”の信号は、インバータＧ３５において反転されてポンプ回路４１に入力されるが、ポンプ回路４１はアクティブされない。すなわち、第２のディテクタ信号が論理レベル“Ｈ”である場合には、ポンプ回路４２のみが、リングオシレータ２０から出力されたポンピング電圧に応じて起動状態にアクティブされる（ステップＳ８０９）。そして、ポンプ回路４２は、ＶＢＢ電圧を生成する（ステップＳ８１０）。
【０１５０】特に、上記したステップＳ８０２、Ｓ８０６〜Ｓ８１０の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖに近づいてきて高い供給能力を必要としなくなったときやメモリが動作していないときのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧を生成して素早く供給することができることを意味する。
【０１５１】入力されたＶＢＢ電圧が第２の基準値よりも小さい場合には（ステップＳ８０６否定）、リングオシレータ２０は、停止状態である非アクティブ状態にされる（ステップＳ８１１）。また、これにともない、ポンプ回路４１および４２もまた停止状態である非アクティブ状態にされる（ステップＳ８１２）。
【０１５２】以上に説明したとおり、実施の形態９にかかる基板バイアス電圧発生回路によれば、リングオシレータと二つのポンプ回路の構成で、実施の形態１に示した第１のリングオシレータと第２のリングオシレータと同等の機能を有することができるので、実施の形態１による効果を享受することができるとともに、ＶＢＢ電圧が負側に大きくなると、回路の一部が動作しなくなるので、消費電流を低減することができる。さらに、リングオシレータとポンプ回路を一つずつ設計するだけでよいので、設計期間の短縮が可能となる。
【０１５３】実施の形態１０．つぎに、実施の形態１０にかかる基板バイアス電圧発生回路について説明する。実施の形態１０にかかる基板バイアス電圧発生回路は、上述した各実施の形態のポンプ回路の例を説明するものである。図１９（ａ）は、実施の形態１０にかかる基板バイアス電圧発生回路のポンプ回路の回路図である。図１９（ａ）に示すポンプ回路は、シングルブースト型のポンプ回路であり、回路構成自体は従来と何ら違うところがないので、ここではその説明を省略する。
【０１５４】実施の形態１０において特徴的なことは、図１９（ａ）に示される各論理ゲートの供給電圧を実施の形態８と同様に、第１のディテクタ信号に応じて変更するようにしたことである。図１９（ｂ）は、供給電圧の変更をおこなうための回路図である。なお、その動作については実施の形態８において示したとおりであるので、ここではその説明を省略する。
【０１５５】以上に説明したとおり、実施の形態１０にかかる基板バイアス電圧発生回路によれば、ポンプ回路内に発振周波数（遅延量）のチューニング機構、特にポンプ回路を構成する論理ゲートの電源電圧を制御する機構を設けることで、実施の形態２に示した作用を実現することができるので、実施の形態２による効果を享受することができる。
【０１５６】実施の形態１１．つぎに、実施の形態１１にかかる基板バイアス電圧発生回路について説明する。実施の形態１１にかかる基板バイアス電圧発生回路は、小規模のポンプ回路を複数並列に設計し、メモリのサイズに応じて、ポンプ回路の数を変更することができるモジュール構成例を説明するものである。図２０は、実施の形態１１にかかる基板バイアス電圧発生回路のモジュール構成例を説明するための説明図である。図２０に示すように、例えば、１６ＭビットのＤＲＡＭに対応するポンプ回路を設計し、ＤＲＡＭのサイズが３２Ｍビットのときには、ポンプ回路を二つ搭載し、６４Ｍビットのときには四つ搭載する。
【０１５７】以上に説明したとおり、実施の形態１１にかかる基板バイアス電圧発生回路によれば、同一ポンプ回路をメモリのサイズに応じて、並列に配置するモジュール構成を採用しているので、ポンプ回路の設計は一つで済み、設計期間を短縮することができる。さらに、メモリ混載ＡＳＩＣのように、様々なメモリサイズが要求される場合においても、その都度、再設計する必要がなくなり、この場合にも設計期間の短縮化を図ることができる。
【０１５８】実施の形態１２．つぎに、実施の形態１２にかかる基板バイアス電圧発生回路について説明する。図２１は、実施の形態１２にかかる基板バイアス電圧発生回路の一部を示す図である。図２１に示すように、リングオシレータに分周器を直列に接続することによって、メモリサイズに応じて、発振周波数（遅延量）をチューニングすることができるモジュール構成を示している。例えば、６４Ｍビットのメモリサイズのときには、リングオシレータのみで分周器を介さないで、リングオシレータ１０から出力されたポンピング電圧をセレクタ５０を介してそのままポンプ回路に入力する。
【０１５９】もし、メモリサイズが３２Ｍビットであれば、分周器５１を一つ介し、１６Ｍビットであれば分周器５１および５２を介することで、発振周波数のチューニングを実現する。なお、これら分周器５１および５２の接続の切換えは、図示するように、スイッチＳＷ１１およびＳＷ１２によっておこなう。
【０１６０】以上に説明したとおり、実施の形態１２にかかる基板バイアス電圧発生回路によれば、分周器とリングオシレータを一つずつ設計することで、分周器の数に対応したメモリサイズについては、再度設計をおこなう必要がなくなり、設計期間を短縮することができる。
【０１６１】実施の形態１３．つぎに、実施の形態１３にかかる基板バイアス電圧発生回路について説明する。実施の形態１３にかかる基板バイアス電圧発生回路は、ＶＢＢ電圧を検知する複数のディテクタ回路において、ＬＴ（レーザトリミング）回路を共有することを特徴としている。
【０１６２】図２２は、実施の形態１３にかかる基板バイアス電圧発生回路のディテクタ回路の回路図である。図２２に示すように、第１のカレントミラー型ディテクタ１１および第２のカレントミラー型ディテクタ２１において、ＬＴ回路６２を共有している。異なる検知レベルを有するディテクタ回路を別々にした場合、そのディテクタ回路のＬＴ回路も別々に備える必要があるが、ディテクタ回路の数が多くなると、ＬＴ回路の面積も増大し、テストにも時間がかかってしまう。
【０１６３】そこで、実施の形態１３においては、図２２に示すように、共有のＬＴ回路６２に接続されたＰＭＯＳトランジスタＴｒ１と第１のカレントミラー型ディテクタ１１のＰＭＯＳトランジスタＴｒ２との間のカレントミラー対と、ＰＭＯＳトランジスタＴｒ１と第２のカレントミラー型ディテクタ２１のＰＭＯＳトランジスタＴｒ３との間のカレントミラー対と、の間のミラー比が異なるように設計する。これにより、ＬＴ回路６２の共有を実現している。
【０１６４】そして、これらディテクタを並列に接続することで、占有面積も小さくなり、テスト時間も短くて済む。検知レベルについても、すべてのディテクタが同一方向へずれるだけで済むので精度的にも問題がない。
【０１６５】なお、上述した実施の形態１〜１３において、説明を簡単にするために、複数のディテクタ回路、複数のリングオシレータまたは複数のポンプ回路を備えた構成において、それぞれの数を２つとしたが、三つ以上でも同様の概念を適用することができることはいうまでもない。さらに、上述した実施の形態１〜１３に説明した基板バイアス電圧を生成する概念の一部は、昇圧回路にも適用することができる。
【０１６６】
【発明の効果】以上、説明したとおり、この発明によれば、複数のディテクタ回路において出力された検知信号ごとに異なる発振出力を、各ディテクタ回路に対応したリングオシレータから得て、セレクタによって選択されるその発振出力の一つを出力しているので、一つのポンプ回路を共有して用いることができ、従来と比較しても回路規模、消費電流および設計期間を小さくすることができるという効果を奏する。
【０１６７】つぎの発明によれば、複数のディテクタ回路のそれぞれに対応して異なる発振出力を、一つのリングオシレータと少なくとも一つの分周器によって生成するので、複数のリングオシレータを必要とせず、より回路規模、消費電流および設計期間を小さくすることができるという効果を奏する。
【０１６８】つぎの発明によれば、一つのリングオシレータにおいて、複数の異なる検知信号を入力し、例えば、発振出力を取り出すための遅延段の位置を、入力した検知信号に応じて移動させることにより、遅延段数の切り換えを実現するので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変えることができ、回路規模の縮小化と消費電流の低減化を図ることができるという効果を奏する。
【０１６９】つぎの発明によれば、一つの電流制限型のリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、遅延段の通電量を変更するトランジスタをＯＮ／ＯＦＦ制御するので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変更することができ、回路規模の縮小化と消費電流の低減化を図ることができるという効果を奏する。
【０１７０】つぎの発明によれば、一つの電流制限型のリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、複数の遅延段のすべてまたは一部の通電量が変更されるので、これにより遅延段の遅延量、すなわち発振出力の発振周波数をより細かく変更することができ、回路規模の縮小化と消費電流の低減化を図ることができるという効果を奏する。
【０１７１】つぎの発明によれば、一つの電流制限型のリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、遅延段の通電量を変更するためのトランジスタのゲートに、異なる電圧を印加するので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変更することができ、回路規模の縮小化と消費電流の低減化を図ることができるという効果を奏する。
【０１７２】つぎの発明によれば、一つのリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、遅延段に接続されたキャパシタの切り離しをおこなうので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変えることができ、回路規模の縮小化と消費電流の低減化を図ることができるという効果を奏する。
【０１７３】つぎの発明によれば、一つのリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、遅延段に接続された複数のキャパシタのうちのすべてまたは一部の切り離しをおこなうので、これにより遅延段の遅延量、すなわち発振出力の発振周波数をより細かく変えることができ、回路規模の縮小化と消費電流の低減化を図ることができるという効果を奏する。
【０１７４】つぎの発明によれば、遅延段に、レーザトリミング可能なヒューズを介して接続されたキャパシタを備えているので、ＬＴブローにより、遅延段の遅延量、すなわち発振出力の発振周波数を調節することができ、回路規模の縮小化、消費電流の低減化および歩留まりの向上を図ることができるという効果を奏する。
【０１７５】つぎの発明によれば、一つのリングオシレータにおいて、複数の異なる検知信号を入力し、入力した検知信号に応じて、自己を構成する半導体素子の一部またはすべてに供給される電源電圧の切り換えをおこなうので、これにより遅延段の遅延量、すなわち発振出力の発振周波数を変えることができ、回路規模の縮小化と消費電流の低減化を図ることができるという効果を奏する。
【０１７６】つぎの発明によれば、ディテクタ回路から出力された検知信号により動作するリングオシレータの発振電圧に基づいて、複数のポンプ回路のうち、セレクタにより選択されたポンプ回路によって基板バイアス電圧が生成されることから、同じ供給能力でありかつ比較的小さな供給能力のポンプ回路を用いて、より大きな基板バイアス電圧を供給することができ、これにより設計期間の短縮化とともに基板バイアス電圧の供給能力の調節が可能になるという効果を奏する。
【０１７７】つぎの発明によれば、同一のポンプ回路を並列に配置したモジュール構成により複数のポンプ回路が供給されるので、例えば、メモリのサイズに応じて適切な供給能力のポンプ回路が必要である場合にも、ポンプ回路の設計は一つで、全体の基板バイアス電圧供給能力が異なるポンプ回路を用意することができ、設計期間を短縮することができるという効果を奏する。
【０１７８】つぎの発明によれば、一つのポンプ回路において、複数の異なる検知信号に応じて、自己を構成する半導体素子の一部またはすべてに供給される電源電圧の切り換えをおこなうので、これにより基板バイアス電圧の供給能力を変えることができ、回路規模の縮小化と消費電流の低減化を図ることができるという効果を奏する。
【０１７９】つぎの発明によれば、複数のディテクタ回路は、一つのトリミング回路を共有して接続しているので、各ディテクタ回路ごとに異なるトリミング回路を備える必要がなくなり、回路規模の縮小化と歩留まりの向上を実現することができるという効果を奏する。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【識別番号】５９１０３６４５７
【氏名又は名称】三菱電機エンジニアリング株式会社
【出願日】 平成１２年８月１４日（２０００．８．１４）
【代理人】 【識別番号】１０００８９１１８
【弁理士】
【氏名又は名称】酒井 宏明
【公開番号】 特開２００２−５６６７８（Ｐ２００２−５６６７８Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２４６０１３（Ｐ２０００−２４６０１３）