| 【発明の名称】 |
クロック発生回路およびそれを用いた同期型半導体記憶装置 |
| 【発明者】 |
【氏名】澤田 誠二
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| 【要約】 |
【課題】２つのクロックバッファを備えたクロック発生回路においてそれらクロックバッファの論理しきい値にずれが生じた場合でも正常な２つの内部クロック信号を発生することが可能なクロック発生回路を提供する。
【解決手段】クロックバッファ１，２とパルス幅制御回路３との間にクロックバッファ１から出力される内部クロック信号ＩＣＬＫ１１とクロックバッファ２から出力される内部クロック信号ＩＣＬＫ２１との両方が活性化されると内部クロック信号ＩＣＬＫ１２およびＩＣＬＫ２２を活性化するクロック活性化回路５０を設ける。 |
【特許請求の範囲】
【請求項１】 クロックイネーブル信号に応答して動作可能にされ、外部クロック信号を受ける第１のクロックバッファと、前記外部クロック信号を受ける第２のクロックバッファと、前記第１のクロックバッファから出力される信号と前記第２のクロックバッファから出力される信号との両方が活性化されると第１および第２の内部クロック信号を活性化する活性化手段と、前記第１および第２の内部クロック信号を不活性化して前記第１および第２の内部クロック信号のパルス幅を決定するパルス幅制御回路とを備える、クロック発生回路。
【請求項２】 前記活性化手段は、前記第１のクロックバッファから出力される信号と前記第２のクロックバッファから出力される信号とを受ける第１のＡＮＤ回路と、前記第１のクロックバッファから出力される信号と前記第２のクロックバッファから出力される信号とを受ける第２のＡＮＤ回路とを含む、請求項１に記載のクロック発生回路。
【請求項３】 前記パルス幅制御回路は、前記第２のＡＮＤ回路から出力される信号を遅延させる遅延回路と、前記遅延回路から出力される信号に応答して前記第１の内部クロック信号を伝達する第１のゲート回路と、前記遅延回路から出力される信号に応答して前記第２の内部クロック信号を伝達する第２のゲート回路とを含む、請求項２に記載のクロック発生回路。
【請求項４】 前記第１のクロックバッファから出力される信号をラッチしてそのラッチした信号を前記活性化手段に与える第１のラッチ回路と、前記第２のクロックバッファから出力される信号をラッチしてそのラッチした信号を前記活性化手段に与える第２のラッチ回路とをさらに備える、請求項２に記載のクロック発生回路。
【請求項５】 前記パルス幅制御回路は、前記第２のＡＮＤ回路から出力される前記第２の内部クロック信号を遅延させる遅延回路と、前記遅延回路から出力される信号に応答して前記第２のラッチ回路のリセット信号を発生するワンショットパルス回路とを含む、請求項４に記載のクロック発生回路。
【請求項６】 メモリセルアレイと、前記メモリセルアレイに対してデータの読出および書込を行なう読出書込手段と、外部クロック信号に応答して第１および第２の内部クロック信号を発生するクロック発生回路と、前記第２の内部クロック信号に同期し、外部クロックイネーブル信号を受けて内部クロックイネーブル信号を出力するクロックイネーブルバッファと、前記第１の内部クロック信号に同期し、前記読出書込手段を制御するための外部制御信号を受けて内部制御信号を出力する制御信号バッファとを備え、前記クロック発生回路は、外部クロックイネーブル信号に応答して動作可能にされ、外部クロック信号を受ける第１のクロックバッファと、前記外部クロック信号を受ける第２のクロックバッファと、前記第１のクロックバッファから出力される信号と前記第２のクロックバッファから出力される信号との両方が活性化されると第１および第２の内部クロック信号を活性化する活性化手段と、前記第１および第２の内部クロック信号を不活性化して前記第１および第２の内部クロック信号のパルス幅を決定するパルス幅制御回路とを含む、同期型半導体記憶装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明はクロック発生回路およびそれを用いた同期型半導体記憶装置に関し、さらに詳しくは、２種類のクロックバッファを有するクロック発生回路の改良に関する。
【０００２】
【従来の技術】シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）のような同期型半導体記憶装置には、外部クロック信号に応答して内部クロック信号を発生するクロック発生回路が設けられている。図６は、従来のクロック発生回路の一例を示す回路図である。図６に示すように、このクロック発生回路は、２つのクロックバッファ１，２と、パルス幅制御回路３とを備える。
【０００３】クロックバッファ１は、外部クロックイネーブル信号ＥＣＫＥに応答して動作可能にされ、外部クロック信号ＥＣＬＫを受けて内部クロック信号ＩＣＬＫ１１を出力する。クロックバッファ２は、外部クロックイネーブル信号ＥＣＫＥに関係なく常に動作可能であり、外部クロック信号ＥＣＬＫを受けて内部クロック信号ＩＣＬＫ２１を出力する。
【０００４】パルス幅制御回路３は、遅延回路３１と、インバータ回路３２と、ＡＮＤ回路３３，３４とを含む。その結果、パルス幅制御回路３は、内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１をワンショットパルス化してそのパルス幅を決定し、これにより内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２を発生する。
【０００５】内部クロック信号ＩＣＬＫ１は制御信号（たとえばロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）用のバッファ４等に与えられ、内部クロック信号ＩＣＬＫ２はクロックイネーブル（ＣＫＥ）バッファ５に与えられる。
【０００６】ＳＤＲＡＭには一般に、内部クロック信号を停止させて低消費電力とする動作モードがある。このときに、コマンドデコーダ（図示せず）などの動作を制御する内部制御信号ＩＣＬＫ１を停止させても問題はないが、外部クロックイネーブル信号ＥＣＫＥをサンプリングするために内部クロック信号ＩＣＬＫ２だけは動作させなければならない。よって、図６のように２種類のクロックバッファ１，２を設けている。クロックバッファ１は外部クロックイネーブル信号ＥＣＫＥに応答して動作可能にされ、コマンドデコーダなどを制御するための内部クロック信号ＩＣＬＫ１（ＩＣＬＫ１１）を発生する。一方、クロックバッファ２は常時動作可能であり、ＣＫＥバッファ５を制御するための内部クロック信号ＩＣＬＫ２（ＩＣＬＫ２１）を発生する。
【０００７】このようにクロックバッファ１，２が２種類あると、プロセスのばらつきによりその論理しきい値がずれる場合がある。ただし、この場合でも入力される外部クロック信号ＥＣＬＫの遷移時間（立上がり時間ｔｒ／立下がり時間ｔｆ）が短いときは問題ではない。
【０００８】図７は、外部クロック信号ＥＣＬＫの遷移時間が短い場合、つまり外部クロック信号ＥＣＬＫの波形がなまっていない場合の動作を示すタイミング図である。２種類のクロックバッファ１，２の論理しきい値が極端にずれた場合でも、内部クロック信号ＩＣＬＫ１１，ＩＣＬＫ２１の立上がりのずれが外部クロック信号ＥＣＬＫの遷移時間を超えることはない。すなわち、遷移時間を１〜２ナノ秒としても内部クロック信号ＩＣＬＫ１１，ＩＣＬＫ２１のずれは最大で１〜２ナノ秒となり、内部クロック信号ＩＣＬＫ１，ＩＣＬＫ２は正常に発生する。
【０００９】
【発明が解決しようとする課題】外部クロック信号ＥＣＬＫの遷移時間は製品仕様で定められているため、実際の製品では上述したような問題は起こらない。しかしながら、現在の出荷テストの中には「バーンイン」と呼ばれる長時間の電圧・温度加速テストがある。これらは時間がかかるため、多数のチップを同時にテストする。この場合、テスタに多数のチップが接続されるため、外部クロック信号ＥＣＬＫの波形がかなりなまる場合がある。これは製品仕様外ではあるが、テストのために製品は正常に動作しなければならない。
【００１０】図８は、外部クロック信号ＥＣＬＫの遷移時間が短い場合の動作を示すタイミング図である。クロックバッファ２の論理しきい値ＴＨ２がクロックバッファ１の論理しきい値ＴＨ１よりも低い場合、内部クロック信号ＩＣＬＫ２１が内部クロック信号ＩＣＬＫ１１よりも先にＨ（論理ハイ）レベルになる。内部クロック信号ＩＣＬＫ１，ＩＣＬＫ２のパルス幅を決定するパルス幅制御信号／ＤＩＣＬＫ２１は内部クロック信号ＩＣＬＫ２１を遅延させて活性させているので、パルス幅制御信号／ＤＩＣＫＬ２１の立下がりが内部クロック信号ＩＣＬＫ１１の立上がりよりも速ければ、内部クロック信号ＩＣＬＫ２は発生しても内部クロック信号ＩＣＬＫ１は発生しない。そのため、バッファ４が制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥなどを取込むことができず、コマンドデコーダが正常に動作しない。また、内部クロック信号ＩＣＬＫ１１の立上がりの方がパルス幅制御信号／ＤＩＣＬＫ２１の立下がりよりも速くても、内部クロック信号ＩＣＬＫ１１が立上がってからすぐにパルス幅制御信号／ＤＩＣＬＫ２１が立下がると、内部クロック信号ＩＣＬＫ１のパルス幅が極端に短くなり、この場合もコマンドデコーダが正常に動作しない可能性がある。
【００１１】本発明は上記のような問題を解決するためになされたもので、２種類のクロックバッファの論理しきい値がずれた場合でも２種類の内部クロック信号を安定して発生させることが可能なクロック発生回路およびそれを用いた同期型半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明によるクロック発生回路は、第１のクロックバッファと、第２のクロックバッファと、活性化手段と、パルス幅制御回路とを備える。第１のクロックバッファは、クロックイネーブル信号に応答して動作可能にされ、外部クロック信号を受ける。第２のクロックバッファは、外部クロック信号を受ける。活性化手段は、第１のクロックバッファから出力される信号と第２のクロックバッファから出力される信号との両方が活性化されると第１および第２の内部クロック信号を活性化する。パルス幅制御回路は、第１および第２の内部クロック信号を不活性化して第１および第２の内部クロック信号のパルス幅を決定する。
【００１３】好ましくは、上記活性化手段は、第１のＡＮＤ回路と、第２のＡＮＤ回路とを含む。第１のＡＮＤ回路は、第１のクロックバッファから出力される信号と第２のクロックバッファから出力される信号とを受ける。第２のＡＮＤ回路は、第１のクロックバッファから出力される信号と第２のクロックバッファから出力される信号とを受ける。
【００１４】さらに好ましくは、上記パルス幅制御回路は、遅延回路と、第１のゲート回路と、第２のゲート回路とを含む。遅延回路は、第２のＡＮＤ回路から出力される信号を遅延させる。第２のゲート回路は、遅延回路から出力される信号に応答して第１の内部クロック信号を伝達する。第２のゲート回路は、遅延回路から出力される信号に応答して第２の内部クロック信号を伝達する。
【００１５】上記クロック発生回路においては、第１のクロックバッファの論理しきい値と第２のクロックバッファの論理しきい値との間にずれが生じた場合でも第１のクロックバッファから出力される信号と第２のクロックバッファから出力される信号との両方が活性化されたとき第１および第２の内部クロック信号が活性化されるので、ずれが生じていない場合と同様に正常な第１および第２の内部クロック信号が生成される。
【００１６】あるいは、上記クロック発生回路はさらに、第１のラッチ回路と、第２のラッチ回路とを備える。第１のラッチ回路は、第１のクロックバッファから出力される信号をラッチしてそのラッチした信号を活性化手段に与える。第２のラッチ回路は、第２のクロックバッファから出力される信号をラッチしてそのラッチした信号を活性化手段に与える。
【００１７】さらに好ましくは、上記パルス幅制御回路は、遅延回路と、ワンショットパルスとを含む。遅延回路は、第２のＡＮＤ回路から出力される第２の内部クロック信号を遅延させる。ワンショットパルス回路は、遅延回路から出力される信号に応答して第１および第２のラッチ回路のリセット信号を発生する。
【００１８】上記クロック発生回路においては、第１および第２のクロックバッファから出力させる信号がラッチされ、第２の内部クロック信号が遅延されたリセット信号に応答して第１および第２のラッチ回路がリセットされるので、外部クロック信号のパルス幅が短い場合でも第１および第２の内部クロック信号のパルス幅は所定長さに維持される。
【００１９】この発明による同期型半導体記憶装置は、メモリセルアレイと、読出書込手段と、クロック発生回路と、クロックイネーブルバッファと、制御信号バッファとを備える。読出書込手段は、メモリセルアレイに対してデータの読出および書込を行なう。クロック発生回路は、外部クロック信号に応答して第１および第２の内部クロック信号を発生する。クロックイネーブルバッファは、第２の内部クロック信号に同期し、外部クロックイネーブル信号を受けて内部クロックイネーブル信号を出力する。制御信号バッファは、第１の内部クロック信号に同期し、読出書込手段を制御するための外部制御信号を受けて内部制御信号を出力する。クロック発生回路は、第１のクロックバッファと、第２のクロックバッファと、活性化手段と、パルス幅制御回路とを含む。第１のクロックバッファは、外部クロックイネーブル信号に応答して動作可能にされ、外部クロック信号を受ける。第２のクロックバッファは、外部クロック信号を受ける。活性化手段は、第１のクロックバッファから出力される信号と第２のクロックバッファから出力される信号との両方が活性化されると第１および第２の内部クロック信号を活性化する。パルス幅制御回路は、第１および第２の内部クロック信号を不活性化して第１および第２の内部クロック信号のパルス幅を決定する。
【００２０】上記同期型半導体記憶装置においては、第１のクロックバッファの論理しきい値と第２のクロックバッファの論理しきい値との間にずれが生じた場合でも第１のクロックバッファから出力される信号と第２のクロックバッファから出力される信号との両方が活性化されたとき第１および第２の内部クロック信号が活性化されるので、ずれが生じていない場合と同様に正常な第１および第２の内部クロック信号が生成される。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２２】［実施の形態１］図１は、本発明の実施の形態１によるＳＤＲＡＭの全体構成を示すブロック図である。図１を参照して、このＳＤＲＡＭ１０は、マトリックスに配置された多数のメモリセルからなるメモリセルアレイ１２と、メモリセルアレイ１２の行を選択するロウデコーダ１４と、メモリセルアレイ１２の列を選択するコラムデコーダ１６と、ロウデコーダ１４およびコラムデコーダ１６により選択されたメモリセルのデータを入出力するデータ入出力回路１８とを備える。
【００２３】このＳＤＲＡＭ１０はさらに、外部クロック信号ＥＣＬＫに応答して内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２を発生するクロック発生回路２０と、外部クロックイネーブル信号ＥＣＫＥを受けて内部クロックイネーブル信号ＩＣＫＥを出力するクロックイネーブル（ＣＫＥ）バッファ２２と、ロウアドレスストローブ信号／ＲＡＳを受けるロウアドレスストローブ（ＲＡＳ）バッファ２４と、コラムアドレスストローブ信号／ＣＡＳを受けるコラムアドレスストローブ（ＣＡＳ）バッファ２６と、ライトイネーブル信号／ＷＥを受けるライトイネーブル（ＷＥ）バッファ２８と、これら信号／ＲＡＳ，／ＣＡＳ，／ＷＥからなるコマンドをデコードしてデータの読出および書込を制御する内部制御信号（行活性信号、列活性信号、プリチャージ信号など）を発生するコマンドデコーダ４０と、ｍビットのアドレス信号ＡＤを受けてロウデコーダ１４やコラムデコーダ１６に供給するアドレスバッファ４２と、データ入出力回路１８との間でｎビットのデータＤＱを入出力するデータ入出力バッファ４４とを備える。
【００２４】クロック信号ＩＣＬＫ１は、ＲＡＳバッファ２４、ＣＡＳバッファ２６、ＷＥバッファ２８のように外部制御信号を受けて内部制御信号を出力する制御信号バッファの他、アドレスバッファ４２、データ入出力バッファ４４、およびＳＤＲＡＭ１０の各種内部回路に与えられる。内部クロック信号ＩＣＬＫ２は、ＣＫＥバッファ２２に与えられる。したがって、ＲＡＳバッファ２４は、内部クロック信号ＩＣＬＫ１に同期してロウアドレスストローブ信号／ＲＡＳを取込む。ＣＡＳバッファ２６は、内部クロック信号ＩＣＬＫ１に同期してコラムアドレスストローブ信号／ＣＡＳを取込む。ＷＥバッファ２８は、内部クロック信号ＩＣＬＫ１に同期してライトイネーブル信号／ＷＥを取込む。アドレスバッファ４２は、内部クロック信号ＩＣＬＫ１に同期してアドレス信号ＡＤを取込む。データ入出力バッファ４４は、内部クロック信号ＩＣＬＫ１に同期して外部から与えられたデータＤＱを取込む。
【００２５】一方、内部クロックイネーブル信号ＩＣＫＥは、ＲＡＳバッファ２４、ＣＡＳバッファ２６、ＷＥバッファ２８のような制御信号バッファに与えられる。これらの制御信号バッファ２４，２６，２８は、内部クロックイネーブル信号ＩＣＫＥに応答して動作可能にされる。
【００２６】図２は、図１中のクロック発生回路２０の具体的な構成を示す回路図である。図２を参照して、このクロック発生回路２０は、外部クロック信号ＥＣＬＫを受けて内部クロック信号ＩＣＬＫ１１を出力するクロックバッファ１と、外部クロック信号ＥＣＬＫを受けて内部クロック信号ＩＣＬＫ２１を出力するクロックバッファ２と、内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１の両方が活性化されると内部クロック信号ＩＣＬＫ１２およびＩＣＬＫ２２を活性化する内部クロック活性化回路５０と、内部クロック信号ＩＣＬＫ１２（ＩＣＬＫ１）およびＩＣＬＫ２２（ＩＣＬＫ２）を不活性化して内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２のパルス幅を決定するパルス幅制御回路３とを備える。
【００２７】外部クロックイネーブル信号ＥＣＫＥはクロックバッファ１のみに与えられる。クロックバッファ１はたとえば２入力ＡＮＤ回路からなり、そこに外部クロック信号ＥＣＬＫおよび外部クロックイネーブル信号ＥＣＫＥが入力される。したがって、クロックバッファ１は外部クロックイネーブル信号ＥＣＫＥに応答して動作可能にされるのに対し、クロックバッファ２は常時動作可能である。
【００２８】クロック活性化回路５０は、内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１を受けて内部クロック信号ＩＣＬＫ１２を出力するＡＮＤ回路５１と、内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１を受けて内部クロック信号ＩＣＬＫ２２を出力するＡＮＤ回路５２とを含む。したがって、ＡＮＤ回路５１は、内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１の両方がＨレベルになったとき内部クロック信号ＩＣＬＫ１２をＨレベルに活性化する。ＡＮＤ回路５２も同様に、内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１の両方がＨレベルになったとき内部クロック信号ＩＣＬＫ２２をＨレベルに活性化する。
【００２９】パルス幅制御回路３は、内部クロック信号ＩＣＬＫ２２を遅延させる遅延回路３１と、遅延回路３１により遅延された信号を反転するインバータ回路３２と、インバータ回路３２から出力されるパルス幅制御信号／ＤＩＣＬＫ２２に応答して内部クロック信号ＩＣＬＫ１２を内部クロック信号ＩＣＬＫ１として伝達するゲート回路３３と、パルス幅制御信号／ＤＩＣＬＫ２２に応答して内部クロック信号ＩＣＬＫ２２を内部クロック信号ＩＣＬＫ２として伝達するゲート回路３４とを含む。ゲート回路３３，３４はいずれもＡＮＤ回路からなる。
【００３０】次に、上記のように構成されたクロック発生回路の動作を図３のタイミング図を参照して説明する。ここでは、プロセスのばらつきによりクロックバッファ１の論理しきい値ＴＨ１の方がクロックバッファ２の論理しきい値ＴＨ２よりも高くなっている場合を想定して説明する。
【００３１】図３に示すように外部クロック信号ＣＬＫの立上がり時間が長く、その波形がなまっている場合、外部クロック信号ＣＬＫのレベルはまずクロックバッファ２の論理しきい値ＴＨ２を超え、その後クロックバッファ１の論理しきい値ＴＨ１を超える。したがって、クロックバッファ２は、外部クロック信号ＥＣＬＫのレベルが論理しきい値ＴＨ２を超えたとき内部クロック信号ＩＣＬＫ２１をＨレベルに立上げる。続いて、クロックバッファ１は、外部クロック信号ＥＣＬＫのレベルが論理しきい値ＴＨ１を超えたとき内部クロック信号ＩＣＬＫ１１をＨレベルに立上げる。その結果、内部クロック信号ＩＣＬＫ１１の立上がりは内部クロック信号ＩＣＬＫ２１の立上がりよりも遅くなる。
【００３２】しかしながら、このクロック発生回路２０にはクロック活性化回路５０が設けられているため、ＡＮＤ回路５１は内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１の両方がＨレベルになったとき内部クロック信号ＩＣＬＫ１２をＨレベルに立上げる。ＡＮＤ回路５２も同様に内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１の両方がＨレベルになったとき内部クロック信号ＩＣＬＫ２２をＨレベルに立上げる。パルス幅制御回路３は、このＨレベルに活性化された内部クロック信号ＩＣＬＫ１２およびＩＣＬＫ２２を所定時間経過後にＬレベルに不活性化して内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２のパルス幅を決定する。すなわち、パルス幅制御信号／ＤＩＣＬＫ２２がＨレベルの間、内部クロック信号ＩＣＬＫ１２はゲート回路３３を通って内部制御信号ＩＣＬＫ１として出力され、内部クロック信号ＩＣＬＫ２２はゲート回路３４を通って内部クロック信号ＩＣＬＫ２として出力される。内部クロック信号ＩＣＬＫ２２が遅延回路３１により遅延され、内部クロック信号ＩＣＬＫ２２の立上がりから所定時間経過後にパルス幅決定信号／ＤＩＣＬＫ２２はＬレベルに立下がる。そのため、ゲート回路３３および３４は不通となり、内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２がＬレベルになる。
【００３３】以上のように本発明の実施の形態１によれば、内部クロック信号ＩＣＬＫ１１およびＩＣＬＫ２１の両方が活性化されると内部クロック信号ＩＣＬＫ１２およびＩＣＬＫ２２を活性化するクロック活性化回路５０を設けたため、プロセスのばらつきによりクロックバッファ１，２の論理しきい値がずれても正常な２つの内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２を発生することができる。そのため、このクロック発生回路２０を備えたＳＤＲＡＭ１０に対してバーンインのようなテストを行なう場合でもコマンドデコーダ４０およびその他の内部回路は通常どおり動作する。その結果、正確なテストを行なうことができる。
【００３４】［実施の形態２］図４は、本発明の実施の形態２によるクロック発生回路２０の構成を示す回路図である。図２に示した実施の形態１と異なり、図４に示した実施の形態２によるクロック発生回路２０は、内部クロック信号ＩＣＬＫ１１をラッチしてそのラッチした内部クロック信号ＩＣＬＫ１３をクロック活性化回路５０に与えるラッチ回路６０と、内部クロック信号ＩＣＬＫ２１をラッチしてそのラッチした内部クロック信号ＩＣＬＫ２３をクロック活性化回路５０に与えるラッチ回路６２とを備える。また、図２に示したパルス幅制御回路３の代わりに、内部クロック信号ＩＣＬＫ１３およびＩＣＬＫ２３を不活性化して内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２のパルス幅を決定するパルス幅制御回路６４を設ける。パルス幅制御回路６４は、内部クロック信号ＩＣＬＫ２を遅延させる遅延回路６５と、遅延回路６５から出力される信号に応答してラッチ回路６０および６２のリセット信号ＲＳＴを発生するワンショットパルス回路６６とを含む。
【００３５】次に、上記のように構成されたクロック発生回路２０の動作を図５のタイミング図を参照して説明する。ここでは、上述した実施の形態１と異なる動作を中心に説明する。
【００３６】内部クロック信号ＩＣＬＫ２１はラッチ回路６２によりラッチされ、これにより内部クロック信号ＩＣＬＫ２３はＨレベルに立上がる。内部クロック信号ＩＣＬＫ１１はラッチ回路６０によりラッチされ、これにより内部クロック信号ＩＣＬＫ１３はＨレベルに立上がる。内部クロック信号ＩＣＬＫ１１は内部クロック信号ＩＣＬＫ２１よりも遅れて立上がるため、内部クロック信号ＩＣＬＫ１３も内部クロック信号ＩＣＬＫ２３よりも遅れて立上がる。
【００３７】内部クロック信号ＩＣＬＫ１３およびＩＣＬＫ２３の両方がＨレベルに活性化されると、クロック活性化回路５０により内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２がＨレベルに活性化される。
【００３８】内部クロック信号ＩＣＬＫ２は遅延回路６５により遅延され、さらにその遅延された信号に応答してワンショットパルス回路６６によりリセット信号ＲＳＴが生成される。リセット信号ＲＳＴはラッチ回路６０および６２に与えられ、これによりラッチ回路６０および６２はリセットされる。したがって、リセット信号ＲＳＴがＨレベルに活性化されると、内部クロック信号ＩＣＬＫ１３およびＩＣＬＫ２３がＬレベルに不活性化され、これにより内部クロック信号ＩＣＬＫ１およびＩＣＬＫ２もＬレベルに不活性化される。
【００３９】上述した実施の形態１では、外部クロック信号ＥＣＬＫのパルス幅（Ｈレベルの期間）が短くなった場合、遅延回路３１により確保すべき内部クロック信号ＩＣＬＫ１，ＩＣＬＫ２のパルス幅（Ｈレベルの期間）が短くなってしまうという問題がある。これに対し、この実施の形態２では、ラッチ回路６０，６２を設け、内部クロック信号ＩＣＬＫ２を遅延させてラッチ回路６０，６２をリセットしているため、外部クロック信号ＥＣＬＫのパルス幅が短くなって内部クロック信号ＩＣＬＫ１１のパルス幅が短くなっても、内部クロック信号ＩＣＬＫ１，ＩＣＬＫ２のパルス幅はある一定期間保持される。
【００４０】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４１】
【発明の効果】以上のように本発明によれば、２つのクロックバッファから出力される信号が両方とも活性化されると２つの内部クロック信号を活性化するようにしているため、プロセスのばらつきにより２つのクロックバッファの論理しきい値がずれた場合でも正常な２つの内部クロック信号を発生することができる。
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| 【出願人】 |
【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
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| 【出願日】 |
平成１２年８月１０日（２０００．８．１０） |
| 【代理人】 |
【識別番号】１０００６４７４６
【弁理士】
【氏名又は名称】深見 久郎 （外４名）
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| 【公開番号】 |
特開２００２−５６６７５（Ｐ２００２−５６６７５Ａ） |
| 【公開日】 |
平成１４年２月２２日（２００２．２．２２） |
| 【出願番号】 |
特願２０００−２４２０３３（Ｐ２０００−２４２０３３） |
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