半導体装置

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【発明の名称】	半導体装置
【発明者】	【氏名】西岡直久
【要約】	【課題】各信号の相対的なタイミング関係を維持しながら、動作周波数に応じて内部の電源電圧を変更することができ、動作周波数が低い領域での消費電流を有効に抑制することが可能な半導体装置を提供すること。【解決手段】レジスタ１１００に、複数種類の動作周波数のうちの何れかを特定するためのコードを設定する。デコーダ１２００は、動作周波数と内部電源電圧と遅延量との間の所定の対応関係に従って、レジスタ１１００に設定されたコードに基づき、内部電源回路１３００の電源電圧、および内部論理回路系１４００での遅延量の切替を制御する。

【特許請求の範囲】
【請求項１】複数種類の動作周波数に対応可能に構成された半導体装置において、前記複数種類の動作周波数のうちの何れかを特定するためのコードを設定するコード設定部と、内部電源の電圧を切り替えるための電源電圧切替部と、前記内部電源の供給を受けて動作する回路系での遅延量を切り替えるための遅延量切替部と、前記動作周波数と前記内部電源の電圧と前記回路系での遅延量との間の所定の対応関係に従って、前記コード設定部に設定されたコードに基づき前記電源電圧切替部および遅延量切替部の各切替状態を制御する制御部と、を備えたことを特徴とする半導体装置。
【請求項２】前記内部電源の供給を受けて動作する定電流回路での定電流値を切り替えるための定電流切替部をさらに備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記制御部は、前記所定の対応関係に従って前記コードをデコードし、該デコード結果に基づき前記電源電圧切替部および前記遅延量切替部の切替状態を制御することを特徴とする請求項１または２の何れかに記載の半導体装置。
【請求項４】前記制御部は、前記動作周波数と前記内部電源の電圧との対応関係に従って前記コードをデコードして前記電源電圧切替部の切替状態を制御し、前記動作周波数と前記遅延量との対応関係に従って前記コードをデコードして前記遅延量切替部の切替状態を制御することを特徴とする請求項１または２の何れかに記載の半導体装置。
【請求項５】前記電源電圧切替部は、前記内部電源の電圧を与える複数の基準電圧を発生する基準電圧発生部と、前記複数の基準電圧を選択する複数のトランスファゲートと、前記複数のトランスファゲートのうち、前記制御部による制御の対象とされるべきトランスファゲートの制御端子を前記制御部側と接続し、前記制御部による制御の対象外とされるべきトランスファゲートの制御端子を所定電位に固定するスイッチ部と、を備えたことを特徴とする請求項１ないし４の何れかに記載の半導体装置。
【請求項６】前記遅延量切替部は、前記内部電源の供給を受けて動作する回路系に設けられ、前記複数種類の動作周波数に応じた遅延量を有する複数の遅延回路と、前記遅延回路の出力信号を選択する複数のトランスファゲートと、前記複数のトランスファゲートのうち、前記制御部による制御の対象とされるべきトランスファゲートの制御端子を前記制御部側と接続し、前記制御部による制御の対象外とされるべきトランスファゲートの制御端子を所定電位に固定するスイッチ部と、を備えたことを特徴とする請求項１ないし４の何れかに記載の半導体装置。
【請求項７】前記定電流切替部は、前記内部電源の供給を受けて動作する回路系に設けられ、前記複数種類の動作周波数に応じた定電流を流す複数の定電流用トランジスタと、前記定電流用トランジスタと直列接続された複数のトランスファゲートと、前記複数のトランスファゲートのうち、前記制御部による制御の対象とされるべきトランスファゲートの制御端子を前記制御部側と接続し、前記制御部による制御の対象外とされるべきトランスファゲートの制御端子を所定電位に固定するスイッチ部と、を備えたことを特徴とする請求項１ないし４の何れかに記載の半導体装置。
【請求項８】前記スイッチ部は、当該半導体装置の配線層の製造工程により接続状態が定まるものであることを特徴とする請求項５ないし７の何れかに記載の半導体装置。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、例えばラムバスＤＲＡＭ(Rambus－Dynamic Random Access Memory)などのように、複数種類の動作周波数に対応可能に構成された半導体装置に関し、さらに詳しくは、各動作周波数に適した回路動作を実現するための技術に関する。
【０００２】
【従来の技術】従来、ラムバスＤＲＡＭに代表されるように、仕様上、複数種類の動作周波数での動作が保障された半導体装置がある。以下、後述する図１を援用して、ラムバスＤＲＡＭの概略を説明する。このラムバスＤＲＡＭは、高速インタフェース部１１０とコア部１２０から構成される。高速インタフェース部１１０は、高周波領域のデータ転送速度を有しており、動作周波数を設定するためのレジスタを備えている。このレジスタに所望の動作周波数を設定することにより、高速インタフェース部１１０での入出力信号の位相差が補償され、高周波領域での信号の入出力が可能とされている。コア部１２０は、高速インタフェース部１１０を介したデータ転送に関するプロトコルに適合するようにバンク構成されたＤＲＡＭであって、一般的なＤＲＡＭと同様の動作速度で動作する。
【０００３】
【発明が解決しようとする課題】ところで、上述のラムバスＤＲＡＭでは、高速インタフェース部１１０のレジスタに設定された動作周波数に関係なく、コア部１２０の電源電圧は一定に保たれ、この電源電圧下で最適な動作状態が得られるように設計されている。一般に、回路の動作速度は電源電圧の依存性を有し、電源電圧が高いほど動作速度に余裕が生まれるため、コア部１２０の電源電圧は、最も高い動作周波数での動作速度に合わせて設定される。
【０００４】しかしながら、一般に、動作周波数が低くなると、コア部１２０において速い動作速度を必要としなくなり、電源電圧を高く維持する必要がなくなる。また、消費電流は電源電圧が高いほど増える傾向を示す。したがって、動作周波数が低い場合に電源電圧を高く維持すると、この動作周波数での動作速度を得る上で必要とされる電源電圧よりも高い電源電圧が供給されることとなり、過剰な消費電流が発生するという問題がある。
【０００５】この過剰な消費電流の発生を抑制するためには、動作周波数の低下に応じてコア部の内部の電源電圧を下げればよいが、この電源電圧を下げると、コア部において、各回路での遅延量の電源依存性が異なることに起因して、各信号の相対的なタイミング関係が必ずしも維持されない場合があり、コア部の内部の電源電圧を単純に下げることはできない。
【０００６】この発明は、上記事情に鑑みてなされたもので、各信号の相対的なタイミング関係を維持しながら、動作周波数に応じて装置内部の電源電圧を変更することができ、動作周波数が低い領域での消費電流を有効に抑制することが可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため、この発明は以下の構成を有する。すなわち、この発明にかかる半導体装置は、複数種類の動作周波数に対応可能に構成された半導体装置において、前記複数種類の動作周波数のうちの何れかを特定するためのコードを設定するコード設定部（例えば後述するレジスタ１１００に相当する構成要素）と、内部電源の電圧を切り替えるための電源電圧切替部（例えば後述する内部電源回路１３００が発生する内部電源電圧Ｖｉｎｔを切り替えるためのスイッチ部１３４０、トランスファゲート部１３３０、抵抗Ｒ０～Ｒ１２に相当する構成要素）と、前記内部電源の供給を受けて動作する回路系での遅延量を切り替えるための遅延量切替部（例えば後述する図７に示すセンスアンプ活性化信号ＳＥＰ，ＳＥＮの遅延量を切り替えるための遅延回路１４０１～１４０４、トランスファゲート１４０５～１４０８に相当する構成要素）と、前記動作周波数と前記内部電源の電圧と前記回路系での遅延量との間の所定の対応関係に従って、前記コード設定部に設定されたコードに基づき前記電源電圧切替部および遅延量切替部の各切替状態を制御する制御部（例えば後述するデコーダ１２００に相当する構成要素）と、を備えたことを特徴とする。
【０００８】この構成によれば、コード設定部に設定された動作周波数に応じて、電源電圧切替部および遅延量切替部が制御部により制御され、内部電源の電圧と、この内部電源が供給される回路系での遅延量とが切り替わる。このとき、内部電源の電圧と遅延量は、所定の対応関係に従って、動作周波数に応じた値に制御される。従って、上述の所定の対応関係として、各動作周波数ごとに、適切な内部電源の電圧と、この内部電源が供給される回路系の遅延量を把握しておき、この所定の対応関係を満足するように制御部を機能させることにより、各信号の相対的なタイミング関係を維持しながら、動作周波数に応じて内部の電源電圧を変更することができ、動作周波数が低い領域での消費電流を有効に抑制することが可能となる。
【０００９】上記半導体装置において、前記内部電源の供給を受けて動作する定電流回路での定電流値を切り替えるための定電流切替部をさらに備えたことを特徴とする。この構成によれば、内部電源の電圧に応じて定電流源の電流値を適正に制御することが可能となり、従って消費電流を一層抑制することが可能となる。上記半導体装置において、前記制御部は、前記所定の対応関係に従って前記コードをデコードし、該デコード結果に基づき前記電源電圧切替部および前記遅延量切替部の切替状態を制御することを特徴とする。この構成によれば、動作周波数と内部電源の電圧と遅延量との間の所定の対応関係に従って、コード設定部に設定されたコードに基づき電源電圧切替部および遅延量切替部の各切替状態を制御することが可能となる。
【００１０】上記半導体装置において、前記制御部は、前記動作周波数と前記内部電源の電圧との対応関係に従って前記コードをデコードして前記電源電圧切替部の切替状態を制御し、前記動作周波数と前記遅延量との対応関係に従って前記コードをデコードして前記遅延量切替部の切替状態を制御することを特徴とする。この構成によれば、内部電源の電圧と遅延量との間の対応関係に拘束されることなく、電源電圧切替部および遅延量切替部の各切替状態を個別的に制御することが可能となる。
【００１１】上記半導体装置において、前記電源電圧切替部は、前記内部電源の電圧を与える複数の基準電圧を発生する基準電圧発生部と、前記複数の基準電圧を選択する複数のトランスファゲートと、前記複数のトランスファゲートのうち、前記制御部による制御の対象とされるべきトランスファゲートの制御端子を前記制御部側と接続し、前記制御部による制御の対象外とされるべきトランスファゲートの制御端子を所定電位に固定するスイッチ部と、を備えたことを特徴とする。この構成によれば、複数のトランスファゲートを選択的に導通させることにより、内部電源の電圧を与える基準電圧が選択され、したがって、内部電源の電圧を切り替えることが可能となる。また、スイッチ部の接続状態を変更することにより、導通制御の対象となるトランスファゲートが変更される。したがって、制御部の制御の下に導通されるトランスファゲートを変更することにより、基準電圧を変更し内部電源の電圧を意図的に変更することが可能となる。
【００１２】上記半導体装置において、前記遅延量切替部は、前記内部電源の供給を受けて動作する回路系に設けられ、前記複数種類の動作周波数に応じた遅延量を有する複数の遅延回路と、前記遅延回路の出力信号を選択する複数のトランスファゲートと、前記複数のトランスファゲートのうち、前記制御部による制御の対象とされるべきトランスファゲートの制御端子を前記制御部側と接続し、前記制御部による制御の対象外とされるべきトランスファゲートの制御端子を所定電位に固定するスイッチ部と、を備えたことを特徴とする。
【００１３】この構成によれば、複数のトランスファゲートを選択的に導通させることにより、複数の遅延回路の何れかの出力信号が選択され、したがって、内部電源の電圧の供給を受けて動作する回路系での遅延量を切り替えることが可能となる。また、スイッチ部の接続状態を変更することにより、導通制御の対象となるトランスファゲートが変更される。したがって、制御部の制御の下に導通されるトランスファゲートを変更することにより、制御部の制御により設定された遅延量を意図的に変更することが可能となる。
【００１４】上記半導体装置において、前記定電流切替部は、前記内部電源の供給を受けて動作する回路系に設けられ、前記複数種類の動作周波数に応じた定電流を流す複数の定電流用トランジスタと、前記定電流用トランジスタと直列接続された複数のトランスファゲートと、前記複数のトランスファゲートのうち、前記制御部による制御の対象とされるべきトランスファゲートの制御端子を前記制御部側と接続し、前記制御部による制御の対象外とされるべきトランスファゲートの制御端子を所定電位に固定するスイッチ部と、を備えたことを特徴とする。
【００１５】この構成によれば、複数のトランスファゲートを選択的に導通させることにより、複数の定電流用トランジスタの何れかが選択され、したがって、内部電源の電圧の供給を受けて動作する回路系での定電流源を切り替えることが可能となる。また、スイッチ部の接続状態を変更することにより、導通制御の対象となるトランスファゲートが変更される。したがって、制御部の制御の下に導通されるトランスファゲートを変更することにより、制御部の制御により設定された定電流値を意図的に変更することが可能となる。
【００１６】上記半導体装置において、前記スイッチ部は、当該半導体装置の配線層の製造工程により接続状態が定まるものであることを特徴とする。この構成によれば、製造工程において、内部電源の電圧、遅延量、定電流値を調整することが可能となる。
【００１７】
【発明の実施の形態】以下、図面を参照して、この発明に係る実施の形態を説明する。
＜実施の形態１＞図１に、この発明の実施の形態１に係る半導体装置１００の全体の構成を概略的に示す。この半導体装置１００は、６００ＭＨｚ、７１２ＭＨｚ、８００ＭＨｚの複数種類の動作周波数に対応可能に構成されたラムバスＤＲＡＭ(Rambus－Dynamic Random Access Memory)であって、高速インタフェース部１１０とコア部１２０とから構成される。
【００１８】高速インタフェース部１１０は、クロックＣＬＫやコマンドＣＭＤなどの制御に関する各種の信号を入力し、上述の動作周波数でアドレスＲＱ０～ＲＱ７やデータＤＱＢ０～ＤＱＢ８の転送を行うものである。この高速インタフェース部１１０には、動作周波数を設定するためのレジスタが設けられている。ユーザはこのレジスタに所望の動作周波数を表すコードを設定する。この高速インタフェース部１１０では、レジスタに設定された動作周波数において入出力信号の位相差が最適に補償され、これにより高周波領域の動作周波数での動作を可能としている。コア部１２０は、高速インタフェース部１１０に関するプロトコルに適合するように複数のバンクから構成されたＤＲＡＭであって、このコア部１２０は一般的なＤＲＡＭと同様の動作速度で動作する。
【００１９】この半導体装置１００によれば、コア部１２０に対するデータの書き込みや読み出しは、高速インタフェース回路１１０を介して行われ、コア部１２０の各バンクをインターリーブにより動作させることにより、見かけ上の動作速度を向上させている。従って、コア部１２０を構成する各バンクは通常の動作速度で動作しているにもかかわらず、外部から見れば、高周波領域での動作周波数でデータの書き込みや読み出しを行うことが可能とされる。
【００２０】図２に、この実施の形態１にかかる半導体装置の特徴部を示す。同図において、レジスタ１１００は、上述の高速インタフェース１１０に設けられたものであって、このレジスタ１１００に設定されたコードに基づき、所定の対応関係に従って、後述する内部電源回路１３００が発生する内部電源電圧の切替状態と、内部論理回路系１４００での信号遅延量の切替状態と、センスアンプ系１５００での定電流源の切替状態とが制御される。ここで、上述の所定の対応関係は、設計段階で予め設定され、動作周波数と内部電源回路の内部電源電圧と対応関係、動作周波数と内部論理系回路１４００での信号遅延量との関係、および動作周波数とセンスアンプ系１５００での定電流値との関係を含む。これらの対応関係は、各動作周波数に対して回路動作が最適となるようにそれぞれ設定される。
【００２１】デコーダ１２００は、レジスタ１１００に設定されたコード（すなわちレジスタ値）をデコードしてデコード信号Ｄ１～Ｄ４を生成する。この例では、レジスタ１１００からは、設定されたコードとして信号ＲＥＧ１，ＲＥＧ２の２ビットの信号が出力され、デコーダ１２００からは、信号ＲＥＧ１，ＲＥＧ２の各論理値の組み合わせに応じた４ビットの信号Ｄ１～Ｄ４が出力される。そして、これら信号Ｄ１～Ｄ４の何れかひとつが、信号ＲＥＧ１，ＲＥＧ２に応じてＨレベルとなる。
【００２２】図３に、デコーダ１２００の構成例を示す。同図に示すように、このデコーダ１２００は、信号ＲＥＧ１，ＲＥＧ２を反転させるためのインバータ１２０１～１２０４と、信号ＲＥＧ１，ＲＥＧ２およびこれらの反転信号から否定的論理和を演算して信号Ｄ１～Ｄ４を出力する否定的論理和ゲート１２０５～１２０８とから構成される。
【００２３】すなわち、インバータ１２０１，１２０４には、信号ＲＥＧ１が入力され、インバータ１２０２，１２０３には、信号ＲＥＧ２が入力される。否定的論理和ゲート１２０５には、信号ＲＥＧ１，ＲＥＧ２が入力され、この否定的論理和ゲート１２０５の出力信号が信号Ｄ１とされる。否定的論理和ゲート１２０６には、信号ＲＥＧ２と、インバータ１２０１から出力される信号ＲＥＧ１の反転信号とが入力され、この否定的論理和ゲート１２０６の出力信号が信号Ｄ２とされる。否定的論理和ゲート１２０７には、信号ＲＥＧ１と、インバータ１２０２から出力される信号ＲＥＧ２の反転信号とが入力され、この否定的論理和ゲート１２０７の出力信号が信号Ｄ３とされる。否定的論理和ゲート１２０８には、インバータ１２０３，１２０４から出力される信号ＲＥＧ１，ＲＥＧ２の各反転信号が入力され、この否定的論理和ゲート１２０８の出力信号が信号Ｄ４とされる。
【００２４】このデコーダ１２００によれば、信号ＲＥＧ１，ＲＥＧ２の各ビットの論理値に応じて、否定的論理和ゲート１２０５～１２０８の何れかひとつに入力される１対の信号がＨレベルとなり、信号ＲＥＧ１，ＲＥＧ２の２ビットの組み合わせに応じて信号Ｄ１～Ｄ４の４ビットの何れかがＨレベルとなる。この例では、信号ＲＥＧ１，ＲＥＧ２が何れもＬレベルの場合、否定的論理和ゲート１２０５から出力される信号Ｄ１のみがＨレベルとなり、信号ＲＥＧ１および信号ＲＥＧ２がそれぞれＨレベルおよびＬレベルの場合には、否定的論理和ゲート１２０６から出力される信号Ｄ２のみがＨレベルとなる。また、信号ＲＥＧ１および信号ＲＥＧ２がそれぞれＬレベルおよびＨレベルの場合、否定的論理和ゲート１２０７から出力される信号Ｄ３のみがＨレベルとなり、信号ＲＥＧ１，ＲＥＧ２が何れもＨレベルの場合には、否定的論理和ゲート１２０８から出力される信号Ｄ４のみがＨレベルとなる。
【００２５】この実施の形態１では、上述のレジスタ１１００に、動作周波数として６００ＭＨｚを表すコードが設定された場合、信号ＲＥＧ１，ＲＥＧ２が共にＬレベルとなって信号Ｄ１がＨレベルとなる。また、動作周波数として７１２ＭＨｚを表すコードが設定された場合、信号ＲＥＧ１および信号ＲＥＧ２がそれぞれＨレベルおよびＬレベルとなって信号Ｄ２がＨレベルとなり、さらに、動作周波数として８００ＭＨｚを表すコードが設定された場合、信号ＲＥＧ１および信号ＲＥＧ２がそれぞれＬレベルおよびＨレベルとなって信号Ｄ３がＨレベルとなるものとする。
【００２６】なお、上述の信号ＲＥＧ１，ＲＥＧ２の組み合わせに加えて、信号ＲＥＧ１および信号ＲＥＧ２が共にＨレベルとなる組み合わせが存在するので、原理的には４種類の動作周波数に対応することが可能である。しかし、この実施の形態１では、６００ＭＨｚ、７１２ＭＨｚ、８００ＭＨｚの３種類の動作周波数に対応するものとし、レジスタ１１００には、信号ＲＥＧ１および信号ＲＥＧ２が共にＨレベルとなるコードの設定を禁止するものとする。以上で、デコーダ１２００の構成について説明した。
【００２７】ここで、再び説明を図２に戻す。次に、内部電源回路１３００、内部論理回路系１４００、センスアンプ系１５００について説明する。これら内部電源回路１３００、内部論理回路系１４００、センスアンプ系１５００は、図１に示すコア部１２０を構成するＤＲＡＭの要素回路であって、内部電源回路１３００は、外部から供給される電源電圧（例えば２．５Ｖ）を、トランジスタなどのデバイスに適合する内部の電源電圧（例えば２．０Ｖ）に変換する回路であって、この内部の電源電圧を降圧して複数の電圧に切り替える機能を有する。内部論理回路系１４００は、例えばアドレス入力回路、プリデコーダ回路、データ入出力回路、データ書込回路、あるいは各種の制御信号を生成するための制御回路など、予めタイミング関係が設定された各種の信号が関与する回路系であって、信号の遅延量を切り替える機能を有する。センスアンプ系１５００は、メモリセルからビット線上に読み出されたデータ信号を増幅するための回路系であって、差動型のセンスアンプを構成する定電流源の電流値を切り替える機能を有する。
【００２８】以下、内部電源回路１３００、内部論理回路系１４００、センスアンプ系１５００の詳細について順に説明する。図４に、内部電源回路１３００の構成例を示す。同図に示すように、この内部電源回路１３００は、ｎ型ＭＯＳトランジスタ１３１０と、差動増幅器１３２０と、スイッチ部１３３０と、トランスファゲート部１３４０と、抵抗Ｒ０～Ｒ１２とから構成される。ここで、ｎ型ＭＯＳトランジスタ１３１０は、内部電源の電源電流を供給するためのものであって、そのドレインが外部から供給される電源に接続されると共にそのソースが内部の電源ノードとされており、この電源ノードに内部電源電圧Ｖｉｎｔが現れるようになっている。抵抗Ｒ０～Ｒ１２は、ｎ型ＭＯＳトランジスタ１３１０のソース（内部の電源ノード）とグランドとの間に直列接続されており、各抵抗間の接続ノードには、内部電源電圧Ｖｉｎｔを抵抗Ｒ０～Ｒ１２により分圧して得られる電圧が現れるようになっている。
【００２９】トランスファゲート部１３３０は、上述の抵抗Ｒ０～Ｒ１２で分圧された電圧を選択するためのものであり、抵抗Ｒ０～Ｒ１２の各接続ノードに信号経路の一端が接続された複数のトランスファゲートＴＧ１～ＴＧ１２から構成される。これらトランスファゲートＴＧ１～ＴＧ１２のそれぞれは、互いに並列接続されたｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタ（符号なし）と、インバータ（符号なし）とから構成され、このインバータの入力部および出力部は、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのゲートにそれぞれ接続されている。また、このインバータの入力部は、トランスファゲートの導通を制御するための信号が与えられる制御端子とされる。この例では、各トランスファゲートは、制御端子にＬレベルの信号が与えられた場合にオフとなり、Ｈレベルの信号が与えられた場合にオンとなる。各トランスファゲートの制御端子には、後述するスイッチ部１３４０から信号が与えられる。トランスファゲートＴＧ１～ＴＧ１２の各信号経路の他端は共通接続され、差動増幅器１３２０の一方の入力部に接続されている。
【００３０】スイッチ部１３４０は、上述のデコーダ１２００から出力された信号Ｄ１～Ｄ４を、上述のトランスファゲート部１３３０の各制御端子に選択的に与えるためのものであり、これら信号Ｄ１～Ｄ４に対してスイッチ１３４１～１３４４がそれぞれ設けられている。ここで、スイッチ１３４１～１３４４のそれぞれは、１つの入力端子と３つの出力端子を備えており、各出力端子は、上述のトランスファゲート部１３３０の制御端子に接続される。また、スイッチ１３４１～１３４４のそれぞれにおいて、３つの出力端子の何れか１つがアルミ配線Ｍ２を介して入力端子に選択的に接続され、残りの２つの出力端子がアルミ配線Ｍ１，Ｍ３を介してグランドに接続されている。
【００３１】これにより、例えばスイッチ１３４１の場合、アルミ配線Ｍ１を介してグランドに接続された出力端子がトランスファゲートＴＧ１の制御に接続され、このトランスファゲートＴＧ１がオフ状態に固定される。また、アルミ配線Ｍ２を介して入力端子に接続された出力端子がトランスファゲートＴＧ２の制御端子に接続され、このトランスファゲートＴＧ２の導通状態が信号Ｄ４に応じて制御される。さらに、アルミ配線Ｍ３を介してグランドに接続された出力端子がトランスファゲートＴＧ３の制御に接続され、このトランスファゲートＴＧ３がオフ状態に固定される。
【００３２】同様に、スイッチ１３４２～１３４４において、入力端子に接続された出力端子に信号Ｄ２～Ｄ４がそれぞれ現れ、これらの出力端子に接続された制御端子を有するトランスファゲートＴＧ５，ＴＧ８，ＴＧ１１の各導通状態が制御される。各スイッチの接続状態は、製造工程（アルミ配線工程）において、アルミ配線Ｍ１～Ｍ３を繋ぎ変えることにより変更可能である。
【００３３】この実施の形態では、スイッチ部１３４０を介して、信号Ｄ１～Ｄ４が、トランスゲートＴＧ２，ＴＧ５，ＴＧ８，ＴＧ１１の制御ソードに与えられ、その他のトランスファゲートがオフ状態に固定されている。従って、信号Ｄ１がＨレベルの場合、即ち動作周波数が６００ＭＨｚの場合には、トランスファゲートＴＧ２のみがオン状態となり、抵抗Ｒ１と抵抗Ｒ２との間の接続ノードに現れている電圧が差動増幅器１３２０に与えられる。
【００３４】同様に、信号Ｄ２がＨレベルの場合、即ち動作周波数が７１２ＭＨｚの場合には、トランスファゲートＴＧ５がオン状態となり、抵抗Ｒ４と抵抗Ｒ５との間の接続ノードに現れている電圧が差動増幅器１３２０に与えられる。また、信号Ｄ３がＨレベルの場合、即ち動作周波数が８００ＭＨｚの場合には、トランスファゲートＴＧ８がオン状態となり、抵抗Ｒ７と抵抗Ｒ８との間の接続ノードに現れている電圧が差動増幅器１３２０に与えられる。抵抗Ｒ０～Ｒ１２の各値は、各動作周波数に対して最適な内部電源電圧Ｖｉｎｔが得られるように選ばれる。
【００３５】ところで、上述の図４に示す例では、アルミ配線の繋ぎ変えによって接続状態が変更されるスイッチ１３４１～１３４４を用いてスイッチ部１３４０を構成したが、これらのスイッチを、ヒューズ回路を用いて構成することもできる。図５に、ヒューズ回路を用いたスイッチの構成例を示す。同図において、信号Ｄは、上述のデコーダ１２００から出力される信号Ｄ１～Ｄ４の何れかである。同図に示すスイッチは、上述の図４に示すスイッチ１３４１～１３４４のひとつに対応するもので、デコーダの出力信号Ｄが共通に入力されるヒューズ回路１３５１～１３５３と、これらヒューズ回路の各出力信号とデコーダの出力信号Ｄとの論理積を演算する論理積ゲート１３５４～１３５６から構成される。
【００３６】ヒューズ回路１３５１は、ヒューズ１３５１Ａと、ｎ型ＭＯＳトランジスタ１３５１Ｂと、インバータ１３５１Ｃと、排他的論理和ゲート１３５１Ｄとから構成される。ヒューズ１３５１Ａおよびｎ型ＭＯＳトランジスタ１３５１Ｂは電源とグランドとの間に直列接続されており、これらヒューズ１３５１Ａとｎ型ＭＯＳトランジスタ１３５１Ｂとの間の接続ノードＮ１はインバータ１３５１Ｃの入力部に接続され、このインバータの出力部はｎ型ＭＯＳトランジスタ１３５１Ｂのゲートに接続される。排他的論理和ゲート１３５１Ｄの一方の入力部には、信号Ｄ１～Ｄ４の何れかが与えられ、他方の入力部には、接続ノードＮ１に現れる電圧信号が与えられる。
【００３７】ここで、ヒューズ１３５１Ａが切断されていない場合、このヒューズ１３５１Ａを介して接続ノードＮ１の電位が電源電位に引き上げられ、この接続ノードＮ１にＨレベルの信号が現れ、この信号が排他的論理和ゲート１３５１Ｄに与えられる。このとき、インバータ１３５１Ｃは、このＨレベルの信号を入力してｎ型ＭＯＳトランジスタ１３５１ＢのゲートにＬレベルを与え、このｎ型ＭＯＳトランジスタ１３５１Ｂをオフ状態とする。この結果、接続ノードＮ１に現れている信号がＨレベルを維持した状態で、ヒューズ１３５１Ａ、ｎ型ＭＯＳトランジスタ１３５１Ｂ、インバータ１３５１Ｃからなる回路系が安定する。
【００３８】また、ヒューズ１３５１Ａが切断されている場合、ｎ型ＭＯＳトランジスタ１３５１Ｂを介して接続ノードＮ１の電位がグランド電位に引き下げられ、この接続ノードＮ１にＬレベルの信号が現れ、この信号が排他的論理和ゲート１３５１Ｄに与えられる。このとき、インバータ１３５１Ｃは、このＬレベルの信号を入力してｎ型ＭＯＳトランジスタ１３５１ＢのゲートにＨレベルを与え、このｎ型ＭＯＳトランジスタ１３５１Ｂをオン状態とする。この結果、接続ノードＮ１に現れている信号がＬレベルを維持した状態で、ヒューズ１３５１Ａ、ｎ型ＭＯＳトランジスタ１３５１Ｂ、インバータ１３５１Ｃからなる回路系が安定する。従って、このヒューズ回路１３５１（排他的論理和ゲート１３５１Ｄ）は、ヒューズ１３５１Ａが切断されていない場合、信号Ｄに対してインバータとして機能し、ヒューズ１３５１Ａが切断されている場合にはバッファとして機能する。
【００３９】ヒューズ回路１３５２は、上述のヒューズ回路１３５１とは逆に、ヒューズが切断されていない場合にはバッファとして機能し、ヒューズ１３５１Ａが切断されている場合にはインバータとして機能するように構成される。すなわち、このヒューズ回路１３５２は、ヒューズ１３５２Ａと、ｎ型ＭＯＳトランジスタ１３５２Ｂと、インバータ１３５２Ｃ，１３５２Ｄと、排他的論理和ゲート１３５２Ｅとから構成される。ヒューズ１３５２Ａとｎ型ＭＯＳトランジスタ１３５２Ｂとの間の接続ノードＮ２は、インバータ１３５２Ｄの入力部に接続され、このインバータ１３５２Ｄの出力信号は排他的論理和ゲート１３５２Ｅに与えられる。その他の構成については、上述のヒューズ回路１３５１と同様であり、ヒューズ１３５２Ａ、ｎ型ＭＯＳトランジスタ１３５２Ｂ、インバータ１３５２Ｃ、排他的論理和ゲート１３５２Ｅが、上述のヒューズ１３５１Ａ、ｎ型ＭＯＳトランジスタ１３５１Ｂ、インバータ１３５１Ｃ、排他的論理和ゲート１３５１Ｄに対応している。
【００４０】ここで、ヒューズ１３５２Ａが切断されていない場合、このヒューズ１３５２Ａを介して接続ノードＮ２の電位が電源電位に引き上げられる。この結果、インバータ１３５２ＤはＬレベルの信号を排他的論理和ゲート１３５２Ｅに与える。従ってこの場合、このヒューズ回路１３５２（排他的論理和ゲート１３５２Ｅ）は、信号Ｄに対してバッファとして機能する。また、ヒューズ１３５２Ａが切断されている場合、接続ノードＮ２の電位がｎ型ＭＯＳトランジスタ１３５２Ｂによりグランド電位に引き下げられる。この結果、インバータ１３５２ＤはＨレベルの信号を排他的論理和ゲート１３５２Ｅに与える。従ってこの場合、このヒューズ回路１３５２（排他的論理和ゲート１３５２Ｅ）は、信号Ｄに対してインバータとして機能する。ヒューズ回路１３５３は、上述のヒューズ回路１３５１と同様に構成され、ヒューズが切断されていない場合には信号Ｄに対してインバータとして機能し、ヒューズが切断されている場合にはバッファとして機能する。
【００４１】上述のヒューズ回路１３５１～１３５３の出力部には、デコーダ１２００の出力信号Ｄに応じてヒューズ回路１３５１～１３５３の出力信号を無効にするための論理積ゲート１３５４～１３５６が設けられている。これら論理積ゲートの一方の入力部には、ヒューズ回路１３５１～１３５３の出力部がそれぞれ接続されており、他方の入力部には、信号Ｄ（Ｄ１～Ｄ４）が共通に与えられている。
【００４２】以下、この図５に示すスイッチの動作を簡単に説明する。デコーダ１２００の出力信号ＤがＨレベルの場合、これを他方の入力部で受ける論理積ゲート１３５４～１３５６は、ヒューズ回路１３５１～１３５３の出力信号に応じた論理値の信号を出力する。換言すれば、信号ＤがＨレベルの場合、ヒューズ回路１３５１～１３５３の出力信号が有効とされ、論理積ゲート１３５４～１３５６を通過する。逆に、デコーダ１２００の出力信号ＤがＬレベルの場合、これを他方の入力部で受ける論理積ゲート１３５４～１３５６は、ヒューズ回路１３５１～１３５３の出力信号に関係なく、Ｌレベルの信号を出力する。換言すれば、信号ＤがＬレベルの場合、ヒューズ回路１３５１～１３５３の出力信号が無効とされる。
【００４３】この図５に示すスイッチで図４に示すスイッチ１３４１～１３４４をそれぞれ置き換えた場合の動作を考える。デコーダ１２００は、出力信号Ｄ１～Ｄ４の４ビットのうちの１ビットのみをＨレベルとするので、スイッチ１３４１～１３４４のうち、デコーダ１２００から出力される３ビットのＬレベルの信号を入力する３つのスイッチでは、図５に示す論理積ゲート１３５４～１３５６の全ての出力信号がＬレベルに固定される。また、デコーダ１２００からＨレベルの信号を入力する残りの１つのスイッチでは、論理積ゲート１３５４～１３５６の出力信号は、ヒューズ回路１３５１～１３５３の出力信号に応じたものとなる。
【００４４】ここで、デコーダ１２００からＨレベルの信号を入力する図５に示すスイッチの動作を説明する。ヒューズ回路１３５１～１３５３のヒューズが何れも切断されていない場合、ヒューズ回路１３５１，１３５３はインバータとして機能し、ヒューズ回路１３５２はバッファとして機能する。したがって、信号ＤがＨレベルであるから、ヒューズ回路１３５２の出力信号がＨレベルとなり、ヒューズ回路１３５１，１３５３の出力信号がＬレベルとなる。この結果、これらのヒューズ回路の出力信号を受ける論理積ゲート１３５４～１３５６のうち、論理積ゲート１３５５の出力信号のみがＨレベルとなる。結局、図５に示すスイッチは、図４に示すスイッチ１３４１～１３４４と同一に機能する。この図５に示すスイッチを用いれば、製造後にヒューズをトリミングすることにより、任意にスイッチの接続状態を変更することができる。なお、この実施の形態１では、説明の便宜上、図４に示すアルミ配線を利用したスイッチ１３４１～１３４４を用いるものとする。
【００４５】次に、図２に示す内部論理回路系１４００について説明する。図６および図７に、この内部論理回路系１４００の一例を示す。この例は、メモリセルアレイ（符号なし）内のメモリセルからビット線上にデータ信号を読み出すための回路系に関する構成であって、図６は、各ビット線に設けられたラッチ型センスアンプの構成を示し、図７は、このラッチ型センスアンプの活性状態を制御するためのセンスアンプ活性化信号を出力する回路を示す。この回路は、内部電源の供給を受けて動作する回路系での信号の遅延量を切り替える機能を有する。
【００４６】ここで、図６に示すように、メモリセルアレイ内には、複数のビット線ＢＬと複数のワード線ＷＬとが直交するように配線されており、これらビット線とワード線との交差部に位置するようにメモリセルＭＣがマトリックス状に配置されている。各メモリセルは、データ保持用のキャパシタとデータ転送用のトランジスタとから構成される。この例では、或る１本のワード線ＷＬに着目した場合、一対のビット線ＢＬＰの何れか一方にのみメモリセルＭＣが接続されている。
【００４７】また、一対のビット線ＢＬＰには、ラッチ型のセンスアンプＬＳＡが接続されている。このラッチ型センスアンプＬＳＡは、ｐ型ＭＯＳトランジスタＰ２，Ｐ３およびｎ型ＭＯＳトランジスタＮ２，Ｎ３からなるフリップフロップと、このフリップフロップに対して電源およびグランドをそれぞれ供給するためのｐ型ＭＯＳトランジスタＰ１およびｎ型ＭＯＳトランジスタＮ１から構成されており、これらｐ型ＭＯＳトランジスタＰ１およびｎ型ＭＯＳトランジスタＮ１の導通状態は、後述するセンスアンプ活性化信号ＳＥＰ，ＳＥＮにより制御される。
【００４８】このラッチ型センスアンプＬＳＡによれば、センスアンプ活性化信号ＳＥＰ，ＳＥＮが活性化されて、ｐ型ＭＯＳトランジスタＰ１およびｎ型ＭＯＳトランジスタＮ１がオン状態になると、ｐ型ＭＯＳトランジスタＰ２，Ｐ３およびｎ型ＭＯＳトランジスタＮ２，Ｎ３からなるフリップフロップの回路状態が安定する。ここで、フリップフロップは安定状態として２つの状態をとり得るが、何れの状態に安定するかは、一対のビット線ＢＬＰを介してフリップフロップに与えられる初期の電位関係による。従って、一対のビット線ＢＬＰに予めデータ信号に応じた電位差を与えておけば、このデータ信号が増幅されることとなる。
【００４９】このラッチ型センスアンプにより増幅されたデータ信号は、図示しないカラムスイッチを介してメモリセルアレイから読み出されるが、ビット線上のデータ信号そのものが増幅されるため、センスアンプで増幅されたデータ信号は元のメモリセルに書き戻される。このとき、仮に逆のデータが書き戻されると、メモリセル内のデータが破壊される。このため、ラッチ型センスアンプの場合、メモリセルから読み出されたデータ信号の電位差がビット線上に十分に現れた後にセンスアンプ活性化信号ＳＥＰ，ＳＥＮを活性化させて動作させる必要があり、ビット線上のデータ信号とセンスアンプ活性化信号とのタイミングを精度よく制御する必要がある。
【００５０】次に、図７に示す回路の構成を説明する。同図に示す回路は、ビット線ごとに配置されたラッチ型のセンスアンプの活性状態を制御するためのセンスアンプ活性化信号ＳＥＰ，ＳＥＮのタイミング（遅延量）を調整するためのもので、元のセンスアンプ活性化信号ＳＥを遅延させるための遅延回路１４０１～１４０４と、各遅延回路の出力信号を選択するためのトランスファゲート１４０５～１４０８と、このトランスファゲートで選択された信号の相補信号を生成するためのインバータ１４０９Ｐおよびバッファ１４０９Ｎとを備えて構成される。ここで、遅延前のセンスアンプ活性化信号ＳＥは、リード・ライト動作のトリガーを与える信号（図示なし）から生成されたもので、通常のＤＲＡＭと同様の回路系で予め生成されたものである。また、遅延回路１４０１，１４０２，１４０３の各遅延量は、６００ＭＨｚ、７１２ＭＨｚ、８００ＭＨｚの各動作周波数が設定された場合にセンスアンプ活性化信号ＳＥＰ，ＳＥＮのタイミングが最適となるように予め設定されている。
【００５１】図７に示す構成をさらに詳細に説明する。同図に示すように、センスアンプ活性化信号ＳＥは、遅延回路１４０１～１４０４に対して共通に入力され、これら遅延回路１４０１～１４０４の出力部には、トランスファゲート１４０５～１４０８の一端が接続されている。これらトランスファゲートの他端は共通接続されて、この回路の出力部とされる。各トランスファゲートは、互いに並列接続されたｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタ（符号なし）と、インバータ（符号なし）とから構成され、このインバータの入力部および出力部は、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのゲートにそれぞれ接続される。また、このインバータの入力部は、トランスファゲートの導通を制御するための信号Ｄ１～Ｄ４が上述のデコーダ１２００から与えられる制御端子とされる。この例では、この制御端子にＬレベルの信号が与えられた場合にトランスファゲートがオフとなり、Ｈレベルの信号が与えられた場合にオンとなる。
【００５２】上述したように、デコーダ１２００から出力される信号Ｄ１～Ｄ４の４ビットのうち、１ビットのみがＨレベルとなるので、トランスファゲート１４０５～１４０８の何れかひとつがオンとされ、他はオフとされる。したがって、この内部論理回路系１４００によれば、遅延回路１４０１～１４０４の出力信号のうち、何れかひとつが、オン状態にあるトランスファゲートを介して出力される。よって、デコーダ１２００から出力される信号Ｄ１～Ｄ４の何れかをＨレベルとすることにより、センスアンプ活性化信号ＳＥに対し遅延回路１４０１～１４０４の何れかの遅延量を与えることができ、このセンスアンプ活性化信号のタイミングを最適に調整することができる。
【００５３】次に、図２に示すセンスアンプ系１５００について説明する。図８に、このセンスアンプ系１５００の特徴部を示す。同図に示す回路は、上述のラッチ型のセンスアンプＬＳＡの後段側に設けられた差動増幅型のセンスアンプ（データアンプ）であって、カレントミラーを構成するｐ型ＭＯＳトランジスタ１５１１，１５１２と、一対のビット線ＢＬ，／ＢＬに読み出されたデータ信号を検出するためのｎ型ＭＯＳトランジスタ１５１３，１５１４と、定電流源として機能するｎ型ＭＯＳトランジスタ１５１５～１５１８と、このｎ型ＭＯＳトランジスタ１５１５～１５１８の電流経路に対して直列接続されたトランスファゲート１５２１～１５２４から構成される。ｎ型ＭＯＳトランジスタ１５１５～１５１８のゲートには、所定の電圧Ｖｒが共通に与えられ、これらトランジスタは飽和領域で動作するようになっている。ｎ型ＭＯＳトランジスタ１５１５，１５１６，１５１７のゲート幅およびゲート長は、６００ＭＨｚ、７１２ＭＨｚ、８００ＭＨｚの各動作周波数について最適な定電流値が得られるように予め設定されている。なお、この実施の形態では、信号Ｄ４はＬレベルに固定され、定電流用のｎ型ＭＯＳトランジスタ１５１８は使用されない。
【００５４】トランスファゲート１５２１～１５２４のそれぞれは、上述の図７に示すものと同様に、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタ（符号なし）と、インバータ（符号なし）とから構成され、このインバータの入力部は、トランスファゲートの導通を制御するための信号が与えられる制御端子とされる。各トランスファゲートの制御端子には、上述のデコーダ１２００から出力される信号Ｄ１～Ｄ４が与えられる。
【００５５】上述のデコーダ１２００の出力信号Ｄ１～Ｄ４の４ビットのうち、１ビットのみがＨレベルとなるので、トランスファゲート１５２１～１５２４の何れかひとつがオンとされ、他の全てはオフとされる。したがって、このセンスアンプ系１５００によれば、定電流源としてのｎ型ＭＯＳトランジスタ１５１５～１５１８のうち、オン状態にあるトランスファゲートに接続されたｎ型ＭＯＳトランジスタが定電流源として機能し、このトランジスタの電流能力に応じた定電流値が得られる。よって、デコーダ１２００から出力される信号Ｄ１～Ｄ４の何れかをＨレベルとすることにより、ｎ型ＭＯＳトランジスタ１５１５～１５１８を定電流源として選択することができ、このセンスアンプが有する定電流源の電流値を最適に調整することができる。
【００５６】以下、この実施の形態１の動作について、内部電源回路１３００での内部電源電圧の切替、内部論理回路系１４００での遅延量の切替、センスアンプ系１５００での定電流値の切替に着目して説明する。まず、この半導体装置のユーザは、外部のＣＰＵなどの制御の下に、レジスタ１１００に対し動作周波数を特定するコードを設定する。レジスタ１１００は、ユーザにより設定されたコードを表す２ビットの信号ＲＥＧ１，ＲＥＧ２を出力する。この実施の形態１では、信号ＲＥＧ１および信号ＲＥＧ２が共にＬレベルであるとする。
【００５７】デコーダ１２００は、レジスタ１１００から出力された信号ＲＥＧ１，ＲＥＧ２をデコードして信号Ｄ１～Ｄ４を出力する。いま、信号ＲＥＧ１および信号ＲＥＧ２がＬレベルであるから、図３から理解されるように、信号Ｄ１のみがＨレベルとなり、他の信号Ｄ２～Ｄ４はＬレベルとされる。これら信号Ｄ１～Ｄ４は、デコーダ１２００から、内部電源回路１３００、内部論理回路系１４００、センスアンプ系１５００に対して共通に与えられる。
【００５８】ここで、図４において、信号Ｄ１は、スイッチ１３４１を介してトランスファゲートＴＧ２の制御端子に与えられ、このトランスファゲートがオン状態とされる。この結果、抵抗Ｒ１と抵抗Ｒ２との間の接続ノードに現れる電圧が選択されて、差動増幅器１３２０に電圧Ｖａとして与えられる。電圧Ｖａを入力する差動増幅器１３２０は、この電圧Ｖａが参照電圧Ｖｒｅｆと一致するように、ｎ型ＭＯＳトランジスタ１３１０のゲート電圧を制御し、内部電源の電圧Ｖｉｎｔを調整する。すなわち、この場合、抵抗Ｒ０，Ｒ１の直列抵抗と、抵抗Ｒ２～Ｒ１２の直列抵抗とにより内部電源の電圧Ｖｉｎｔを分圧して得られる電圧Ｖａが、所定の参照電圧Ｖｒｅｆと一致するように電圧Ｖｉｎｔが決定される。したがって、トランスファゲートＴＧ１～ＴＧ１２の何れをオンさせるかにより、分圧により得られる電圧Ｖａが切り替わり、内部電源の電圧Ｖｉｎｔが切り替わる。
【００５９】また、図７において、信号Ｄ１がＨレベルになると、トランスファゲート１４０５がオン状態とされ、遅延回路１４０１を経由した信号がトランスファゲート１４０５を介して出力される。したがって、この場合、センスアンプ活性化信号ＳＥは、遅延回路１４０１により遅延され、センスアンプ活性化信号ＳＥＰ，ＳＥＮとして出力される。これにより、センスアンプ活性化信号ＳＥＰ，ＳＥＮは、センスアンプ活性化信号ＳＥに対して遅延回路１４０１の遅延量だけ遅れ、センスアンプ活性化信号ＳＥＰ，ＳＥＮのタイミングの調整が行われる。
【００６０】さらに、図８において、信号Ｄ１がＨレベルになると、トランスファゲート１５２１がオン状態とされ、ｎ型ＭＯＳトランジスタ１５１５が定電流用のトランジスタとして機能する。したがって、この場合、ｐ型ＭＯＳトランジスタ１５１１，１５１２からなるカレントミラーの一次側と二次側を流れる総電流Ｉｃは、ｎ型ＭＯＳトランジスタ１５１５を流れ、この電流Ｉｃは、ｎ型ＭＯＳトランジスタ１５１５の電流特性に応じた一定の電流値に調整される。
【００６１】ここで、図９に示す波形図を参照しながら、センスアンプ活性化信号のタイミングを調整することの意義を具体的に説明する。なお、図９において、「センスアンプ活性化信号」は、上述のラッチ型センスアンプＬＳＡのｐ型ＭＯＳトランジスタＰ１およびｎ型ＭＯＳトランジスタＮ１に直接入力される信号に相当する。まず、内部電源の電圧が正規の電圧（例えば２Ｖ）である場合、図９（ａ）に示すように、時刻ｔ１でワード線が立ち上がると、メモリセルからビット線にデータが読み出され、徐々に電位差が生じる。そして、時刻ｔ２において、所定のタイミングでセンスアンプ活性化信号がＨレベルとなり、各ビット線に接続されたラッチ型のセンスアンプが活性化される。これにより、ビット線上のデータ信号が増幅される。この場合、データ信号の電位差が得られた状態でセンスアンプが動作するので、データの増幅が正常に行われ、正しいデータが読み出される。
【００６２】これに対し、上述の内部電源回路１３００において、内部電源の電圧が低い値に切り替えられた場合、図９（ｂ）に示すように、ワード線の立ち上がり時刻ｔ３と、センスアンプ活性化信号の立ち上がり時刻ｔ４は、内部電源電圧が正規の電圧である場合に比較して遅れる。しかしながら、ワード線の立ち上がり時刻の遅れ分と、センスアンプ活性化信号の遅れ分は同じではなく、センスアンプ活性化信号の方が遅れ分が比較的小さい。
【００６３】この結果、内部電源の電圧が低下すると、ワード線の立ち上がり時刻からセンスアンプ活性化信号が活性化されるまでの時間的余裕がなくなる。したがって、データ信号の電位差が得られていない状態でセンスアンプが動作を開始し、データの増幅が誤って行われる。このように、内部電源の電圧が変化すると、信号間のタイミング関係に不整合が生じる場合がある。内部論理回路系１４００においてセンスアンプ活性化信号ＳＥの遅延量を調整することの意義は、内部電源電圧Ｖｉｎｔを切り替えることに伴って発生するタイミング関係の不整合を回避し、内部電源電圧Ｖｉｎｔが変化した場合の回路動作を保障することにある。
【００６４】この実施の形態１の説明の最後に、内部電源の電圧を例として、各動作周波数ごとに切り替えられる電圧が、設計値と異なった場合の対処法を説明する。この場合、図４に示すスイッチ部１３４０の接続関係を変更する。この変更は、アルミ配線のパターンを変更することで行われる。すなわち、アルミ配線層の露光用のマスクを修正してアルミ配線を繋ぎ変えることにより、スイッチ部１３４０の接続状態が変更される。これにより、信号Ｄ１～Ｄ４により制御されるトランスファゲートが変更され、差動増幅器１３２０に与えられる電圧Ｖａが変更される結果、内部電源の電圧Ｖｉｎｔが適切な値に調整される。内部回路系での遅延量の調整やセンスアンプ系での定電流値の調整についても同様である。また、図４に示すスイッチ１３４１～１３４４のそれぞれに、図５に示す構成を採用した場合、ヒューズ回路１３５１～１３５３のヒューズを適宜切断することにより、同様に制御対象とされるトランスファゲート部１３３０のトランスファゲートが変更され、各量が調整される。
【００６５】以上説明したように、動作周波数に応じてレジスタ１１００に設定されたコードに基づき、内部電源回路１３００での内部電源電圧Ｖｉｎｔ、内部論理回路系１４００での遅延量、センスアンプ系１５００での定電流値が設定される。従って、動作周波数に応じて、レジスタ１１００のコードを変更すれば、このコードに応じてデコーダ１２００から出力されるＨレベルの信号が切り替わり、上述の内部電源回路１３００での内部電源電圧Ｖｉｎｔ、内部論理回路系１４００に設けられたトランスファゲートの導通状態が切り替わる。この結果、レジスタ１１００に設定されたコードで特定される動作周波数に応じて、コア部１２０の内部電源電圧、遅延量、定電流値が、動作周波数に適した量に切り替わる。
【００６６】以上の説明から理解されるように、この実施の形態１によれば、回路設計段階で、各動作周波数に対して、適切な内部電源電圧、遅延量、定電流値が得られるように、抵抗Ｒ０～Ｒ１２の抵抗値、遅延回路１４０１～１４０４の遅延量、ｎ型ＭＯＳトランジスタ１５１５～１５１８の電流能力（相互コンダクタンスｇｍ）を予め設定しておけば、所望の動作周波数に応じたコードをレジスタ１１００に設定することにより、コア部１２０における内部電源電圧、遅延量、定電流値を４段階に切り替えることができ、これらの量を動作周波数に応じて適切に設定することができる。従って、コア部１２０が過剰な動作を行うことがなくなり、消費電流を有効に抑制することが可能となる。
【００６７】＜実施の形態２＞以下、この発明の実施の形態２を説明する。上述の実施の形態１では、内部電源回路１３００、内部論理回路系１４００、センスアンプ系１５００に対し、デコーダ１２００から出力される信号Ｄ１～Ｄ４を共通に供給し、内部電源電圧、遅延量、定電流値のそれぞれの量について４段階の切替が可能なように構成したが、必ずしも各量の切替段階数を合わせる必要はない。この実施の形態２にかかる半導体装置は、内部電源回路、内部論理回路系、センスアンプ系のそれぞれについて、切替段階数を適切に設定することが可能なように構成される。
【００６８】図１０に、この実施の形態２にかかる半導体装置の構成を概略的に示す。同図において、レジスタ２１００は、上述の実施の形態１にかかるレジスタ１１００に対応するものであり、動作周波数を特定する３ビットのコードを設定するためのもので、このコードに応じた信号ＲＥＧ１～ＲＥＧ３を出力する。デコーダ２２１０，２２２０，２２３０は、上述のデコーダ１２００に対応するものであって、レジスタ２１００から出力される信号ＲＥＧ１～ＲＥＧ３をデコードするものである。
【００６９】内部電源回路２３１０は、上述の実施の形態１にかかる内部電源回路１３００に対応するものであり、デコーダ２２１０の出力信号を受けて内部電源の電圧を切り替えるものである。内部論理回路系２３２０は、上述の内部論理回路系１４００に対応するものであり、デコーダ２２２０のデコード出力を受けて内部回路の遅延量を切り替えるものである。センスアンプ系２３３０は、上述のセンスアンプ系１５００に対応するものであり、デコーダ２２３０のデコード出力を受けて定電流源の電流値を切り替えるものである。
【００７０】ここで、デコーダ２２１０，２２２０，２２３０は、図１１に示すテーブルに従って構成されている。このテーブルは、外部の電源電圧が２．５Ｖの場合における「動作周波数ｆ」と「内部電源の電圧Ｖｉｎｔ」と「内部回路の遅延量ｔＤＬＹ」と「センスアンプの定電流値Ｉｃ」との対応関係を示すものであり、各動作周波数で最適な回路動作が得られる場合の所定の対応関係を示す。また、各動作周波数に対応する信号ＲＥＧ１，ＲＥＧ２，ＲＥＧ３の組み合わせが割り付けられている。これらの信号の論理値組み合わせは、レジスタ２１００に設定されるべきコードとされる。
【００７１】この例に示すテーブルは、内部電源電圧Ｖｉｎｔとして、動作周波数ｆ１～ｆ４について２．０Ｖが設定されるべきであることを表し、動作周波数ｆ５～ｆ７について１．９Ｖが設定されるべきであることを表し、動作周波数ｆ８について１．８Ｖが設定されるべきであることを表す。また、定電流値Ｉｃとして、動作周波数ｆ１～ｆ４について３ｍＡが設定されるべきであることを表し、動作周波数ｆ５～ｆ８について１ｍＡが設定されるべきであることを表す。さらに、遅延量ｔＤＬＹとして、動作周波数ｆ５～ｆ３について＋０．５ｎｓが設定されるべきであることを表し、動作周波数ｆ４，ｆ５について０ｎｓが設定されるべきであることを表し、動作周波数ｆ６～ｆ８について－０．５ｎｓが設定されるべきであることを表す。これらの対応関係は、回路設計段階で予め決定される。
【００７２】図１２に、デコーダ２２１０の構成例を示す。このデコーダ２２１０は、図１１に示すテーブルで示される動作周波数ｆと電圧Ｖｉｎｔとの対応関係に従って信号ＲＥＧ１～ＲＥＧ３をデコードするものであって、論理積ゲート２２１０Ａ～２２１０Ｄ、論理和ゲート２２１０Ｅ、論理積ゲート２２１０Ｆ～２２１０Ｈ、論理和ゲート２２１０Ｊ、論理積ゲート２２１０Ｋから構成される。ここで、論理積ゲート２２１０Ａは信号ＲＥＧ１～ＲＥＧ３を負論理として入力するものである。
【００７３】論理積ゲート２２１０Ｂは、信号ＲＥＧ１，ＲＥＧ２を負論理として入力し、信号ＲＥＧ３を正論理として入力するものである。論理積ゲート２２１０Ｃは、信号ＲＥＧ１，ＲＥＧ３を負論理として入力し、信号ＲＥＧ２を正論理として入力するものである。論理積ゲート２２１０Ｄは、信号ＲＥＧ１を負論理として入力し、信号ＲＥＧ２，ＲＥＧ３を正論理として入力するものである。これら論理積ゲート２２１０Ａ～２２１０Ｄの出力信号は、論理和ゲート２２１０Ｅに与えられ、この論理和ゲート２２１０Ｅの出力信号は信号ＤＡ１とされる。この信号ＤＡ１は、内部電源の電圧を２．０Ｖに切り替えるための制御信号として用いられる。
【００７４】また、論理積ゲート２２１０Ｆは、信号ＲＥＧ１を正論理として入力し、信号ＲＥＧ２，ＲＥＧ３を負論理として入力するものである。論理積ゲート２２１０Ｇは、信号ＲＥＧ１，ＲＥＧ３を正論理として入力し、信号ＲＥＧ２を負論理として入力するものである。論理積ゲート２２１０Ｈは、信号ＲＥＧ１，ＲＥＧ２を正論理として入力し、信号ＲＥＧ３を負論理として入力するものである。これら論理積ゲート２２１０Ｆ～２２１０Ｈの出力信号は、論理和ゲート２２１０Ｊに与えられ、この論理和ゲート２２１０Ｊの出力信号は、信号ＤＡ２とされる。この信号ＤＡ２は、内部電源の電圧を１．９Ｖに切り替えるための制御信号として用いられる。さらに、論理積ゲート２２１０Ｋは、信号ＲＥＧ１～ＲＥＧ３を正論理として入力するものであり、この出力信号は信号ＤＡ３とされる。この信号ＤＡ３は、内部電源の電圧を１．８Ｖに切り替えるための制御信号として用いられる。
【００７５】図１３に、デコーダ２２２０の構成例を示す。このデコーダ２２２０は、図１１に示すテーブルで示される動作周波数ｆと遅延量ｔＤＬＹとの対応関係に従って信号ＲＥＧ１～ＲＥＧ３をデコードするものであって、論理積ゲート２２２０Ａ～２２２０Ｃ、論理和ゲート２２２０Ｄ、論理積ゲート２２２０Ｅ，２２２０Ｆ、論理和ゲート２２２０Ｇ、論理積ゲート２２２０Ｈ，２２２０Ｊ，２２２０Ｋ、論理和ゲート２２２０Ｌから構成される。
【００７６】ここで、論理積ゲート２２２０Ａは信号ＲＥＧ１～ＲＥＧ３を負論理として入力するものである。論理積ゲート２２２０Ｂは、信号ＲＥＧ１，ＲＥＧ２を負論理として入力し、信号ＲＥＧ３を正論理として入力するものである。論理積ゲート２２２０Ｃは、信号ＲＥＧ１，ＲＥＧ３を負論理として入力し、信号ＲＥＧ２を正論理として入力するものである。これら論理積ゲート２２２０Ａ～２２２０Ｃの出力信号は、論理和ゲート２２２０Ｄに与えられ、この論理和ゲート２２２０Ｄの出力信号は信号ＤＢ１とされる。この信号ＤＢ１は、遅延量を＋０．５ｎｓに切り替えるための制御信号として用いられる。
【００７７】また、論理積ゲート２２２０Ｅは、信号ＲＥＧ１を負論理として入力し、信号ＲＥＧ２，ＲＥＧ３を正論理として入力するものである。論理積ゲート２２２０Ｆは、信号ＲＥＧ１を正論理として入力し、信号ＲＥＧ２，ＲＥＧ３を負論理として入力するものである。これら論理積ゲート２２２０Ｅ，２２２Ｆの出力信号は、論理和ゲート２２２０Ｇに与えられ、この論理和ゲート２２２０Ｇの出力信号は、信号ＤＢ２とされる。この信号ＤＢ２は、遅延量を０ｎｓに切り替えるための制御信号として用いられる。
【００７８】さらに、論理積ゲート２２２０Ｈは信号ＲＥＧ１，ＲＥＧ３を正論理として入力し、信号ＲＥＧ２を負論理として入力するものである。論理積ゲート２２２０Ｊは、信号ＲＥＧ１，ＲＥＧ２を正論理として入力し、信号ＲＥＧ３を負論理として入力するものである。論理積ゲート２２２０Ｋは、信号ＲＥＧ１～ＲＥＧ３を正論理として入力するものである。これら論理積ゲート２２２０Ｈ，２２２０Ｊ，２２２０Ｋの出力信号は、論理和ゲート２２２０Ｌに与えられ、この論理和ゲート２２２０Ｌの出力信号は信号ＤＢ３とされる。この信号ＤＢ３は、遅延量を－０．５ｎｓに切り替えるための制御信号として用いられる。
【００７９】図１４に、デコーダ２２３０の構成例を示す。このデコーダ２２３０は、図１０に示すテーブルで示される動作周波数ｆと定電流Ｉｃとの対応関係に従って信号ＲＥＧ１～ＲＥＧ３をデコードするものであって、信号ＲＥＧ１を入力するインバータ２２３０Ａと、同じく信号ＲＥＧ１を入力するバッファ２２３０Ｂから構成される。インバータ２２３０Ａの出力信号は信号ＤＣ１とされ、バッファ２２３０Ｂの出力信号はＤＣ２とされる。この信号ＤＣ１は、定電流値Ｉｃを３ｍＡに切り替えるための制御信号として用いられ、信号ＤＣ２は、定電流値Ｉｃを１ｍＡに切り替えるための制御信号として用いられる。
【００８０】なお、内部電源回路２３１０、内部論理回路系２３２０、センスアンプ系２３３０の構成については、上述の実施の形態１にかかる内部電源回路１３００、内部論理回路系１４００、センスアンプ系１５００の構成と同様とする。ただし、図４に示す構成において、信号Ｄ１～Ｄ３を信号ＤＡ１～ＤＡ３とし、信号Ｄ４に関連する構成要素を削除するものとする。また、図７に示す構成において、信号Ｄ１～Ｄ３を信号ＤＢ１～ＤＢ３とし、信号Ｄ４に関連する構成要素を削除するものとする。さらに、図８に示す構成において、信号Ｄ１，Ｄ２を信号ＤＣ１，ＤＣ２とし、信号Ｄ３，Ｄ４に関連する構成要素を削除するものとする。
【００８１】以下、この実施の形態２の動作について、内部電源回路１３００での内部電源電圧の切替動作、内部論理回路系１４００での遅延量の切替動作、センスアンプ系１５００での定電流値の切替動作に着目して説明する。まず、この半導体装置のユーザは、外部のＣＰＵなどの制御の下に、レジスタ２１００に対し動作周波数を特定するコードを設定する。レジスタ２１００は、ユーザにより設定されたコードを表す３ビットの信号ＲＥＧ１～ＲＥＧ３を出力する。
【００８２】デコーダ２２１０は、レジスタ２１００から出力された信号ＲＥＧ１～ＲＥＧ３をデコードして信号ＤＡ１～ＤＡ３を出力する。このとき、デコーダ２２１０は、図１１に示される対応関係に従って、信号ＤＡ１～ＤＡ３の各論理値を決定する。すなわち、動作周波数がｆ１～ｆ４の場合、この周波数に割り付けられたコード（ＲＥＧ１，ＲＥＧ２，ＲＥＧ３）の論理値の組み合わせに対して信号ＤＡ１をＨレベルにする。また、動作周波数がｆ５～ｆ７の場合、この周波数に割り付けられたコード（ＲＥＧ１，ＲＥＧ２，ＲＥＧ３）の論理値の組み合わせに対して信号ＤＡ２をＨレベルにする。さらに、動作周波数がｆ８の場合、この周波数に割り付けられたコード（ＲＥＧ１，ＲＥＧ２，ＲＥＧ３）の論理値の組み合わせに対して信号ＤＡ３をＨレベルにする。これにより、動作周波数と内部電源の電圧との対応関係に従って、信号ＤＡ１～ＤＡ３が選択的にＨレベルとされる。
【００８３】また、デコーダ２２２０は、図１１に示される対応関係に従って、信号ＤＢ１～ＤＢ３の各論理値を決定する。すなわち、動作周波数がｆ１～ｆ３の場合、この周波数に割り付けられたコード（ＲＥＧ１，ＲＥＧ２，ＲＥＧ３）の論理値の組み合わせに対して信号ＤＢ１をＨレベルにする。また、動作周波数がｆ４，ｆ５の場合、この周波数に割り付けられたコード（ＲＥＧ１，ＲＥＧ２，ＲＥＧ３）の論理値の組み合わせに対して信号ＤＢ２をＨレベルにする。さらに、動作周波数がｆ６～ｆ８の場合、この周波数に割り付けられたコード（ＲＥＧ１，ＲＥＧ２，ＲＥＧ３）の論理値の組み合わせに対して信号ＤＢ３をＨレベルにする。これにより、動作周波数と内部電源の電圧との対応関係に従って、信号ＤＢ１～ＤＢ３が選択的にＨレベルとされる。
【００８４】さらに、デコーダ２２３０は、図１１に示される対応関係に従って、信号ＤＣ１，ＤＣ２の各論理値を決定する。すなわち、動作周波数がｆ１～ｆ４の場合、この周波数に割り付けられたコード（ＲＥＧ１，ＲＥＧ２，ＲＥＧ３）の論理値の組み合わせに対して信号ＤＣ１をＨレベルにする。また、動作周波数がｆ５～ｆ８の場合、この周波数に割り付けられたコード（ＲＥＧ１，ＲＥＧ２，ＲＥＧ３）の論理値の組み合わせに対して信号ＤＣ２をＨレベルにする。これにより、動作周波数と内部回路の遅延量との対応関係に従って、信号ＤＣ１，ＤＣ２が択一的にＨレベルとされる。
【００８５】このように、この実施の形態によれば、図１１に示すテーブルにおいて、例えば、動作周波数がｆ１～ｆ４については、内部電源の電圧Ｖｉｎｔと定電流値Ｉｃの切替は行われず、動作周波数ｆ４について遅延量ｔＤＬＹの切替のみが行われる。したがって、この実施の形態２によれば、切替の対象とされる各量と動作周波数との対応関係に応じて最適な切替を行うことが可能となる。
【００８６】以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、切替の対象を、内部電源の電圧Ｖｉｎｔ、内部回路の遅延量ｔＤＬＹ、センスアンプの定電流値Ｉｃとしたが、これに限定されることなく、この発明の趣旨を逸脱しない限度において、どのような回路を切替対象としてもよい。また、上述の実施の形態では、ラムバスＤＲＡＭを例としたが、これに限定されることなく、複数種類の動作周波数に対応可能に構成された半導体装置であれば、どのようなものであってもよい。さらに、レジスタには動作周波数を特定するコードを設定するものとしたが、この動作周波数は、動作速度を表す概念として広い意味に解すべきものであり、例えば動作周期やデータ転送速度（データ・レート）などをも含む概念である。
【００８７】
【発明の効果】この発明によれば、以下の効果を得ることができる。すなわち、この発明によれば、複数種類の動作周波数のうちの何れかを特定するためのコードを設定するコード設定部と、内部電源の電圧を切り替えるための電源電圧切替部と、前記内部電源の供給を受けて動作する回路系での遅延量を切り替えるための遅延量切替部と、所定の対応関係に従って、前記コードに基づき前記電源電圧切替部および遅延量切替部の各切替状態を制御する制御部と、を備えたので、各信号の相対的なタイミング関係を維持しながら、動作周波数に応じて内部の電源電圧を変更することができ、動作周波数が低い領域での消費電流を有効に抑制することが可能となる。

【出願人】	【識別番号】０００００４２３７【氏名又は名称】日本電気株式会社
【出願日】	平成１２年８月８日（２０００．８．８）
【代理人】	【識別番号】１００１０８５７８【弁理士】【氏名又は名称】高橋詔男（外３名）
【公開番号】	特開２００２－５６６７４（Ｐ２００２－５６６７４Ａ）
【公開日】	平成１４年２月２２日（２００２．２．２２）
【出願番号】	特願２０００－２４０２１８（Ｐ２０００－２４０２１８）