半導体記憶装置

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【発明の名称】	半導体記憶装置
【発明者】	【氏名】江川英和【氏名】亀井隆夫【氏名】清水祐介
【要約】	【課題】性能補償機能を備えた半導体記憶装置を提供する。【解決手段】外部端子から供給された電源電圧を降圧してメモリ回路の動作電圧を形成する降圧電圧発生回路を備え、上記メモリ回路の動作速度を検出して所望の動作速度に達しないときに上記降圧電圧発生回路を上記メモリ回路の許容電圧範囲内で高くするよう制御する。

【特許請求の範囲】
【請求項１】メモリ回路と、外部端子から供給された電源電圧を降圧して上記メモリ回路の動作電圧を形成する降圧電圧発生回路とを備え、上記メモリ回路の動作速度を検出し、所望の動作速度に達しないときに上記降圧電圧発生回路を上記メモリ回路の許容電圧範囲内で高くするよう制御してなる動作速度補償回路を設けてなることを特徴とする半導体記憶装置。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置に関し、主にダイナミック型メモリセルを用いて構成され、動作速度の高速化が要求されるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】シンクロナス・ダイナミック・ランダム・アクセス・メモリ（以下、単にＳＤＲＡＭという）等では、アクセス時間等がスペックを満足するようにある程度の設計マ－ジンをもって設計が行なわれる。アクセス時間などは、量産時の製造プロセスのばらつきでＭＯＳＦＥＴの駆動能力及び寄生抵抗，容量の変動により設計マージン以上に遅延が発生してスペックを満足しない場合がある。
【０００３】
【発明が解決しようとする課題】最近、上記のようにＤＲＡＭも徐々に高速され、アクセス配分の問題もでてきた。つまり、プロセスのばらつきでアクセスの遅いＤＲＡＭは製品化しても売れず、配分残として残り結果として廃棄処分なってしまうという問題が生じる。ＤＲＡＭ等では、大記憶容量化のために素子の微細化が進められ、外部電圧のまま内部回路を駆動すると耐圧や信頼度が持たない為、外部電圧を降圧して内部回路を動作させている。本願発明者等においては、その内部回路が降圧されていることに着目して、上記のように動作速度の遅いチップに対する速度補償やリフレッシュ特性の補償等を行なうことを考えた。
【０００４】この発明の目的は、性能補償機能を備えた半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子から供給された電源電圧を降圧してメモリ回路の動作電圧を形成する降圧電圧発生回路を備え、上記メモリ回路の動作速度を検出して所望の動作速度に達しないときに上記降圧電圧発生回路を上記メモリ回路の許容電圧範囲内で高くするよう制御する。
【０００６】
【発明の実施の形態】図１には、この発明に係るＳＤＲＡＭの一実施例の全体ブロック図が示されている。制御入力信号は、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力選択信号ＤＱＭＵ，ＤＱＭＬとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａ０～Ａｎからクロック信号ＣＫＬに同期して時系列的に入力される。
【０００７】アドレス入力バッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路を含むＲｏｗ（ロウ）アドレスバッファ及びＣｌｏｕｍｎ（カラム）アドレスバッファにそれぞれ取り込まれる。Ｒｏｗアドレスバッファに取り込まれたＸアドレス信号は、Ｒｏｗデコーダにより供給されてワード線選択のためのデコード動作が行なわれる。Ｒｏｗデコーダの出力信号はワードドライバに供給されてメモリアレイのワード線の選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には微小な読み出し信号が現れ、センスアンプにより増幅動作が行われる。
【０００８】Ｃｏｌｕｍｎアドレスバッファに取り込まれたＹアドレス信号は、Ｃｏｌｕｍｎカウンタに初期値として入力されるとともに、Ｃｏｌｕｍｎデコーダに供給される。Ｃｏｌｕｍｎデコーダは、ビット線選択のためのデコード動作を行ない、その出力信号がＹＳドライバに供給されてビット線選択信号ＹＳが形成される。図示しないが、Ｘ救済回路及びＹ救済回路が設けられ、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致ならメモリアレイに含まれる予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、メモリアレイの正規ワード線又は正規ビット線の選択動作を禁止させる。
【０００９】センスアンプで増幅された記憶情報は、カラム選択信号を受ける図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、Ｏｕｔｐｕｔ（出力）バッファを通して外部端子ＤＱから出力させる。書き込み動作のときには、外部端子ＤＱから入力された書き込み信号がＩｎｐｕｔ（入力）バッファを介して取り込まれ、Ｗｒｉｔｅ（ライト）バッファを介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が増幅されてメモリセルのキャパシタにそれに対応した電荷が保持される。
【００１０】コントロールロジックとタイミングジェネレータは、前記のような制御信号ＣＬＫ，ＣＬＥ、／ＲＡＳと／ＣＡＳ及び／ＷＥ、ＤＱＭＵ，ＤＱＭＬに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のようにメモリセルの選択動作に必要な各種のタイミング信号を発生させる。リフレッシュモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作を行なうリフレッシュ制御回路も含まれる。
【００１１】内部電源発生回路は、電源端子から供給されたＶＣＣＶＳＳのような動作電圧を受けてワード線の選択レベルに対応した内部昇圧電圧ＶＰＰ、センスアンプの動作電圧に対応した内部降圧電圧ＶＤＬ、周辺回路の動作電圧に対応した内部降圧電圧ＶＰＥＲＩの他、図示しないがメモリセルのプレート電圧、ＶＤＬ／２のようなプリチャージ電圧、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。
【００１２】外部入力信号は当該内部クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、コマンドサイクルを定義するときに有意の信号とされる。クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。
【００１３】本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は上記のような一般的呼称に習っている。
【００１４】図２には、この発明に係るダイナミック型ＲＡＭの一実施例の回路図が示されている。同図においては、センスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された回路図が例示的に示されている。この実施例は、センスアンプを中心にして一対の相補ビット線が折り返して平行に延長されるといういわゆる２交点方式に向けられている。同図においては、ワード線はメインワード線ＭＷＬとサブワード線ＳＷＬからなり、入出力線はローカル入出力線ＬＩＯとメイン入出力線ＭＩＯからなるようにそれぞれ階層構造とされる。２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００１５】ダイナミック型メモリセルは、上記１つのメモリマット１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、－１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００１６】センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００１７】センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。
【００１８】特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分散して設けるようにしてもよい。
【００１９】上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。
【００２０】上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９～Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９～Ｑ１１を高速に切り替えるようにするものである。
【００２１】上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、前記説明したようにセンスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００２２】センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００２３】これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【００２４】上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００２５】アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤ（前記ＶＣＣと同じ）により動作させられ、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００２６】上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００２７】特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは－１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤは、２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩと降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【００２８】あるいは、外部端子から供給される電源電圧ＶＤＤは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩとセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤに対して内部電圧は種々の実施形態を採ることができる。
【００２９】図３には、この発明に係る半導体記憶装置の一実施例の要部構成図が示されている。この実施例の半導体記憶装置はＳＤＲＡＭに向けられており、素子の微細化の影響により外部電圧のまま内部回路を駆動すると耐圧や信頼度が持たない為、外部電圧ＶＤＤ（ＶＣＣ）を降圧して内部回路を動作させている。このように内部回路の動作電圧ＶＰＥＲＩ，ＶＤＬを降圧していることに着目して、出力時間検出回路を設けて、イニシャルサイクル等でメモリ回路の動作時間のチェックを行い、製造プロセス等のバラツキ等で、アクセス時間がスペックを満足出来ない場合は、降圧している電圧ＶＰＥＲＩを信頼度等が損なわれない程度に上昇させて、内部回路を構成するＭＯＳＦＥＴの駆動能力を上げて高速動作をさせさてスペックを満足させる。
【００３０】この実施例では、出力（Ｏｕｔｐｕｔ）バッファの出力信号を差動検出回路に供給する。この差動検出回路は、基準電圧Ｖｒｅｆに対して上記出力電信号の電圧を超えたらフリップフロップをリセットさせる。つまり、センスアンプの活性化信号ＳＡ－ｏｎによりフリップフロップ回路をセットし、上記差動検出回路の出力信号によりリセットさせる。このフリップフロップ回路のセット状態からリセット状態までの時間をアクセス時間の速度レベル検出回路で検出し、このアクセス時間で内部電圧ＶＤＬ、ＶＰＥＲＩをいくつに設定するか速度レベル検出を行なう。このように検出された速度レベルを内部電源発生回路にフィードバックしＶＤＬ，ＶＲＥＲＩ電圧調整する。このような一連の動作はシステムのイニシャライズ時に実行しその後は行わない。または、システムの温度変化考慮し一定時間毎に再設定を行うようにしてもよい。
【００３１】図４には、この発明に係る半導体記憶装置の他の一実施例の要部構成図が示されている。この実施例では、ＤＲＡＭやＳＤＲＡＭのようなダイナミック型メモリセルを用いて情報記憶動作を行なうようにするものには、期待値判定回路を設けて、メモリセルの情報保持特性を判定する。つまり、メモリアレイに書き込み動作を行ない、一定時間後に読み出し動作を行なって記憶情報が失われているか否かを上記期待値判定回路で判定する。このような期待値判定回路での内部リフレッシュ特性を検証し、もしも記憶情報が失われたなら内部電源電圧を高くしてメモリセルに記憶させる情報電荷量を増加させる。このようにしてメモリセルが所望の一定のリフレッシュ特性を持つように補償する。
【００３２】上記の期待値比較回路を設けて、イニシャルサイクル等でリフレッシュ特性が悪いと判定された場合、内部電源降圧ＶＤＬの設定値を上げてメモリセルの蓄積電化量を増やしてリフレッシュ特性を向上させることにより、データ保持能力の劣るメモリチップを救済させることができる。つまり、外部端子ＤＱより、ライトデータを入力しメモリアレイに書き込みを行う。一定時間後にリード動作を行い、正常にメモリセルのデータ保持動作が行なわれているかを上記期待値比較回路でチェックを行う。正常な記憶動作が行なわれていない場合は、降圧電圧ＶＤＬレベルをあげて再度チェックを行うようにするものである。この実施例において、チェックデータは外部端子ＤＱピンからの外部入力を使わず、レジスタを準備して繰り返し使用してもよい。
【００３３】以上のような図３又は図４の実施例のように、内部電源電圧ＶＥＰＲＩ，ＶＤＬを上げることにより回路全体の動作スピードが上げることができる。内部電源電圧ＶＤＬを上げることによりメモリセルの蓄積電荷量を増やすことが出来る。いずれの場合も実機実装後のイニシャルサイクルで判定を行うため、実機の使用条件（温度、電源電圧）でチェックが行えるため、動作マージンが向上し歩留りが向上する。この結果、メモリチップの配分残がなくなり、配分率が上がる。リフレッシュ特性が改善されるので歩留りが向上する。そして、顧客システムで悪い温度環境時にも自動的に補正できるのでシステムエラー率を下げることができるものとなる。
【００３４】図５には、この発明に係る半導体記憶装置の他の一実施例の要部構成図が示されている。この実施例では、前記図３の実施例にレジスタ（ＲＯＭ）が追加される。出荷前の選別時に前記方法により内部降圧電圧でＶＰＥＲＩ，ＶＤＬの値を決めて、それをＲＯＭであるレジスタに書き込むようにするものである。この構成では、電源切断後も上記ＲＯＭにＶＰＥＲＩ又はＶＤＬの設定情報が保持されるので、顧客では前記のようなイニシャルサイクル等のようなダミーアクセス動作を実施することなく通常のＳＤＲＡＭと同じように使える。この構成では、必要に応じて内部電源電圧変更後のアクセスチェックもでき信頼度もあがる。
【００３５】図６には、この発明に係る半導体記憶装置の他の一実施例の要部構成図が示されている。この実施例では、前記図４の実施例にアドレスレジスタ（ＲＯＭ）が追加される。リフレッシュ特性をチェックする際に、チェックを行うメモリアレイについてもアドレスレジスタ（ＲＯＭ）を準備して、選別時にどのアドレスのメモリセルが弱いか判定しておき、上記電源投入時のイニシャルサイクルにおいては、アドレスレジスタに記憶されたアドレスのメモリセルのデータ保持時間のみチェックを行うようにしてテスト時間の短縮を図るようにするものである。このように出荷前の選別時に、最もリフレッシュ特性が悪いメモリセルを判定し、そのアドレスをアドレスレジスタに保存しておき、イニシャル時の評価には、そのアドレスのメモリセルのみリフレッシュ特性の評価を行って評価テストの時短を図ることができる。
【００３６】上記の実施例から得られる作用効果は、下記の通りである。
（１）外部端子から供給された電源電圧を降圧してメモリ回路の動作電圧を形成する降圧電圧発生回路を備え、上記メモリ回路の動作速度を検出して所望の動作速度に達しないときに上記降圧電圧発生回路を上記メモリ回路の許容電圧範囲内で高くするよう制御することにより、回路全体の動作スピードが上がりその補償を行なうようにすることができるという効果が得られる。
【００３７】（２）データ保持時間が短いときには、内部電源電圧を上げることにより、メモリセルの蓄積電荷量を増やすことが出来るため、動作マージンが向上し歩留りを向上させることにより配分残がなくなり、配分率を改善することができるという効果が得られる。
【００３８】（３）出荷前の選別時に前記の回路でＶＰＥＲＩ，ＶＤＬの値を決めて、それをＲＯＭであるレジスタに書き込むようすることにより、電源切断後も内部電圧設定情報が保持されるので、顧客ではイニシャル動作なしに通常のＤＲＡＭと同様に使えるとともに、内部電源電圧変更後のアクセスチェックが選別できるので信頼度も向上させることができるという効果が得られる。
【００３９】（４）出荷前の選別時にリフレッシュ特性をチェックする際に、チェックを行うメモリアレイについてもＲＯＭを準備して、選別時にどのアドレスのメモリセルが弱いか判定し、そのアドレスのみチェックを行うようにすることにより電源投入時のイニシャル動作でのテスト時間の短縮を図ることができるという効果が得られる。
【００４０】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは、前記のようなダイナミック型メモリセルの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。強誘電体キャパシタは、その誘電体膜に加える電圧の大きさによって、不揮発性モードと前記ダイナミック型メモリセルと同様な揮発性モードの両方に用いるようにするものであってもよい。
【００４１】メモリセルは、前記のようなダイナミック型メモリセルや強誘電体メモリの他に、スタティック型メモリセル、コントロールゲートとフローティングゲートとを備え、フローティングゲートに情報電荷を蓄積させるようにした不揮発性メモリセル等何であってもよい。この発明は、各種半導体記憶装置に広く利用することができる。
【００４２】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。外部端子から供給された電源電圧を降圧してメモリ回路の動作電圧を形成する降圧電圧発生回路を備え、上記メモリ回路の動作速度を検出して所望の動作速度に達しないときに上記降圧電圧発生回路を上記メモリ回路の許容電圧範囲内で高くするよう制御することにより、回路全体の動作スピードが上がりその補償を行なうようにすることができる。

【出願人】	【識別番号】０００００５１０８【氏名又は名称】株式会社日立製作所【識別番号】０００２３３１６９【氏名又は名称】株式会社日立超エル・エス・アイ・システムズ
【出願日】	平成１２年８月４日（２０００．８．４）
【代理人】	【識別番号】１０００８１９３８【弁理士】【氏名又は名称】徳若光政
【公開番号】	特開２００２－５６６７２（Ｐ２００２－５６６７２Ａ）
【公開日】	平成１４年２月２２日（２００２．２．２２）
【出願番号】	特願２０００－２３６７７９（Ｐ２０００－２３６７７９）