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【発明の名称】 ダイナミック型ＲＡＭのデータ保持方法と半導体集積回路装置
【発明者】 【氏名】伊藤 豊

【氏名】岩井 秀俊
【要約】 【課題】消費電流の削減を図ったＤＲＡＭのデータ保持方法と半導体集積回路装置を提供する。

【解決手段】ＤＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、かかる検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作を行ない、上記データ保持動作から通常動作に戻る前に、上記データと検査ビットを用いて誤りビットを訂正する。
【特許請求の範囲】
【請求項１】 ダイナミック型ＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、複数のデータを読み出して誤り検出訂正用の検査ビットを生成して記憶させる第１動作と、上記データ及び必要に応じて上記検査ビットを含んでかかる検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内で長くされた周期により行なわれるリフレッシュ動作と、上記データ保持動作から通常動作に復帰する前に、上記検査ビットを用いて上記データの誤りビットを訂正する第２動作とを含んでなることを特徴とするダイナミック型ＲＡＭのデータ保持方法。
【請求項２】 請求項１において、上記複数のデータと上記検査ビットはダイナミック型ＲＡＭに記憶され、上記検査ビットを用いた誤り検出訂正動作は、内臓の誤り検出訂正回路により行なわれるものであるあることを特徴とするダイナミック型ＲＡＭのデータ保持方法。
【請求項３】 記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルを含み、他の回路との間で読み出しと書き込み動作を行なわない情報保持モードを有するメモリ回路と、データ保持制御回路とを備え、上記データ保持制御回路は、ＥＣＣ回路及びリフレッシュ周期設定回路を含み、上記ＥＣＣ回路は、上記メモリ回路の情報保持モードに入るのときに起動され、上記メモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して記憶させる第１動作と、上記情報保持モードから他の回路との間で読み出し又は書き込み動作が行われる通常動作に復帰するときに起動され、上記メモリ回路に保持された複数のデータと検査ビットを読み出してデータの誤りビットを修正して対応するメモリセルに書き込む第２動作を行ない、上記リフレッシュ周期設定回路は、上記ＥＣＣ回路での上記検査ビットを用いたエラー発生の許容範囲内で長くされた周期を設定してリフレッシュ動作を行わせるものであることを特徴とする半導体集積回路装置。
【請求項４】 請求項３において、上記検査ビットは、上記メモリ回路に含まれるメモリセルに記憶されるものであることを特徴とする半導体集積回路装置。
【請求項５】 請求項３又は４において、上記ＥＣＣ回路は、巡回符号を用いて２ビット以上訂正能力を持ち、メモリ回路の１つのワード線の選択動作によって読み出されるメモリセルにおいてデータ及び検査ビットを記憶させ、上記１つのワード線に対応したデータ及び検査ビットの読み出しと書き込みとを行うものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のデータ保持方法と半導体集積回路装置に関し、特にダイナミック型メモリセルで構成されたメモリ回路におけるデータ保持技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平１１−２１３６５９号公報（以下、先行技術１という）、特開平７−２６２７９４号公報（以下、先行技術２という）のあることが判明した。先行技術１は、ＤＲＡＭのリフレッシュサイクル間隔をスリープ状態において最適化するために、エラー訂正復合化回路によって検出された誤り行数を用いて、リフレッシュサイクルの頻度をＣＰＵによるソフトウェアにより制御するというものであり、先行技術２はＥＣＣ回路をＤＲＡＭに内蔵させて、エラー検出し、その訂正データをメモリセルに書き込むようにするものである。これらの先行技術１及び２には、後で説明する本願発明のように簡単な構成で低消費電力化を実現することを示唆するような記載は一切見当たらない。
【０００３】
【発明が解決しようとする課題】上記先行技術１や２のように誤り検出を行ない、その訂正データをメモリセルに書き込むようにするものでは、リフレッシュ期間に前者ではソフトウェアを実行するためのＣＰＵの動作が、後者ではＥＣＣ回路の動作がそれぞれ必須のものとなる。つまり、前記先行技術１及び２においては、リフレッシュ周期を長くさせるためにＣＰＵやＥＣＣ回路の動作が必要となり、リフレッシュ動作での電流低減分が前記ＣＰＵの動作やＥＣＣ回路の動作による消費電流増加によって相殺されかねないという問題がある。
【０００４】この発明の目的は、消費電流の削減を図ったダイナミック型ＲＡＭのデータ保持方法と半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ダイナミック型ＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、かかる検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作を行ない、上記データ保持動作から通常動作に戻る前に、上記データと検査ビットを用いて誤りビットを訂正する。
【０００６】本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。ダイナミック型メモリセルを含み、他の回路との間で読み出しと書き込み動作を行なわない情報保持モードを有するメモリ回路とＥＣＣ回路及びリフレッシュ周期設定回路を有するデータ保持制御回路とを備え、ダイナミック型ＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、上記ＥＣＣ回路を用いて複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、上記リフレッシュ周期設定回路により上記検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くし、上記データ保持動作から通常動作に戻る前に、上記ＥＣＣ回路により上記データと検査ビットを用いてデータの誤りビットを訂正する。
【０００７】
【発明の実施の形態】図１には、この発明に係るダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）の一実施例の全体ブロック図が示されている。この実施例のＤＲＡＭは、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory ；以下単にＳＤＲＡＭという）に向けられている。この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンク(BANK)に対応して４つのメモリアレイ(MEMORY ARRAY)２００Ａ〜２００Ｄが設けられる。同図では、そのうち２つのメモリアレイ２００Ａと２００Ｄが代表として例示的に示されている。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、それぞれがマトリクス配置されたダイナミック型メモリセルを備え、同図のメモリアレイの縦方向に配置されたメモリセルの選択端子はワード線（図示せず）に結合され、横方向に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【０００８】上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(ROW DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。行デコーダ２００１Ａは、上記デコード結果に従って１本のワード線を選択レベルするワードドライバ(WORD DRIVER) も含まれる。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（SENSE AMP)２０３Ａ及びカラム選択回路としてのＩＯゲート回路（I/O GATE) ２０４Ａと列（カラム）デコーダ(COLUMN DEC)２０５Ａによって入出力線（ＩＯ線）に結合される。上記ＩＯゲートにはメインアンプ及びライトアンプが含まれる。
【０００９】センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるＩＯゲート回路２０４Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチＭＯＳＦＥＴを含む。カラムスイッチＭＯＳＦＥＴはカラムデコーダ２０５Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００１０】図示しないメモリアレイ２００Ｂないし２００Ｃも同様に、ロウデコーダ２０１Ｂ〜Ｃ，センスアンプ２０３Ｂ〜Ｃ及びＩＯゲート回路２０３Ｂ〜Ｃとカラムデコーダ２０５Ｂ〜Ｃが設けられる。上記Ｉ／Ｏ線は各メモリバンクに対して共通化されて、データ入力回路(DIN BUFFER)２１０の出力端子及びデータ出力回路（DOUT BUFFER)２１１の入力端子に接続される。端子Ｄ０〜Ｄ７は、特に制限されないが、８ビットからなるデータＤ０−Ｄ７を入力又は出力するデータ入出力端子とされる。
【００１１】アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスレジスタ（ADD REG)）２１３で一旦保持され、時系列的に入力される上記アドレス信号のうち、メモリセルを選択するロウ系アドレス信号はロウアドレスマルチプレクサ（ROW ADD MUX)２０６を介して、各メモリバンクのロウデコーダ２０１Ａ〜Ｄに供給される。上記メモリバンクを選択するアドレス信号は、Ａ１３とＡ１４が割り当てられており、バンクコントロール(BANK CNL)回路２１２に供給され、ここで上記４つのメモリバンクの選択信号が形成される。カラム系アドレス信号はカラムアドレスカウンタ（COLUMN ADD CNT) ２０７に保持される。リフレッシュカウンタ(REF CNT) ２０８は、オートマチックリフレッシュ( Automatic Refresh)の行アドレス及びセルフリフレッシュ(Self Refresh)時の行アドレスと列アドレスを発生する。
【００１２】例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、×８ビット構成ではアドレス信号Ａ１０までが有効とされる。上記カラムアドレスカウンタ２０８には、前記時系列に入力されるカラムアドレス信号がプリセットデータとして供給され、後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、各メモリバンクのカラムデコーダ２０５Ａ〜２０５Ｄに向けて出力する。
【００１３】コントロールロジック(CONTROL LOGIC) ２０９は、コマンドデコーダ(COMMANDDEC) ２０９１、リフレッシュコントロール(REF CONTROL) ２０９２及びモードレジスタ(MODE REG)２０９３を有する。モードレジスタ２０９２は、各種動作モード情報を保持する。上記ロウデコーダ２０１ＡないしＤは、バンクコントロール回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。
【００１４】コントロール回路２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、ＤＱＭとモードレジスタ２０９３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００１５】他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００１６】クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００１７】上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１２のレベルによって定義される。
【００１８】アドレス信号Ａ１３とＡ１４は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１３とＡ１４の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００１９】ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば８ビットからなるデータ入出力端子においてデータＤ０−Ｄ７が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【００２０】なお、図示しないが内部電源発生回路が設けられ、電源端子から供給されたＶＣＣとＶＳＳのような動作電圧を受けてワード線の選択レベルに対応した内部昇圧電圧ＶＰＰ、センスアンプの動作電圧に対応した内部降圧電圧ＶＤＬ、周辺回路の動作電圧に対応した内部降圧電圧ＶＰＥＲＩの他、図示しないがメモリセルのプレート電圧、ＶＤＬ／２のようなプリチャージ電圧、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。
【００２１】この実施例では、ＤＲＡＭオンチップＥＣＣとして巡回符号（Cyclic Code)を適用し、セルフリフレッシュ時のみであるが、リフレッシュ不良の訂正（マスク）によるスタンバイ電流の低減を実現するものである。すなわち、各メモリバンク０〜３の各々に対応して、ＥＣＣ回路（符号化復号回路）２１４Ａ〜Ｄが設けられる。この実施例では、ＥＣＣ回路として、巡回符号を適用した場合、ＥＣＣを構成するコーダ／デコーダ（ＣＯＤＥＣ）の回路規模も小さくなるため、符号長が長くとれパリティビットを少なくでき、ＤＲＡＭオンチップＥＣＣによる面積デメリットを最小限に抑えられる。
【００２２】この実施例では、パリティビットの生成や誤りビットの訂正動作には複数サイクルを必要とするため、応用範囲はデータ保持モードのためのセルフリフレッシュ時に入るときと、かかるセルフリフレッシュモードから通常モードに復帰する際のようにアクセススピードを気にしない場合に限定される。そして、このようなＥＣＣの限定的な動作制限によって大幅な低消費電力化を図るようにすることができる。
【００２３】つまり、ＥＣＣ回路２１４Ａ〜Ｄにより、ポーズリフレッシュ不良ビットを訂正可能であり、データ保持モードでのセルフリフレッシュにおいてはＥＣＣ回路は動作しない。したがって、エラービットが発生しても、かかるデータ保持モードでのセルフリフレッシュの期間ではそれを訂正することなく放置される。
【００２４】この実施例のように２５６ＭビットのＳＤＲＡＭ（×８）への適用例では、ＥＣＣ回路２１４ＡないしＤは、特に制限されないが、１回でカラムアクセスに従い１６ビットを処理し、符号化のときは（最後に）パリティビットを１６ビットずつを出力し、復号のときは訂正データ１６ビットと誤り位置（カラムアドレス，１０ビット）を逐次出力する。（前記のように×８の場合、Ｉ／Ｏ幅は８ビットにみえるが、×４、×８、×１６品まで共通に設計されているため、１６ビット幅まで拡大可能である。また、１６ビット幅のとき、カラムアドレスは９ビットであるが、パリティ領域へのアクセスのために、内部で１０ビットに拡大される。
【００２５】以下、上記ＥＣＣ回路２１４ＡないしＤにおける動作手順は次の通りである。
■データ保持モードのためのリフレッシュ動作に入る前に、ＥＣＣ回路２１４ＡないしＤにより、全符号（全ビット）に対しパリティビットを演算して書込む。符号語はＹ方向（同一ワード線上）のビットで構成し、ページ動作を行いながらパリティビットの演算、ライトを行う。例えば、２０４８ビット（情報ビット）＋３２ビット（パリティビット）のＢＣＨ符号が生成される。
【００２６】■ＯＳＣ周期に従いセルフリフレッシュを実行。ただし、このリフレッシュ周期は訂正能力の範囲まで延長する。このようにＥＣＣの訂正能力の範囲までリフレッシュ周期を延長させて設定すると、当然のように落ちこぼれビットでは不良化するビットが発生するが、かかるデータ保持モードでは従来のセルフリフレッシュ同様な動作を行う。つまり、ＥＣＣ回路によるエラー訂正処理などは行わない。
【００２７】■通常オペレーション状態へ戻る前に、不良化したビットの訂正処理を行う。つまり、前記ＥＣＣ回路を活性化させて、ページ動作を行いながら全符号（全ビット）に対し、訂正データ＋誤り位置を演算、不良化したビットに対して訂正ライト動作を行なう。このような■〜■の動作は、従来のセルフリフレッシュモードの規格とは異なり、上記ＥＣＣ回路によるエラー訂正処理を前提として長い周期にされた新モード（データリテンションモード）のセルフリフレッシュとなる。
【００２８】図２には、この発明に係るＤＲＡＭの他の一実施例の全体ブロック図が示されている。この実施例のＤＲＡＭでは、ＥＣＣ回路がＤＲＡＭチップ内に１つだけ設けられる。つまり、前記同様な４つのメモリバンクに対して、上記ＥＣＣ回路が共通に用いられる。前記図１の実施例では、パリティビットの演算、訂正動作は、コントロールロジックが負担していたが、ここではユーザーのオペレーションにより肩代わりする。
【００２９】以下、この実施例のＥＣＣ回路２１４による動作手順は次の通りである。■データ保持モードのためのセルフリフレッシュモードにエントリする前に、パリティビット演算モード（新モード）ヘエントリする。つまり、ＥＣＣ回路２１４が活性化され、全符号に対するパリティビット演算，ライト動作をページ動作により実行可とされる。
【００３０】■セルフリフレッシュモードにエントリされる。この■セルフリフレッシュでは、ＯＳＣ周期はＥＣＣ回路２１４の訂正能力の範囲で延長される。したがって、前記同様に当然のように落ちこぼれビットでは不良化するビットが発生するが、かかるデータ保持モードでは従来のセルフリフレッシュ同様な動作を行う。つまり、ＥＣＣ回路２１４によるエラー訂正処理などは行わない。
【００３１】■セルフリフレッシュモード解除して通常オペレーションに戻る前に、データ訂正モード（新モード）ヘエントリする。つまり、ＥＣＣ回路２１４が活性化され、全符号に対する訂正データ、誤り位置（カラムアドレス）の演算、訂正ライト動作を実行する。
【００３２】図３には、この発明に係るＤＲＡＭの一実施例の回路図が示されている。同図においては、センスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された回路図が例示的に示されている。この実施例は、センスアンプを中心にして一対の相補ビット線が折り返して平行に延長されるといういわゆる２交点方式に向けられている。同図においては、ワード線はメインワード線ＭＷＬとサブワード線ＳＷＬからなり、入出力線はローカル入出力線ＬＩＯとメイン入出力線ＭＩＯからなるようにそれぞれ階層構造とされる。２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００３３】本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は上記のような一般的呼称に習っている。
【００３４】ダイナミック型メモリセルは、上記１つのメモリマット１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００３５】センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００３６】センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。
【００３７】特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分散して設けるようにしてもよい。
【００３８】上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。
【００３９】上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００４０】上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、前記説明したようにセンスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００４１】センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００４２】これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【００４３】上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００４４】アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤ（又はＶＣＣ）により動作させられ、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００４５】上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００４６】特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤは、２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩと降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【００４７】あるいは、外部端子から供給される電源電圧ＶＤＤは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩとセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤに対して内部電圧は種々の実施形態を採ることができる。
【００４８】図４には、ＤＲＡＭのリフレッシュ周期とスタンバイ電流の関係を説明するため特性図が示されている。現状のＳＤＲＡＭのリフレッシュ周期は、落ちこぼれビットのデータ保持特性に合わせて約８０ｍｓとされ、そのような周期でのリフレッシュ動作での消費電流は約５１１μＡ（規格では１ｍＡ）と比較的大きくされてしまう。これに対して、本願の適用によって、上記落ちこぼれビットでのエラーはＥＣＣ回路での訂正能力によりカバーできるため、それを無視した他のメモリセルのデータ保持能力に対応して約１ｓ（秒）のように長くでき、しかもかかるセルフリフレッシュ期間にＥＣＣ回路が動作しないから消費電流を約８７μＡ（規格では１００μＡ）のように大幅に低減させることができる。
【００４９】上記約１秒のようなリフレッシュ周期は、高温時でのデータ保持時間のワーストケースを考慮したマージンを含んでいる。一般的にメモリセルの常温時でのデータ保持時間は、約１０秒程度も長いという実力を持っている。そこで、次に説明するような温度管理を精度よく行うことにより、リフレッシュ周期を約１０秒程度も長くできるというスーパーロウパワー化も可能とされる。
【００５０】以下、本願発明をより具体的に説明する。以下、ＥＣＣ回路の具体的構成とその動作の説明と、低消費電力化に向けて長周期ＯＳＣの構成、これとＥＣＣ回路とを組合わせることにより所望の温度依存性の改善を行う例及び待機時電流のさらなる低減（長周期リフレッシュに加えて）として、スリープモード（内部電源停止）が組合せられる。
【００５１】この発明が適用されたＤＲＡＭにおいて、その使い勝手を良くするために新たなコマンドが追加される。つまり、図５のコマンド真理値図に示したように、２５６ＭビットのＳＤＲＡＭでは、アドレスＡ８〜Ａ１２、ＢＡ０，ＢＡ１を用い、６４ＭビットのＳＤＲＡＭではアドレスＡ８〜Ａ１３を用いて、従来のＳＤＲＡＭのようなライトモード（Write Mode) に加えて、以下のようなスーパーロウパワーモード(Super Low-Power Mode)が追加される。
【００５２】追加されたオペコード（ＯＰＣＯＤＥ＃１０）はスリープモード（Sleep Mode）であり、スタンバイ電流を決めている内部電源を停止する。このとき、スタンバイ電流は約２μＡに達する。このスリープモードの停止、起動内容は、後に図３５、図３６を用いて説明する。また、このスリープモードのときには、基本ＯＳＣ（発振回路）も後に図３２により説明するセルリークモニタ（Cell-leak Monitor)回路に切り替わる。ここで、＃は後の数字が１６進数であることを示している。
【００５３】追加されたオペコード（ＯＰＣＯＤＥ＃２０）は、セルリークモニタモード（Cell-leak Monitor Mode）であり、基本ＯＳＣ（セルフリフレッシュ時に使用されるＯＳＣ）をセルリークモニタ（Cell-leak Monitor)回路へ切り替える。上記スリープモード（Sleep Mode）のときも同様である。
【００５４】追加されたオペコード（ＯＰＣＯＤＥ＃１１）は、ＥＣＣシンドロームモード（ECC Syndrome Mode)であり、ＥＣＣ回路を活性化させる。リード（READ）コマンドによりＩ／Ｏに読み出されたデータを機械的に取り込みシンドローム計算を行う。具体的には、例えば、後述する図１９に示されたようなＥＣＣ回路の例では、信号ＳがＨ（ハイレベル）になり、リード（READ) コマンドにより、データの取り込み及び、シフトレジスタの巡回シフトが行われる。情報ビット６４ビットを逐次取り込めば、パリティビット８ビットがシフトレジスタに残り符号長７２ビットの符号化をしたことになる。情報ビット６４ビット及びパリティビット８ビットを逐次取り込めば符号長７２ビットのシンドローム計算（復号の前処理）をしたことになる。
【００５５】追加されたオペコード（ＯＰＣＯＤＥ＃２１）は、ＥＣＣパリティモード（ECC Parity Mode)であり、ＥＣＣ回路を活性化させる。ライト（WRIT）コマンドによりシフトレジスタの内容がＩ／Ｏバスへ逐次出力され、指定されたアドレスへ書込まれる。ただし、このとき、データマスク信号ＤＱＭによるマスクをすることが必要とされる。データマスク信号ＤＱＭによるマクスをしていない場合、通常のライト（WRIT）コマンドと認識され、Ｉ／Ｏバッファ（ＤＱピン）からデータを取り込み指定されたアドレスへ書込みを行う。上記オペコード（ＯＰＣＯＤＥ＃１１）によるパリティ演算後に行い、パリティビット（検査ビット）をメモリセルへ書込むため使用される。
【００５６】具体的には、例えば、前記図１９のＥＣＣ回路の信号ＰがＨ（ハイレベル）になり、ライト(WRIT)コマンドによりシフトレジスタの巡回シフトが行われるのみである。このとき信号ＳはＬ（ロウレベル）なので、シフトレジスタには０が送り込まれ、Ｉ／Ｏバスへはシフトレジスタの内容が１ビットずつ逐次出力されることになる。
【００５７】追加されたオペコード（ＯＰＣＯＤＥ＃３１）は、ＥＣＣコレクトモード（ECC Correct Mode）であり、ＥＣＣ回路を活性化させる。シフトレジスタに残されたシンドロームパターンに従い、読み出したデータを逐次訂正処理する。上記ＯＰＣＯＤＥ＃１１によるシンドローム計算後に行う。具体的には、例えば、前記図１９のＥＣＣ回路の信号ＣがＨ（ハイレベル）になり、リード（READ）コマンドにより、Ｉ／Ｏバスのデータに対しシフトレジスタの残値から訂正処理及び、シフトレジスタの巡回シフトを機械的に行う。誤りがあれば反転データをＩ／Ｏバスへ出力、なければそのまま出力する。この後、ライト（WRIT）コマンドを実行すれば訂正処理されたデータが指定されたアドレスへ書込まれる。ただし、このとき前記ＥＣＣパリティモード（ECC Parity Mode ）と同様、データマスク信号ＤＱＭによるマスクをすることが必要とされる。この信号ＤＱＭによりマスクをしていない場合、通常のライト（WRIT）コマンドと認識される。
【００５８】上記セルリークモニタ（Cell-leak Monitor)モードでセルフリフレッシュを行えば、実使用下では10秒以上の長周期リフレッシュが実行できる。つまり、後述するセルリークモニタ回路により、チップ温度変化に敏感に応答してメモリセルのデータ保持時間をモニタすることができる。この結果、前記のようなワーストケースを想定した十分なマージンが不要となり、一般的な動作環境のもとでのスリープ(Sleep) モードでセルフリフレッシュを行えば、約１０秒以上の長周期リフレッシュが実行される。また、内部回路の動作を停止させることにより、図４の特性図に示したようなＤＣ電流（ＩDC) もリフレッシュ周期の長周期化に従い低減される。
【００５９】この結果、図４の特性図において、消費電流ＩＣＣ６（待機時電流）の点線で示したようにリフレッシュ周期依存性は、ＥＣＣ回路によりポーズ落ちこぼれビット(Tail-bit)のマスクを行うこと、セルリークモニタ回路による長周期ＯＳＣとかかるセルリークモニタ回路での長周期を利用してスリープモードによるＤＣ低減を組み合わせることで、１０μＡ（同図では３．７μＡ）のような超低消費電流（Super Low-Power)が達成できる。このような超低消費電流は、低消費電力版ＳＲＡＭ（スタティック型ＲＡＭ）に匹敵する。
【００６０】図６には、基本ＯＳＣの状態遷移図が示されている。ノーマル状態は、ＲＣ時定数による遅延回路（RC-Delay) による発振回路によりリフレッシュ周期が相対的に短く設定され、スリープ状態（セルリークモニタ）では、セルリークモニタ回路を用いてリフレッシュ周期が相対的に長く設定される。
【００６１】図７には、内部電源の状態遷移図が示されている。図７において、フルアクティブ（Full Active ），アクティブ（Active），スタンバイ（ Standby）の３段階で内部電源は供給能力の制御を行っている。ドロウシイ（Drowsy）は、図６の基本ＯＳＣによりリフレッシュ動作をするときのみ、電源が上がっている状態とされる。ストップ（STOP）は、完全に停止している状態とされる。ただし、停止できない電源は除かれている。これらのこのことは、後に図３４を参照して説明する。
【００６２】図８には、ポーズリフレッシュ特性図が示されている。同図において、横軸はポーズ時間（PAUSE-TIME) 、縦軸は正規化した累積フェイルビット数が示されている。同図において、ノーマルビット（Normal-bit）と呼ばれるメジャーな分布と落ちこぼれビット（tail-bit）と呼ばれるマイナー分布が存在する。各ビットのポーズリフレッシュの実力は記憶ノードに寄生している接合リークで決まっており、約３桁のバラツキがある。落ちこぼれビット（tail-bit）数は約０．００３７％程度、６４Ｍビットの場合、約２５Ｋビット。９０％以上のビットのポーズ実力は１０秒以上あるにも関わらず、わずかな落ちこぼれビットのためにリフレッシュ周期は長くできない。落ちこぼれビット（ tail-bit)数まで含めてこの特性は一般的である。
【００６３】図９には、この発明に係るＥＣＣ適用後のポーズリフレッシュ特性が示されている。例えば、符号長２ｋの２重訂正で落ちこぼれビット（tail-bit）はマスクでき、リフレッシュ周期は１秒まで延長することができる。この発明のようなＥＣＣ回路がなければ、せいぜい８０ｍｓ程度となり、非常にまれなチップとして３００ｍｓ（Ｌ品またはＬ-Version）のものを選別することができる。
【００６４】図１０には、ポーズリフレッシュ特性の温度依存性を説明するための特性図が示されている。ポーズリフレッシュ特性には大きな温度依存性があり、低温になると桁で実力は向上する。また、温度依存性（活性化エネルギー）が落ちこぼれビット（tail-bit）とノーマルビット（normal-bit）とでは２倍ほど違うため、低温になるほどその実力差は広がる。つまり、セルフリフレッシュ時のリフレッシュ周期を温度に応じれ変化させられるだけでも、実効的には大きな低消費電力化が実現できる。また、ＥＣＣ回路により落ちこぼれビット（tail-bit）をマスクできれば、その効果はさらに増倍することになる。このことに着目して、この発明では、後述するような温度モニタ回路としてのセルリークモニタ回路が有益なものとなる。
【００６５】図１１には、ポーズリフレッシュ特性の温度依存性の特性図が示されている。横軸は周囲温度の逆数、縦軸は落ちこぼれビット（tail-bit），ノーマルビット（normal-bit）のワースト値である。温度依存性（活性化エネルギー）が落ちこぼれビット（tail-bit）とノーマルビット（normal-bit）とでは２倍ほど違う。落ちこぼれビット（tail-bit）〜０．３５ｅＶ，ノーマルビット（normal-bit）〜０．７ｅＶ。これも一般的な値である。このような落ちこぼれビットとノーマルビットとの違いはキャリア発生機構の違いによると考えられている。
【００６６】図３３には、キャリア発生機構を説明するための模式図が示されている。ノーマルビット（normal-bit）はＳｉＯ２（シリコン酸化膜）界面にできる未結合手（ダングリングボンド）からなるトラップ準位によるＳＲＨ電流（再結合電流）が支配的になる。特にバンドギャップ中央のエネルギー準位（再結合中心）による電流は桁で大きく支配的になるため、その活性化エネルギーは、約０．６ｅＶ（≒Ｅｇ／２, Ｓｉ（シリコン）の場合Ｅｇ＝１．１ｅＶ）になる。実際に〜０．７ｅＶと少し大きめの値をとるのは拡散成分、つまり図３３（ａ）も存在するからである。拡散成分の活性化エネルギーは〜１ｅＶになる。
【００６７】それに対し、落ちこぼれビット（tail-bit）は非常にまれに存在する重金属による多重トラップ（正式な名称はなく、ここで仮にこう呼ぶ）によるため、活性化エネルギーは更に低くなるとともに電流も桁違いに大きくなる。実際に０．３５ｅＶ程度の値をとる。ここでいう多重トラップとは一つの欠陥により同時にできた複数のトラップ準位を意味する。Ｓｉ（シリコン）中のＣｕ（銅）やＦｅ（鉄）などは複数の欠陥準位をつくることが知られている。個々のビットがもつ欠陥の数、準位により接合リーク電流は桁違いの値をとるため、前記図８に示すようにビット個々の実力は大きなバラツキをもつと考えられるのである。ただし、この辺はまだ未解明な部分が多い。
【００６８】この実施例のように、落ちこぼれビットをＥＣＣ回路でマスクする効果は、次の通りである。リフレッシュ周期延長に関する他の設計的アプローチとして、適応リフレッシュあるいは、ランダムビット救済が上げられる。ここで、適応リフレッシュは、ワード線ごとにレーザーフューズ回路（ＲＯＭ）を設け、ポーズ落ちこぼれビットを含むワード線はリフレッシュ周期を短く、含まないワード線は長くする制御をセルフリフレッシュ時に行う方式である。こうすることで見かけ上のリフレッシュ周期を長くし、待機時電流を低減する方式である。しかしながら、以下の大きな問題がある。
【００６９】前記図４の特性図に示されるように、ＩＣＣ６低減効果は小さい。長周期の周期を長くしすぎた場合、ほとんどのワード線が短周期リフレッシュになり効果がない。逆に長周期と短周期の差が小さすぎても効果がない。つまり、待機時電流が最低値をとるよう、リフレッシュ周期は最適値に設定しなければならないが、ワード線のように大きなビット単位でみると、ポーズ落ちこぼれビット（出現確率０．００３７％）は、ほとんどのワード線（６４Ｍビットの場合１６Ｋビット、階層ワード線方式でのメインワード線なら１２８Ｋビットある）に必ず存在しているため、見かけ上はリフレッシュ周期を８０ｍｓから３５０ｍｓ程度にしか向上できない。これは、ポーズ不良・救済のために、膨大なＲＯＷ（Ｘ系）救済をもたせた場合と同じことである。
【００７０】実際のＰ（プローブ）検査工程ではワード線１本ごとにポーズリフレッシュ測定を行い短周期か長周期か切り分けをしなければならない。さらに、その結果からレーザー切断も行わなければならない。現実的には不可能といわざるえない工程増加となってしまう。その上に、ワード線ごとに設けられたレーザーフューズ回路（ＲＯＭ）が必要とされ、リフレッシュ制御回路は、現実的なチップサイズに収まらなくなってしまう。リフレッシュ周期の切換え単位をワード線からメインワード線へ増やせば、上記生産工数の増加やエリアペナルティのの問題は軽減されるが、肝心の消費電流ＩＣＣ６低減効果が益々なくなってしまう。
【００７１】消費電流ＩＣＣ６低減効果を究極の形に進めるとランダムビット救済になる。ポーズ実力の向上はＥＣＣ内蔵（本発明）に同等にまで可能だが、適応リフレッシュ以上に膨大な救済回路の面積が必要であり非現実的である。さらに、この面積ペナリティーの問題が解決できたとしてもＶＲＴ(Variable Retention Time）と呼ばれる現象に対応できないという本質的な問題が残る。
【００７２】ＶＲＴ(Variable Retention Time）とは、個々のビットのポーズリフレッシュの実力が変動する現象であるが、これは決して特別な現象でない。全ビットのポーズリフレッシュの実力は（厳密には）常に一定というわけではなく、長時間使用されている間に変動するのである。取りうるポーズ実力値から、２つの状態をとるものを２ステート、３つの状態をとるものを３ステートなどと呼ぶ場合があるが、多くは２ステートである。また、変動周期という観点でも、数年間に１度しか変動しないビットから、数秒間に変動するビット（測定するたびに変動しているビット）まで、いろいろある。数秒で実力を変動するようなビットはめったに出現しないが、数年間に１度程度の変動ビットは、ほとんどのチップに存在する。
【００７３】長時間信頼度試験の前後で個々のビットのポーズリフレッシュ実力の変動を観測することにより確認されている。その多くは、実力が良い時はノーマルビット（Normal-bit）の実力（例えば１１秒）、悪い時は落ちこぼれビット（Tail-bit）の実力（例えば２２０ｍｓ）といった２つの決まった実力値を行ったり来たりするように変動する。この現象から、このようにデータ保持時間が変動するビットをコメットビット(Comet-bit）と呼ぶこともある。
【００７４】また、ポーズ実力を決める接合リーク電流は、前記図３３に示すような欠陥を介した電流であるため、ＶＲＴ現象は、何らかの原因でそのトラップ準位が消滅したり現われたりすることがあるために起こると考えられる。例えば、ＳｉＯ２（シリコン酸化膜）界面に存在するダングリングボンドの多くは、Ｈ（水素原子）により終端されているが、長時間使用することで、その結合エネルギーを越えるエネルギーが加わると、Ｈ（水素原子）は離脱し、突然としてトラップ準位が現われることになる。逆にＳｉ（シリコン）中にはＨ（水素原子）が浮遊しているため、いずれそのダングリングボンドは終端され、突然としてトラップ準位は消滅することになる。
【００７５】救済工程以降を考えると、結合エネルギーを越えるエネルギーは、使用される以前に後工程で加えられることになる。つまり、救済（適応リフレッシュ含む）によるリフレッシュ周期延長は、ＶＲＴ現象があるため、救済直後は有効に効果を発揮しても、長時間使用している間にいずれポーズ実力が変動するビットが現われ、不良化してしまうことになる。また、完成品を使用する以前に救済工程はウェハ状態でのＰ検査工程で実施される。そのため、その後の後工程（組立など）で大きな熱ストレスが加わり、組立品を評価する段階で多くは不良化する。したがって、ポーズの落ちこぼれビットをマスクし、リフレッシュ周期延長を図ることが可能なのは原理的にＥＣＣ回路のみといってよい。
【００７６】すなわち、ＥＣＣ回路により落ちこぼれビットをマクスすることで初めてリフレッシュ周期延長を図ることができる。落ちこぼれビットは温度依存性がノーマルビットとは大きく異なり、活性化エネルギーで２倍ほども違う。しかも出現確率が０．０１％以下であるため、それをモニタすること、言い換えるならば、落ちこぼれビットに対応したリーク源として安定してつくることができない。ＥＣＣ回路により落ちこぼれビットをマクスすることで、ノーマルビットの特性を反映したセルリークモニタ回路を利用することができ、ノーマルビットの特性を反映したセルリークモニタ回路とＥＣＣ回路との組み合わせにより、上記リフレッシュ周期延長を図ることができる。
【００７７】図１２には、ｔ重訂正符号（ＢＣＨ符号）のポーズ不良ビット訂正能力を説明するための特性図が示されている。落ちこぼれビット（tail-bit）をマスクするには、符号長２ｋ，２重訂正以上あればよい。余裕をとって符号長４ｋ，４重訂正あたりがベターである。また、符号長（ｎ）を伸ばすに従い、訂正ビット数（ｔ）も比例して増やしたほうが訂正能力は上がることもわかる。このとき、パリティビットはあまり増加しないで済む。このことは、次の図１３から理解されよう。ただし、回路規模（計算量）は、ｎ×ｔに比例して増加するため、許容されるチップサイズ増加から限界は定まる。
【００７８】図１３には、ｔ重訂正符号（ＢＣＨ符号）の情報ビット長（ｋ）とパリティビット（ｎ−ｋ）の関係を説明するための特性図が示されている。冗長救済のため、もともと冗長ビットは２％程度もっている。付加するパリティエリアのサイズはこの辺がしきい値になる。例えば、符号長４ｋの４重訂正（パリティビット５３ビット／４ｋ）または、符号長２ｋの２重訂正（パリティビット２４ビット／２ｋ）のＢＣＨ符号は、この条件を満足している。
【００７９】図１４と図１５には、（７２，６４）符号（修正ハミング符号，１ビット訂正２ビット検出）の生成行列、検査行列の一例のビットパターン図が示されている。同図から理解されるように、８×８行列を巡回置換したものが繰り返し存在しているのが分かる。また、検査行列は生成行列に単位行列を足すだけでよい。このような構成のとき、８×８行列の計算回路を持ち、繰し実行すればよいため、回路規模を縮小できる。同図において、Ｘは送信語、Ｙは受信語、Ｐは検査ビット、Ｓはシンドローム、Ｇは生成行列、Ｈは検査行列である。
【００８０】図１４にパリティビットの計算例、図１５にシンドロームの計算例が示されている。いずれも、ほとんど同じ演算であることがわかる。要するに、シンドロームの計算時はパリティビットを含めて行列計算するだけである。シンドロームと誤り位置は１対１に対応するので、シンドロームデコーダーにより誤りを訂正（データ反転処理）すればよい。
【００８１】図１６には、この発明に用いられるＥＣＣ回路の一実施例の概略回路図が示されている。この実施例は、前記図１４及び図１５の実施例に対応し、修正ハミング符号（７２，６４）符号のＥＣＣ回路（符号化復号回路）に向けられている。２５６ＭビットのＳＤＲＡＭ（×８）に適用した場合、以下３モードのとき、ＹアドレスはＹ９まで拡大される。Ｙ９＝Ｈはパリティビットエリアとされる。ＲＥＧ１は、カラムアドレスラッチであり、ＲＥＧ２はデータ入力レジスタであり、ＲＥＧ３はデータ出力レジスタである。
【００８２】このＥＣＣ回路において、ＥＣＣシンドロームモード（ECC Syndrome Mode)のとき、信号Ｓ１＝Ｈ（ハイレベル）とされる。ただし、読み出し先のアドレスがパリティビットであれば（Ｙ９がＨ（ハイレベル）であるか否か）、信号Ｓ２＝Ｈ（ハイレベル）とされる。また、ＥＣＣパリティモード（ECC Parity Mode)のとき、信号Ｐ＝Ｈ（ハイレベル）にされる。シフトレジスタ全て（８ビット）を同時にデータ出力レジスタＲＥＧ３に出力する。さらに、ＥＣＣコレクトモード（ECC Correct Mode）のとき、信号Ｃ＝Ｈ（ハイレベル）される。シンドロームデコーダーにより訂正データをＩ／Ｏバスを介してデータ出力レジスタＲＥＧ３に出力する。
【００８３】訂正動作において、シンドロームデコーダーはシンドロームパターンに従い誤りデータのＹアドレスを出力する。リード（READ）コマンドによりそのデータを読み出して、既に誤り位置がＨ（ハイレベル）とされているので（８ビット中いずれのビットか）、訂正されたデータがＩ／Ｏバスへ出力され、上記データ出力レジスタＲＥＧに取り込まれ、ライト（WRIT）コマンドにより訂正データがメモリアレイへリライト（RE-WRITE）される。
【００８４】図１７には、この発明に用いられる符号長２５５ビットの巡回ハミング符号の復号回路の一実施例の概略回路図が示されている。この実施例の巡回ハミング符号のにおける生成多項式は、Ｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１とされる。Ｉ／Ｏバスの１ビットごとに１機（１回路）設けられる。Ｉ／Ｏバスが×４ビットなら４回路、×８なら８回路設けられる。なお、１機（回路）で対応するには、パラレルシリアル変換回路をＩ／Ｏバスと本回路の間に設けるようにすればよい。
【００８５】この実施例回路において、ＥＣＣシンドロームモード（ECC Syndrome Mode)のとき、信号Ｓ＝Ｈ（ハイレベル）とされる。また、ＥＣＣコレクトモード（ECCCorrect Mode）のとき、信号Ｃ＝Ｈ（ハイレベル）とされる。上記いずれのモードのときもアドレス空間はパリティビットエリアまで拡大される。これは前記図１６の実施例と同じである。
【００８６】図１８には、この発明に用いられる符号長２５５ビットの巡回ハミング符号の符号化回路の一実施例の概略回路図が示されている。この実施例の生成多項式は、Ｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１である。前記同様にＩ／Ｏバスの１ビットごとに１機設ける例が示され、×４ビットなら４機、×８ビットなら８機設けられる。前記同様に、１機で対応するには、パラレルシリアル変換回路をＩ／Ｏバスと本回路の間に設ければよい。
【００８７】この実施例回路において、ＥＣＣシンドロームモード（ECC Syndrome Mode)のとき、信号Ｓ＝Ｈ（ハイレベル）にされる。また、ＥＣＣパリティモード（ECCParity Mode)のとき、信号Ｐ＝Ｈ（ハイレベル）される。上記いずれのモードのときもアドレス空間はパリティビットエリアまで拡大される。これは前記図１６の実施例と同様である。
【００８８】図１９には、この発明に用いられる符号長２５５ビットの巡回ハミング符号のＥＣＣ回路（符号化復号回路）の一実施例の概略回路図が示されている。この実施例の生成多項式は、Ｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１である。前記同様にＩ／Ｏバスの１ビットごとに１機設ける例が示されている。Ｉ／Ｏバスが×４ビットなら４機、×８ビットなら８機設けられる。前記図１７、図１８の実施例から分かるように、符号化回路、復号回路はほとんど同じ構成であり、ここで示したようにほとんど共用することができる。
【００８９】この実施例回路において、ＥＣＣシンドロームモード（ECC Syndrome Mode)のとき、信号Ｓ＝Ｈ（ハイレベル）とされる。また、ＥＣＣパリティモード（ ECCParity Mode）のとき、信号Ｐ＝Ｈ（ハイレベル）とされる。そして、ＥＣＣコレクトモード（ECC Correct Mode）のとき、信号Ｃ＝Ｈ（ハイレベル）とされる。上記いずれのモードのときもアドレス空間はパリティビットエリアまで拡大される。これは前記図１６の実施例と同様である。
【００９０】符号長は短縮化が可能であり、図１６の回路は逆に符号長を最大２５５ビットまで対応できるということができる。例えば、６４ビットの情報ビットを取り込めば、符号長７２ビット（パリティ８ビット）に対する符号化をしたことになり、６４ビットの情報ビット及びパリティビット８ビットを取り込めば、符号長７２ビットに対して復号をすることになり、図１６に示した（７２，６４）符号と同等の機能を有することになる。つまり、この回路方式の場合、回路規模を大幅に低減できるだけでなく、符号長を変えることで訂正能力を自由に変えられるのである（パリティビットは８ビット固定）。なお、ＢＣＨ符号（ｔ重訂正）の場合も基本的な回路構成は同じである。ここでは簡単のため、巡回ハミング符号で説明している。
【００９１】図２０には、この発明に用いられる符号長３２７６７ビットの巡回ハミング符号のＥＣＣ回路の一実施例の概略回路図が示されている。この実施例での生成多項式は、Ｇ（ｘ）＝ｘ16＋ｘ12＋ｘ5 ＋１とされる。この生成多項式は、ＣＣＩＴＴ（国際電信電話諮問委員会）の勧告によるものである。この回路であれば、符号長４ｋビット、２ｋビットへも自由に対応でき、パリティビットの節約もできる（パリティビットは１６ビット固定）。
【００９２】この発明に用いられるＥＣＣ回路の他に有効な巡回符号として、ファイア符号(Fire code) が上げられる。ファイア符号はほとんど同じ回路構成で作成でき、バースト誤りの訂正が可能である。つまり、ポーズ試験によりノーマル試験では見えなかったビット線不良やワード線不良が現われても訂正可能となる。ただし、ハミング符号に比較してパリティビットは増加する。ポーズ不良ビット、特に落ちこぼれビットは全てフィジカル１フェイルであることから、ポーズ不良は一方向誤り(unidirectional error)である。
【００９３】このことから、エラー検出能力を上げるために、バーガー符号(Berger code)を組み合わせて用い、ｔ個までの対称誤りを訂正し、すべての一方向誤りを検出するｔ−ＥＣ／ＡＵＤＥ符号(t-error-correcting code/all-unidirectional-error-detecting code）を構成することも有効である。上記ファイア符号に関する文献として、Fire P., "A Class of Multiple-Error-Correcting Codes for Non-Independent Errors", Sylvania Report RSL-E-2. Sylvania Electric Defense Lab. Mountain View, Calif.(1959)があり、上記バーガー符号に関する文献として、Berger J.M., "A Note on Error-Detecting Codes for Asymmetric Channels", Inform. and Control, Vol.4, pp.68-73(1961）がある。
【００９４】図２１には、この発明に係るＳＤＲＡＭのリフレッシュ動作の一実施例のタイミング図が示されている。この実施例では、従来のＳＤＲＡＭと同様にノーマルオペレーション状態からセルフリフレッシュに入る前に、前処理として（１）全リフレッシュを行う。これにより、全ビットの記憶電荷量を揃えるようにする。そして、（２）セリフリフレッシュモード開始、（３）セルフリフレッシュ状態に移行する。このセルフリフレッシュ状態からノーマルモードに復帰する際には、セリフリフレッシュモード終了させ、後処理として（５）全リフレッシュを実施して、ノーマルオペレーションに復帰する。この機能は、従来のメモリシステムに搭載されたときに使用する上で有益である。
【００９５】図２２〜図２４には、この発明に係るＥＣＣ回路を用いたダイナミックＲＡＭのデータ保持方法を説明するためのタイミング図が示されている。この実施例は、２５６ＭビットのＳＤＲＡＭ（×４）への適用例が示されている。ＥＣＣ回路は、前記図１９の巡回ハミング符号（７２，６４）符号をＹ方向に構成し、パリティビットはＹ方向に増設される（図２７参照）。
【００９６】図２２において、ノーマルオペレーション状態からこの発明に係るスーパーロウパワーモードによるセルフリフレッシュに入る前に、前処理として■全ビットリフレッシュを行う。これにより、全ビットの記憶電荷量を揃えるようにする。この後に■ＥＣＣシンドロームモードを実施する。この■ＥＣＣシンドロームモードでは、リード（READ）コマンドにより１ビットずつ全部で６４ビット読み出す。■ＥＣＣパリティモードで生成された８ビットの検査ビットをライト（WRIT）コマンドによりＹ方向に増設された記憶エリアに書き込む。
【００９７】上記■ＥＣＣシンドロームモードと■ＥＣＣパリティモードを交互に繰り返し、全ビットを符号化する。図２３において、全データエンコード終了となると、セルフリークモニタを起動して前処理終了させ、セルフリフレッシュモード開始させ、■スーパーロウパワーモードでのセルフリフレッシュを実施する。このスーパーロウパワーモードでリフレッシュ周期は、セルリークモニタ回路で周期が制御されるが、常温時では約１０前後と長い周期とされる。このとき、集中リフレッシュが実施され、全ビットのリフレッシュが終了して、次の集中リフレッシュが開始されるまでの間、不必要な内部回路の電源が遮断される。上記の■スーパーロウパワーモードでのセルフリフレッシュでは、落ちこぼれビットではエラーが発生するが、そのまま放置される。
【００９８】上記■スーパーロウパワーモードからノーマルモードに復帰する際には、■ＥＣＣシンドロームモードが開始される。この後処理開始時には、パワーオン時間ｔＰＯＮが設定されて、内部回路が通常動作を行うに必要な電源供給動作時間が設けられる。なお、■スーパーロウパワーモードに代えて、セルリークモニタ回路を用いない約１秒程度にリフレッシュ周期が設定されたセルフリフレッシュを実施したなら、上記内部回路を電源はそのままにしておくので、上記パワーオン時間ｔＰＯＮの設定は不要である。
【００９９】このパワーオン時間ｔＰＯＮ経過後に、リード（READ）コンドにより７２ビットを読み出し、■ＥＣＣコレクトモードに入る。この■ＥＣＣコレクトモードでは、リード（READ) コマンドとライト（WRIT）コマンドにより、前記落ちこぼれビットの誤り訂正を行う。このようにして全ビットを復号する。ここで、図２２及び図２３、図２４における符号化や復号化において、全ビットの符号あるいは復号中にデータがポーズ時間で破壊されるのを防ぐために、適宜に分散リフレッシュが挿入される。図２４において、後処理終了の後にノーマルオペーレーションが可能とされる。
【０１００】図２５には、この発明に係るＥＣＣ回路を用いたダイナミックＲＡＭのデータ保持方法を説明するためのタイミング図が示されている。この実施例は、２５６ＭビットのＳＤＲＡＭ（×４）への適用例が示されている。ＥＣＣ回路は、前記図１９の巡回ハミング符号（７２，６４）符号をＸ方向に構成し、パリティビットはＸ方向に増設される（図２８参照）。
【０１０１】この実施例では、ＥＣＣ回路へのデータ取り込みをＸスキャンで行えばよい。手順は前記図２２〜図２４の実施例と全く同じである。ただし、Ｘスキャンの場合はリフレッシュが自然に入るので、全ビットの符号あるいは復号中にデータがポーズ時間で破壊されるのを防ぐための分散リフレッシュが不要となる。
【０１０２】前記図２２〜図２５の動作説明において、２５６ＭビットのＳＤＲＡＭ（×４）への適用例としたが、×４、×８、×１６を共用でメモリチップ設計するケースが多いため、いずれの語構成の場合でも前記ＥＣＣシンドロームモード、ＥＣＣパリティモード、ＥＣＣコレクトモードの３モード中は×４モードになるとすれば全ての場合に対応することができる。この構成では、語構成に応じて、搭載するＥＣＣ回路を変更する必要もないし、ＤＱピンが足りなくなることもない。
【０１０３】図２６には、この発明に係るＥＣＣ回路を用いたダイナミックＲＡＭのデータ保持方法を説明するためのタイミング図が示されている。この実施例は、２５６ＭビットのＳＤＲＡＭ（×８）への適用例が示されている。ＥＣＣ回路は、前記図１６の修正ハミング符号（７２、６４）をＹ方向に構成し、パリティビットはＹ方向に増設される（図２７参照）。
【０１０４】この実施例においても、基本的には前記図２２〜２４の実施例と全く同じ手順とされる。ただし、本実施例のＥＣＣ回路（１機）は８ビットを１サイクルで処理するため、以下の点が異なる。（１）６４ビットのデータを取り込むのに８サイクルで済むのに対して、前記図２２〜２４の実施例では６４サイクル必要となるものである。（２）ＥＣＣコレクトモード（ECC Correct Mode）のとき、Ｙアドレスは入れても無効とされる。また、２サイクルのリード（READ) 及びライト（WRIT）で処理が成される。
【０１０５】図２７には、この発明に係るＤＲＡＭの一実施例のメモリエリア利用図が示されている。この実施例では、検査ビットの領域がＹ方向に増設される。これは、前記図２２〜図２４の実施例に対応している。
【０１０６】図２８には、この発明に係るＤＲＡＭの他の一実施例のメモリエリア利用図が示されている。この実施例では、検査ビットの領域がＸ方向に増設される。これは、前記図２５の実施例に対応している。
【０１０７】図２９には、この発明に係るＤＲＡＭの他の一実施例のメモリエリア利用図が示されている。この実施例では、検査ビットがＹ方向に増設される。この実施例では、８ビット単位での処理が行われる前記図２６の実施例に対応している。
【０１０８】図３０には、この発明に係るＳＤＲＡＭの更に他の一実施例のメモリエリア利用図が示されている。この実施例では、積符号(product code)の適用例であり、ＥＣＣ回路は、前記図２０（巡回ハミング符号）、（２０６４、２０４８）符号をＸ，Ｙ方向に構成する例に向けられている。
【０１０９】パリティビットはＸ，Ｙ方向それぞれに増設される。ハミング符号だけでは１ビット訂正（最小距離３）だが、このように積符号として使用すると最小距離は２つの符号の積、つまり９となり符号長４ｋビットの４重訂正と同等の訂正能力を得る。４重訂正のＢＣＨ符号をまともに搭載するより、回路規模を節約することができ、パリティビットはほぼ同じで済む。この場合、ＥＣＣ処理（符号化・復号）に要するサイクル数が増加することになるが、待機時間はＥＣＣ処理時間に比べれば十分に長いので問題はないと考えられる。このような積符号では、ワード線不良、ビット線不良といったバーストエラーも訂正可能である。
【０１１０】図３１には、この発明に用いられるセルリークモニタ回路に用いられる電圧設定回路の一実施例の回路図が示されている。この実施例では、直列抵抗回路の各抵抗を短絡させるスイッチＭＯＳＦＥＴＱ１０〜Ｑ１８、Ｑ２０〜Ｑ２７を設けて、トリミング信号ＴＲＭ１（０〜７）、ＴＲＭ２（０〜７）により、スイッチ制御が行われる。上記トリミング信号ＴＲＭ１（０〜７）、ＴＲＭ２（０〜７）は、特に制限されないが、レーザー光線等を用いたヒューズの切断により形成される。
【０１１１】上記スイッチ制御により、電源電圧ＶＣＣと回路の接地電位間に挿入される抵抗の数を選択し、そこに流れる電流を調整し、Ｐチャンネル型ＭＯＳＦＥＴＱ１８と、Ｎチャンネル型ＭＯＳＦＥＴＱ２８のゲート，ソース間電圧ＶＰとＶＮを発生させ、電流ミラー回路によりＰチャンネル型の電流源ＭＯＳＦＥＴ及びＮチャンネル型の電流源ＭＯＳＦＥＴの電流設定を行う。電圧ＶＲは、セルリークモニタのための基準電圧であり、電圧ＶＣＥＬＬはキャパシタに書き込まれる入力電圧とされる。
【０１１２】図３２には、この発明に用いられるセルリークモニタ回路を用い発振回路の一実施例の回路図が示されている。接合リーク源をメモリセルサイズで作成するものである。ただし、１ビットのみだと、前記図８に示す通りよ接合リーク電流は桁でバラツくため、トリミング手段を用いて調整することは困難である。セルリークモニタ回路では、少なくとも１０ビット以上を並列に接続し、５０％フェイル付近のＰＮ接合リーク特性を得られるようにされる。周期調整は、前記図３１の電圧ＶＣＥＬＬ（書込み電圧）、電圧ＶＲ（比較電位）、接続するセル数、寄生させる容量により行うことができる。
【０１１３】キャパシタＣ３０（Ｃ３１）の電圧が基準電圧ＶＲより低くなると、電圧比較回路のＭＯＳＦＥＴＱ３０がオン状態となり、インバータ回路Ｎ３０と３１を通した出力信号ＯＳＣをハイレベルにする。これを後述するパワーオン信号ＰＯＮのハイレベルによりゲートを開くアンドゲート回路を通して遅延回路Ｄely に伝え、インバータ回路Ｎ３２によりロウレベルの信号を形成する。このロウレベルの信号は、ＭＯＳＦＥＴＱ３５〜Ｑ３９からなるレベルシフト回路により昇圧電圧ＶＰＰ（ワード線の選択レベル）までレベルアップされて、ダミーセルを構成するスイッチＭＯＳＦＥＴのゲートに伝え、これらのＭＯＳＦＥＴをオン状態にする。
【０１１４】これにより、上記ＭＯＳＦＥＴのオン状態により上記電圧ＶＣＥＬＬが上記キャパシタＣ３０に書き込まれる。この結果、電圧比較回路と上記インバータ回路Ｎ３０とめ３１を通した出力信号ＯＳＣがロウレベルとなり、上記アンドゲート回路の出力信号をロウレベルとし、遅延回路Ｄely により遅延時間の後にインバータ回路Ｎ３２の出力信号がハイレベルとなってレベルシフト回路の出力信号をロウレベルとして上記スイッチＭＯＳＦＥＴをオフ状態にするので、キャパシタＣ３０の蓄積ノードがフローティング状態となり、電荷保持状態となる。この電荷は、メモリセルと同様な上記スイッチＭＯＳＦＥＴのソース，ドレイン接合リークによって放電される。
【０１１５】このセルリークモニタ回路では、余計なＰＮ接合は寄生させてはならない。なぜなら、そのＰＮ接合はリーク源になるため、温度依存性を狂わす原因になるからである。上記パワーオン信号ＰＯＮのハイレベルにより内部電源・立上がり完了を確認して、つまり、上記レベルシフト回路の動作電圧ＶＰＰが所望の高電圧に到達するまでの内部電源が立上りを待って、接合リーク源であるキャパシタＣ３０への再書込みが行われる。これにより、スリープモード（Sleep Mode）でも適用可能になる。
【０１１６】セルリークモニタ回路は、ＥＣＣ回路により落ちこぼれビットをマクスすることで初めて実現可能になる。落ちこぼれビットは温度依存性がノーマルビットとは大きく異なる。活性化エネルギーで２倍ほど違う。しかも出現確率が０．０１％以下であるため、リーク源として安定してつくることができない。図３２に示すような工夫を施しても、落ちこぼれビットに対しては意味がない。ＥＣＣ回路により落ちこぼれビットをマクスすることで、セルリークモニタ回路がノーマルビットの特性を反映すればよくなる。したがって、図３２のようなセルリークモニタ回路は、ＥＣＣ回路との組み合わせによりはじめてリーク源としての意義が生じるものとなる。
【０１１７】図３３には、キャリア発生機構の模式図が示されている。（ｃ）落ちこぼれビット（Tail-bit）の支配要因が示され、（ｂ）ノーマルビット（Normal-bit）の支配要因が示されている。
【０１１８】図３４には、この発明に係るセルリークモニタ方式の一実施例の基本ＯＳＣ動作波形図が示されている。リフレッシュパルスＯＳＣのハイレベルへの立ち上がりにより 内部電源ＳＴＡＲＴ−ＵＰ信号により内部電源・立ち上げを指示し、その立ち上がりのために設定された時間ｔＰＯＮの後に、全ビット・集中リフレッシュ動作を実施すると並行して、前記図３２のようなセルフリークモニタ回路のキャパシタＣ３０へのチャージアップが行われる。
【０１１９】この集中リフレッシュのためのパルスＳＯＳＣ２は、別に設けられたＲＣ時定数回路を用いたリングオシレータ等により形成される。この集中リフレッシュが終了すると、内部電源ＳＴＯＰ信号により内部電源のうちデータ保持動作に支障の無い回路の電源電圧を遮断してしまう。以下、上記のようなセルリークモニタ回路を利用した発振信号ＯＳＣにより、常温時では約１０程度になる長いリフレッシュ周期に同期して、上記内部電源立ち上げ、集中リフレッシュ、内部電源立ち下げの動作が繰り返して行われる。
【０１２０】図３５には、この発明に係るＤＲＡＭにおけるスリープモード（スーパーロウパワーモード）時の内部電源制御動作を説明すための波形図が示されている。この実施例での特徴は以下の２点にある。（１）プレート電圧ＶＰＬＴは立ち下げない。これは、プレートバンプによりデータを破壊されるのを防止するためである。（２）ワード線昇圧電圧ＶＰＰは、ワードドライバ制御回路の電源（ＶＰＥＲＩ、ＶＤＬＡ）が立上がった後で上げる。また、ワードドライバ制御回路の電源（ＶＰＥＲＩ、ＶＬＤＡ）を立下げる前に下げる。これはワード線ノイズによるデータ破壊を防ぐためである。
【０１２１】内部電圧ＶＤＬＡは、メモリアレー系の内部降圧電源〜１．８Ｖであり、立ち下げ可能な電圧である。これに対して、内部電圧ＶＤＬＢは、周辺回路系の内部降圧電源〜１．８Ｖであり、基本ＯＳＣに使用するなど、立ち下げ不可能な電圧である。ＶＰＥＲＩ２は、周辺回路でも立ち下げ可能な回路への供給電圧であり、〜２．４Ｖのような電圧である。特に制限されないが、ＶＰＰは〜３．４Ｖであり、ＶＰＥＲＩは〜２．４Ｖであり、ＶＢＬＲ＝ＶＰＬＴ＝ＶＤＬ／２は〜０．８Ｖである。
【０１２２】ＤＲＡＭは、素子の微細化等において記憶キャパシタの容量値を稼ぐため、容量膜が薄膜化されており、容量膜の耐圧、信頼度に対しマージンは少ない。上記プレート電圧ＶＰＬＴをＶＳＳとすれば電源停止によりプレートバンプせずに済むがハイレベル（Ｈ）データを保持しているとき、容量膜の信頼度が桁で低下（プレートリークも増加）してしまう。また、最近のデバイスは高ドーズ化しているため、基板効果は小さく、自然に負電位から０Ｖへ浮いても実害はない。そこで、この実施例のようにＶＢＢ＝ＶＳＳとすることで低消費電力化している。
【０１２３】図３６には、この発明に係るＤＲＡＭに設けられる内部降圧電源の一実施例の回路図が示されている。この内部降圧電源では、基準電圧ＶＲと出力電圧ＶＤＬ（ＶＰＥＲＩ）を比較し、両者が一致するよう制御するボルテージフォロワ回路を構成するものである。上記基準電圧ＶＲが、所望の電圧ＶＤＬやＶＰＥＲＩに設定される。
【０１２４】信号ＡＣＴでＭＯＳＦＥＴＱ４４〜Ｑ４９からなる差動アンプの電流源を制御し、信号ＡＣＴがハイレベル（Ｈ）のときにはアクティブ状態とされ、ＭＯＳＦＥＴＱ４５により相対的に大きな電流を流すようにしてレスポンス特性を早くするが、その反面ではＤＣ電流の消費が大きい。これに対して、信号ＡＣＴがロウレベル（Ｌ）のときはスタイバイ（Standby)状態とされ、ＭＯＳＦＥＴＱ４４により相対的に小さな電流を流すようにしてレスポンス特性が遅いが、反面ではＤＣ電流の消費が小さくされる。そして、信号ＯＮのロウレベルにより、差動アンプ、出力のＰチャンネル型ＭＯＳＦＥＴＱ５１も非活性化して、スリープモード（Sleep Mode）状態とする。
【０１２５】上記の実施例から得られる作用効果は、下記の通りである。
（１） ＤＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、かかる検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作を行ない、上記データ保持動作から通常動作に戻る前に、上記データと検査ビットを用いて誤りビットを訂正することより、落ちこぼれビットでのエラーは訂正可能となるからリフレッシュ周期を長くでき、しかもＥＣＣ動作を行わないから大幅な低消費電力化を図ることができるという効果が得られる。
【０１２６】（２） 上記に加えて、上記複数のデータと上記検査ビットをダイナミック型ＲＡＭに記憶し、上記検査ビットを用いた誤り検出訂正動作を、内臓の誤り検出訂正回路により行うようにすることにより、使い勝手のよくすることができるという効果が得られる。
【０１２７】（３） ダイナミック型メモリセルを含み、他の回路との間で読み出しと書き込み動作を行なわない情報保持モードを有するメモリ回路とＥＣＣ回路及びリフレッシュ周期設定回路を有するデータ保持制御回路とを備え、ダイナミック型ＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、上記ＥＣＣ回路を用いて複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、上記リフレッシュ周期設定回路により上記検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くし、上記データ保持動作から通常動作に戻る前に、上記ＥＣＣ回路により上記データと検査ビットを用いてデータの誤りビットを訂正することにより、落ちこぼれビットでのエラーは訂正可能となるからリフレッシュ周期を長くでき、しかもＥＣＣ動作を行わないから大幅な低消費電力化を図ることができるという効果が得られる。
【０１２８】（４） 上記に加えて、上記検査ビットを上記メモリ回路に含まれるメモリセルに記憶させることにより、使い勝手がよく回路の簡素化を図ることができるという効果が得られる。
【０１２９】（５） 上記に加えて、上記ＥＣＣ回路を巡回符号を用いて２ビット以上の訂正能力を持ち、メモリ回路の１つのワード線の選択動作によって読み出されるメモリセルにおいてデータ及び検査ビットを記憶させるとともに、ページモードによって上記１つのワード線に対応したデータ及び検査ビットの読み出しと書き込みとを行うようにすることにより、簡単な構成で高速に検査ビットの生成と記憶及び誤りビットの訂正を行うようにすることができるという効果が得られる。
【０１３０】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリ回路は、前記のようなダイナミック型メモリセルを用いるものであれば何であってもよい。つまり、メモリアレイ部は、前記のような２交点方式のものの他、センスアンプを中心にして相補ビット線を左右に延長させるという、いわゆる１交点方式又はオープンビット線方式とするものであってもよい。
【０１３１】前記パリティビットを記憶するエリアは、格別に設けることなくソフトウェアにより予め決められたパリティビット用のエリアを確保するようデータエリアを制限するものであってもよい。つまり、上記内蔵のＥＣＣに対応してパリティビット用のエリアを確保しておいて、前記のようなデータ保持モードに入るときに上記ＥＣＣ回路を活性化させるようにして使用する。このような内蔵のＥＣＣ回路を用いる場合は、小規模のシステムに好適なものである。
【０１３２】これに対して、大規模なシステムでは、ＤＲＡＭに格納されたデータのうち必要なデータは、ＳＲＡＭや磁気メモリ等の不揮発性メモリに退避させることができるから、ＤＲＡＭに対してデータ保持動作を行わせることが不要となる。したがって、大規模なシステムでは、上記ＤＲＡＭのパリティビット用のエリアをデータ記憶に使えるようにした方が有益となる。したがって、メモリアレイに専用のパリティビット用のエリアを設けないＤＲＡＭでは、小規模システム及び大規模システム等に対応して使い分けができるものとなる。
【０１３３】この発明に係る前記説明したようなＤＲＡＭのデータ保持方法は、前記のようなＤＲＡＭに内蔵されたＥＣＣ回路を用いて行うもの他、マイクロコンピュータシステムでのソトフウェアによっても同様に実施することもできる。つまり、ＣＰＵ自体もスリープモードに入るときに、ＤＲＡＭのデータを読み出して前記のようなＥＣＣ動作によってパリティビットを生成し、それをＤＲＡＭ自身あるいはＳＲＡＭに記憶させて、前記のうな長い周期でのセフルリフレッシュ動作を指示する。ＣＰＵがスープモードから復帰するとき、ＤＲＡＭのデータとそれに対応したパリティビットを読み出して上記データ保持状態で発生したＤＲＡＭのエラーを訂正すればよい。また、データ保持動作をＣＰＵ等により管理できるよう、前記スリープモードの動作に代えて、ＣＰＵ等によるリフレッシュを管理できるような機能を付加するものであってもよい。
【０１３４】この発明は、ＳＤＲＡＭのようなＤＲＡＭチップの他、システムＬＳＩ等のようにＤＲＡＭを搭載した半導体集積回路装置にも同様に適用することができる。この発明は、ＤＲＡＭのデータ保持方法及びＤＲＡＭを含む半導体集積回路装置に広く利用することができる。
【０１３５】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。ＤＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、かかる検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作を行ない、上記データ保持動作から通常動作に戻る前に、上記データと検査ビットを用いて誤りビットを訂正することより、落ちこぼれビットでのエラーは訂正可能となるからリフレッシュ周期を長くでき、しかもＥＣＣ動作を行わないから大幅な低消費電力化を図ることができる。
【０１３６】ダイナミック型メモリセルを含み、他の回路との間で読み出しと書き込み動作を行なわない情報保持モードを有するメモリ回路とＥＣＣ回路及びリフレッシュ周期設定回路を有するデータ保持制御回路とを備え、ダイナミック型ＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、上記ＥＣＣ回路を用いて複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、上記リフレッシュ周期設定回路により上記検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くし、上記データ保持動作から通常動作に戻る前に、上記ＥＣＣ回路により上記データと検査ビットを用いてデータの誤りビットを訂正することにより、落ちこぼれビットでのエラーは訂正可能となるからリフレッシュ周期を長くでき、しかもＥＣＣ動作を行わないから大幅な低消費電力化を図ることができる。
【出願人】 【識別番号】０００００５１０８
【氏名又は名称】株式会社日立製作所
【出願日】 平成１２年８月１４日（２０００．８．１４）
【代理人】 【識別番号】１０００８１９３８
【弁理士】
【氏名又は名称】徳若 光政
【公開番号】 特開２００２−５６６７１（Ｐ２００２−５６６７１Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２４５４８３（Ｐ２０００−２４５４８３）