| 【発明の名称】 |
半導体装置 |
| 【発明者】 |
【氏名】小田 善造
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| 【要約】 |
【課題】メモリセルのデータの書き込み又は読み出しとメモリセルのリフレッシュとが同時に行われることを防止することにより、素子数の少ないメモリセルをＳＲＡＭとして用いる。
【解決手段】メモリセル１０と、リード／ライト用センスアンプ１１と、リフレッシュ用センスアンプ１２と、メモリセル１０とリード／ライト用センスアンプ１１及びリフレッシュ用センスアンプ１２とを同時に接続しないように制御する制御回路１４とを具備する。 |
【特許請求の範囲】
【請求項１】 データに応じた電荷を保持するキャパシタと、ソース又はドレインが前記キャパシタに接続された第１のトランジスタと、ソース又はドレインが前記キャパシタに接続された第２のトランジスタとを含むメモリセルと、前記メモリセルの前記第１のトランジスタのゲートに接続された第１のワード線と、前記メモリセルの前記第２のトランジスタのゲートに接続された第２のワード線と、前記メモリセルの前記第１のトランジスタのドレイン又はソースと接続された第１のビット線と、前記メモリセルの前記第２のトランジスタのドレイン又はソースと接続された第２のビット線と、前記第１のビット線を介して前記メモリセルへのデータの書き込み及び前記メモリセルからのデータの読み出しを行う第１のセンスアンプと、前記第２のビット線を介して前記メモリセルのリフレッシュを行う第２のセンスアンプと、前記第１のワード線を活性化するとともに前記第１のセンスアンプを動作させて前記メモリセルへのデータの書き込み及び前記メモリセルからのデータの読み出しを行うように制御し、前記第１のワード線を活性化した後の所定の期間を除いて所定の周期で、前記第２のワード線を活性化するとともに前記第２のセンスアンプを動作させて前記メモリセルのリフレッシュを行うように制御する制御手段と、を具備する半導体装置。
【請求項２】 前記制御手段が、前記第１のワード線を活性化した後前記第１のセンスアンプが前記メモリセルへのデータの書き込み及び前記メモリセルからのデータの読み出しを終了するまでの間は、前記第２のワード線を活性化しないことを特徴とする請求項１記載の半導体装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、複数のメモリセルを含むメモリアレイを内蔵した半導体装置に関する。
【０００２】
【従来の技術】従来、ＳＲＡＭ（Static Random Access Memory）においては、４個のＮチャネルＭＯＳトランジスタと２個のＰチャネルＭＯＳトランジスタの計６個のトランジスタからなるメモリセル、又は、４個のトランジスタと２個の抵抗からなるメモリセルを用いていた。
【０００３】このようにメモリセル１つ当たりの素子数が多いため、ＳＲＡＭはＤＲＡＭ（Dynamic Random Access Memory）に比べてセルサイズが大きい。従って、ＳＲＡＭのチップサイズは大きく、そのコストは高くなっていた。
【０００４】ところで、特開平１０−１７２２７８号公報（以下、単に「文献１」ともいう）には、データに応じた電荷をキャパシタに保持することによりデータを記憶し、データの書き込み用のトランジスタを介してデータを書き込み、データの読み出し用のセンストランジスタを介してデータを読み出し、供給電圧と基板電圧との間に直列接続された２つの共振トンネルダイオードによりキャパシタをリフレッシュする２ポートメモリセルが掲載されている。
【０００５】また、ＩＳＳＣＣ ２０００ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ Ｐ．３９３（以下、単に「文献２」ともいう）には、データに応じた電荷をキャパシタに保持することによりデータを記憶し、キャパシタに接続された２つのトランジスタによりデータの書き込み又は読み出しを行うデュアルポートＤＲＡＭセルが掲載されている。
【０００６】さらに、ＩＥＥＥ １９９８ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ ４．３．１−４．３．４（以下、単に「文献３」ともいう）には、データに応じた電荷をキャパシタに保持することによりデータを記憶し、キャパシタに接続された２つのトランジスタの一方によりデータの書き込み又は読み出しを行い、他方のトランジスタによりリフレッシュを行うデュアルポートＤＲＡＭセルが掲載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、文献１に記載された２ポートメモリセルは、リフレッシュのために２つの共振トンネルダイオードを必要とするため、セルサイズが大きくなる。そのため、文献１に記載された２ポートメモリセルを用いた半導体装置のチップサイズが大きくなる。
【０００８】また、文献２に記載されたデュアルポートＤＲＡＭセルは、２つのトランジスタの一方をデータの書き込み又は読み出し用とし他方のトランジスタをリフレッシュ用として、ＳＲＡＭ的用途に用いることが考えられる。しかし、このデュアルポートＤＲＡＭセルに対してデータの読み出しとリフレッシュが同時に行われる場合には、デュアルポートＤＲＡＭセルの２つのトランジスタが同時にオンされ、デュアルポートＤＲＡＭセルのキャパシタの電荷が２つのビット線に分散されてしまい、データの正常な読み出しが困難となる。このような場合のために、キャパシタのキャパシタンスを大きくすることも考えられる。しかし、データの読み出し又はリフレッシュの何れか一方のみが行われる場合に比べて、データの読み出しとリフレッシュが同時に行われる場合には、キャパシタの負荷が略２倍となる。そのため、キャパシタのキャパシタンスも略２倍にする必要があり、デュアルポートＤＲＡＭセルのセルサイズが大きくなってしまう。また、デュアルポートＤＲＡＭセルに対してデータの書き込みとリフレッシュとが同時に行われる場合には、デュアルポートＤＲＡＭセルの２つのトランジスタが同時にオンされ、リード／ライト用ビット線とリフレッシュ用ビット線とがショートしてしまい、データの正常な書き込みができないという問題がある。
【０００９】文献３に記載されたデュアルポートＤＲＡＭセルをＳＲＡＭ的用途に用いる場合にも、文献２に記載されたデュアルポートＤＲＡＭセルと同様の問題がある。
【００１０】そこで、上記の点に鑑み、本発明は、メモリセルのデータの読み出し又は書き込みとメモリセルのリフレッシュとが同時に行われることを防止することにより、素子数の少ないメモリセルをＳＲＡＭとして用い、チップサイズを小さくした半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】以上の課題を解決するため、本発明に係る半導体装置は、データに応じた電荷を保持するキャパシタと、ソース又はドレインがキャパシタに接続された第１のトランジスタと、ソース又はドレインがキャパシタに接続された第２のトランジスタとを含むメモリセルと、メモリセルの第１のトランジスタのゲートに接続された第１のワード線と、メモリセルの第２のトランジスタのゲートに接続された第２のワード線と、 メモリセルの第１のトランジスタのドレイン又はソースと接続された第１のビット線と、メモリセルの第２のトランジスタのドレイン又はソースと接続された第２のビット線と、第１のビット線を介してメモリセルへのデータの書き込み及びメモリセルからのデータの読み出しを行う第１のセンスアンプと、第２のビット線を介してメモリセルのリフレッシュを行う第２のセンスアンプと、第１のワード線を活性化するとともに第１のセンスアンプを動作させてメモリセルへのデータの書き込み及びメモリセルからのデータの読み出しを行うように制御し、第１のワード線を活性化した後の所定の期間を除いて所定の周期で、第２のワード線を活性化するとともに第２のセンスアンプを動作させてメモリセルのリフレッシュを行うように制御する制御手段とを具備する。
【００１２】ここで、制御手段が、第１のワード線を活性化した後第１のセンスアンプがメモリセルへのデータの書き込み及びメモリセルからのデータの読み出しを終了するまでの間は、第２のワード線を活性化しないようにしても良い。
【００１３】本発明によれば、メモリセルのデータの読み出し又は書き込みとメモリセルのリフレッシュとが同時に行われることを防止することにより、素子数の少ないメモリセルをＳＲＡＭとして用い、半導体装置のチップサイズを小さくすることができる。
【００１４】
【発明の実施の形態】以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。図１は、本発明の一実施形態に係る半導体装置の一部を示す図である。図１においては、メモリセルアレイを形成する複数のメモリセルの内の１個と、このメモリセルのデータの読み出し及び書き込みを行う回路と、このメモリセルのリフレッシュを行う回路とが図示されている。
【００１５】図１に示すように、メモリセル１０は、トランジスタＱ１、Ｑ２、及びキャパシタＣ１により構成されており、１ビット分のデータに応じた電荷をキャパシタＣ１に蓄えることにより、１ビット分のデータを記憶する。
【００１６】メモリセル１０のトランジスタＱ１のゲートには、ワード線ＷＬAが接続されている。また、トランジスタＱ１のドレインにはビット線ＢＬAが接続されている。さらに、トランジスタＱ１のソースには、キャパシタＣ１の一方の電極とトランジスタＱ２のソースとが接続されている。このキャパシタＣ１の他方の電極は、中間電位ＶCPに保たれている。また、トランジスタＱ２のゲートには、ワード線ＷＬRが接続されている。さらに、このトランジスタＱ２のドレインにはビット線ＢＬRが接続されている。
【００１７】リード／ライト用センスアンプ１１は、ペアを為すビット線ＢＬA、ＢＬAバーを介して、メモリセルアレイの１行又は２行を形成する各メモリセルからデータを読み出す機能、及び、各メモリセルにデータを書き込む機能を有する。一方、リフレッシュ用センスアンプ１２は、ペアを為すビット線ＢＬR、ＢＬRバーを介して、メモリセルアレイの１行又は２行を形成する各メモリセルをリフレッシュする機能を有する。
【００１８】ワード線ＷＬAとＷＬRは行デコーダ１３に接続されている。この行デコーダ１３には、ワード線ＷＬAを立ち上げる元になる制御信号ＲＡＳ、及び、ワード線ＷＬRを駆動するための制御信号φWLR1が、制御回路１４により供給される。行デコーダ１３と制御回路１４は、全体として制御手段を形成する。
【００１９】次に、本実施形態に係る半導体装置におけるメモリセル１０からのデータの読み出し動作について説明する。まず、制御回路１４は、ハイレベルの制御信号ＲＡＳを行デコーダ１３に送る。行デコーダ１３は、ハイレベルの制御信号ＲＡＳを受けると、ワード線ＷＬAをハイレベルにしてトランジスタＱ１をオンすることにより、ビット線ＢＬAとキャパシタＣ１とを導通する。そして、リード／ライト用センスアンプ１１が、制御回路１４からの制御の下で、キャパシタＣ１の電荷によってビット線ＢＬAに生じた電位の変化を読み取る。以上のようにして、メモリセル１０からのデータの読み出しが行われる。
【００２０】次に、メモリセル１０へのデータの書き込み動作について説明する。まず、制御回路１４は、ハイレベルの制御信号ＲＡＳを行デコーダ１３に送る。行デコーダ１３は、ハイレベルの制御信号ＲＡＳを受けると、ワード線ＷＬAをハイレベルにしてトランジスタＱ１をオンすることにより、ビット線ＢＬAとキャパシタＣ１とを導通する。そして、制御回路１４がビット線ＢＬAをハイレベル又はローレベルとなるように制御することにより、キャパシタＣ１をチャージ又はディスチャージする。以上のようにして、メモリセル１０へのデータの書き込みが行われる。
【００２１】次に、メモリセル１０のリフレッシュ動作について説明する。まず、制御回路１４は、ハイレベルの制御信号φWLR1を行デコーダ１３に送る。行デコーダ１３は、ハイレベルの制御信号φWLR1を受けると、ワード線ＷＬRをハイレベルにしてトランジスタＱ２をオンすることにより、ビット線ＢＬRとキャパシタＣ１とを導通する。次に、リフレッシュ用センスアンプ１２が、制御回路１４の制御の下で、キャパシタＣ１の電荷の移動によってビット線ＢＬRに生じた電位の変化を読み取って増幅する。リフレッシュ用センスアンプ１２は、各入力に同相の出力がそれぞれ接続されているので、キャパシタＣ１をチャージ又はディスチャージし直す。以上のようにして、メモリセル１０のリフレッシュが行われる。
【００２２】次に、制御回路１４の構成について説明する。図２は、制御回路１４の構成の一部を示す図である。図２に示すように、制御回路１４は、リフレッシュを行うタイミングを示すリフレッシュ信号を発生するリフレッシュ信号発生回路２１と、リフレッシュを禁止する期間を示すリフレッシュ禁止期間信号を生成するリフレッシュ禁止期間信号生成回路２２と、リフレッシュ信号とリフレッシュ禁止期間信号とが重なる場合にリフレッシュ信号を遅延させるリフレッシュ信号遅延回路２３とを含んでいる。
【００２３】制御回路１４は、データの読み出し又は書き込みを指示する制御信号ＲＡＳを外部から受け取るとともに、制御信号ＲＡＳをそのまま行デコーダ１３に送る。リフレッシュ信号発生回路２１は、リフレッシュを行うタイミングを発振回路等を用いて決定し、これを示すリフレッシュ信号φWLR0を所定のリフレッシュ周期で発生する。
【００２４】リフレッシュ禁止期間信号生成回路２２は、外部から受け取った制御信号ＲＡＳの立ち上がりから所定の期間（以下、単に「リフレッシュ禁止期間」ともいう）においてハイレベルとなるリフレッシュ禁止信号φRASを生成する。ここで、リフレッシュ禁止期間は、制御信号ＲＡＳがハイレベルになってからリード／ライト用センスアンプ１１によりメモリセル１０のデータの読み出し又はメモリセル１０へのデータの書き込みが行われるまでの期間以上とする。
【００２５】リフレッシュ信号遅延回路２３は、リフレッシュ禁止信号φRASがハイレベルの期間にリフレッシュ信号φWLR0がハイレベルとなった場合に、リフレッシュ禁止信号φRASがローレベルになるまでリフレッシュ信号φWLR0を遅延させた制御信号φWLR1を出力する。一方、リフレッシュ信号遅延回路２３は、リフレッシュ禁止信号φRASがローレベルの期間にリフレッシュ信号φWLR0がハイレベルとなった場合には、リフレッシュ信号φWLR0を制御信号φWLR1としてそのまま出力する。
【００２６】以上説明した制御回路１４においては、例えば、図３に示すようなタイミングに従って、制御信号ＲＡＳ及びφWLR1を出力する。まず、外部から入力された制御信号ＲＡＳがハイレベルになると、リフレッシュ禁止期間信号生成回路２２は、リフレッシュ禁止期間の間、リフレッシュ禁止期間信号φRASをハイレベルにして出力する。
【００２７】リフレッシュ信号発生回路２１がリフレッシュ禁止期間信号φRASがハイレベルである間のいずれかの時点でリフレッシュ信号φWLR0をハイレベルにして出力すると、リフレッシュ信号遅延回路２３は、リフレッシュ禁止期間信号φRASがローレベルになるまでリフレッシュ信号φWLR0を遅延させ、リフレッシュ禁止期間信号φRASがローレベルになった時から制御信号φWLR1をハイレベルにして出力する。
【００２８】次に、リフレッシュ信号遅延回路２３の構成例について説明する。図４は、リフレッシュ信号遅延回路２３の構成例を示す回路図である。リフレッシュ信号遅延回路２３は、電圧制御反転回路３１、３４と、反転回路３２、３３を含んでいる。反転回路３２には、リフレッシュ禁止期間信号φRASが入力される。また、反転回路３２の出力は、電圧制御反転回路３１の制御入力に接続されている。
【００２９】電圧制御反転回路３１には、リフレッシュ信号φＷＬＲ０が入力される。電圧制御反転回路３１の出力は、反転回路３３の入力に接続されている。反転回路３３は、制御信号φWLR1を出力する。制御信号φWLR1は、電圧制御反転回路３４を介して反転回路３３の入力に帰還される。電圧制御反転回路３４の制御入力には、リフレッシュ禁止期間信号φRASが供給される。
【００３０】図４において、リフレッシュ禁止期間信号φRASがローレベルの場合、反転回路３２にはローレベルのリフレッシュ禁止期間信号φRASが入力されるため、反転回路３２の出力信号はハイレベルとなる。このハイレベルの出力信号が電圧制御反転回路３１の制御入力に供給されるため、電圧制御反転回路３１は活性化される。一方、電圧制御反転回路３４の制御入力にはローレベルのリフレッシュ禁止期間信号φRASが供給されるため、電圧制御反転回路３４の出力はオープンとなる。従って、リフレッシュ禁止期間信号φRASがローレベルの場合、リフレッシュ信号φWLR0が制御信号φWLR1として出力される。
【００３１】また、リフレッシュ禁止期間信号φRASがハイレベルの場合、反転回路３２にはハイレベルのリフレッシュ禁止期間信号φRASが入力されるため、反転回路３２の出力信号はローレベルとなる。このローレベルの出力信号が電圧制御反転回路３１の制御入力に供給されるため、電圧制御反転回路３１の出力はオープンとなる。一方、電圧制御反転回路３４の制御入力にはハイレベルのリフレッシュ禁止期間信号φRASが供給されるため、電圧制御反転回路３４は活性化される。従って、リフレッシュ禁止期間信号φRASがハイレベルの場合、制御信号φWLR1はその値を保持される。
【００３２】このように、本実施形態においては、リフレッシュ禁止期間の間は制御信号φWLR1がハイレベルになることがない。従って、メモリセル１０のキャパシタＣ１に接続されたトランジスタＱ１とＱ２が同時にオンすることがないので、リード／ライト用センスアンプ１１の制御に関してはＳＲＡＭと同様に取り扱うことができる。
【００３３】
【発明の効果】以上述べた様に、本発明によれば、メモリセルのデータの書き込み又は読み出しとメモリセルのリフレッシュとが同時に行われることを防止することにより、素子数の少ないメモリセルをＳＲＡＭとして用い、半導体装置のチップサイズを小さくすることができる。これにより、半導体装置のコストを低減することが可能である。
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| 【出願人】 |
【識別番号】０００００２３６９
【氏名又は名称】セイコーエプソン株式会社
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| 【出願日】 |
平成１２年８月９日（２０００．８．９） |
| 【代理人】 |
【識別番号】１０００９５７２８
【弁理士】
【氏名又は名称】上柳 雅誉 （外１名）
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| 【公開番号】 |
特開２００２−５６６６９（Ｐ２００２−５６６６９Ａ） |
| 【公開日】 |
平成１４年２月２２日（２００２．２．２２） |
| 【出願番号】 |
特願２０００−２４１３５８（Ｐ２０００−２４１３５８） |
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